CN106328602A - 封装件结构 - Google Patents

封装件结构 Download PDF

Info

Publication number
CN106328602A
CN106328602A CN201610003568.8A CN201610003568A CN106328602A CN 106328602 A CN106328602 A CN 106328602A CN 201610003568 A CN201610003568 A CN 201610003568A CN 106328602 A CN106328602 A CN 106328602A
Authority
CN
China
Prior art keywords
pad
layer
dielectric layer
adhesion promoting
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610003568.8A
Other languages
English (en)
Other versions
CN106328602B (zh
Inventor
苏安治
陈宪伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106328602A publication Critical patent/CN106328602A/zh
Application granted granted Critical
Publication of CN106328602B publication Critical patent/CN106328602B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明实施例提供了一种封装件结构，其包括：管芯、密封剂、通孔、第一介电层、导电线结构、粘附促进层、第二介电层和连接件。密封剂形成在管芯旁边。通孔形成在管芯旁边并且穿透密封剂。第一介电层形成在管芯、密封剂和通孔上面。导电线结构包括位于第一介电层上方的焊盘。粘附促进层覆盖焊盘的顶面的第一部分和侧壁并且位于第一介电层上面。第二介电层覆盖粘附促进层。连接件与焊盘的顶面的第二部分接触。焊盘的顶面的第二部分通过粘附促进层暴露。

Description

封装件结构
技术领域
本发明实施例涉及封装件结构。
背景技术
近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体行业经历了快速增长。在大多数情况下，集成密度的改进来自于最小部件尺寸的持续降低，这允许更多的部件被集成到给定区域内。
这些较小的电子组件也需要比以前的封装件占用较少的面积的较小的封装件。半导体的封装件的类型的实例包括扁平封装(QFP)、针栅阵列(PGA)、球栅阵列(BGA)、倒装芯片(FC)、三维集成电路(3DIC)、晶圆级封装(WLP)、和叠层封装(PoP)器件。研磨或抛光步骤是封装件制造工艺中的一个主要步骤。实现对封装件结构的研磨均匀度的更好的控制是产业中关注焦点。
发明内容
根据本发发明的一些实施例，提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述密封剂和所述通孔上面；导电线结构，包括位于所述第一介电层上方的焊盘；粘附促进层，位于所述焊盘的顶面的第一部分和所述焊盘的侧壁上面及所述第一介电层上面；第二介电层，位于所述粘附促进层上面；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
根据本发明的另一些实施例，还提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述通孔和所述密封剂上面；导电线结构，包括位于所述第一介电层上方的焊盘和迹线；粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面；第二介电层，位于所述粘附促进层上面，其中，所述第二介电层和所述粘附促进层具有暴露出所述第一介电层的位于所述焊盘和所述迹线之间的部分的开口；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
根据本发明的又一些实施例，还提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述通孔和所述密封剂上面；导电线结构，包括位于所述第一介电层上方的焊盘和迹线；粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面，其中，所述粘附促进层的材料与所述第一介电层的材料不同；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
附图说明
图1A和图1B是根据一些实施例的示出形成PoP器件的方法的示意性截面图。
图2A至图2D是根据一些实施例的示出制造半导体器件的连接结构的方法的示意性截面图。
图3是根据一些实施例的示出制造半导体器件的连接结构的方法的流程图。
图4A至图4D是根据可选实施例的示出制造半导体器件的连接结构的方法的示意性截面图。
图5是根据可选实施例的示出制造半导体器件的连接结构的方法的流程图。
图6A至图6F是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的示意性截面图。
图7是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的流程图。
图8A至图8B是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的示意性截面图。
图9是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的流程图。
图10是根据又一些可选实施例的示出半导体器件的连接结构的示意性截面图。
图11是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的流程图。
图12至图15是根据一些实施例的示出半导体器件的连接结构的示意性顶视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第一部件上方或上形成第二部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括在第一部件和第二部件之间形成附加的部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...上”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
图1A至图1B是根据一些实施例的示出形成PoP器件的方法的截面图。
参考图1A，提供管芯31。在一些实施例中，管芯31包括衬底20、集成电路器件22、互连结构23、多个焊盘24、第一钝化层26、多个连接件30和第二钝化层28。例如，衬底20包括掺杂或不掺杂的块状硅，或绝缘体上硅(SOI)衬底的有源层。
例如，集成电路器件22是晶体管、电容器、电阻器、二极管、光电二极管、熔丝元件和类似的元件。互连结构23形成在集成电路器件22上方以连接不同的集成电路器件22，从而形成功能电路。
在互连结构23上方或上形成焊盘24。焊盘24和互连结构23电连接(未示出)以提供至集成电路器件22的外部连接。例如，焊盘24包括铝、铜、镍、上述的组合等。
在衬底20和焊盘24上方形成第一钝化层26。第一钝化层26包括聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的组合等。通过诸如旋涂、层压、沉积等的适当的制备技术形成第一钝化层26。
连接件30形成在一些焊盘24上方并且电连接至一些焊盘24。连接件30包括焊料凸块、金凸块、铜凸块、铜柱等。术语“铜柱”指的是铜突出件、铜通孔、厚铜焊盘和/或含铜的突出件。在整个说明书中，术语“铜”旨在包括基本上纯的元素铜，含有不可避免的杂质的铜，和含有少量的诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。
在第一钝化层26上方和连接件30的旁边形成第二钝化层28。例如，第二钝化层28包括聚合物。聚合物包括聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的组合等。第二钝化层28是由诸如旋涂、层压、沉积等的合适的制造技术制造的。
在管芯31的背面上方形成粘合层14。粘合层14包括管芯附接膜(DAF)、银膏等。
将具有粘合层14的管芯31放置在载体10上方。载体10提供为具有形成在其上的胶层11和介电层12。载体10可以是空白玻璃载体、空白陶瓷载体等。胶层11可由诸如紫外(UV)胶、光热转换(LTHC)胶等的粘合剂形成，但是也可以使用其他类型的粘合剂。在一些实施例中，胶层11在光的热量下可分解，从而将载体10从在其上形成的结构释放。介电层12是形成在胶层11上方。在一些实施例中，介电层12是聚合物层。例如，聚合物包括聚酰亚胺、PBO、BCB、味之素构建膜(ABF)、阻焊膜(SR)等。介电层12是由诸如旋涂、层压、沉积等的合适的制造技术制成的。
之后，在载体10上方并且在管芯31旁边或周围形成多个通孔16。在一些实施例中，通孔16形成在介电层12上方。通孔16包括铜、铜合金、镍、焊料、其组合等。在一些实施例中，通孔16进一步包括阻挡层以防止金属扩散。通孔16的示例性形成方法包括在载体10上方形成诸如干膜光刻胶的光刻胶层。此后，在光刻胶层中形成开口，和通过在开口中电镀形成通孔16。之后，剥离光刻胶层。
在载体10上方形成密封剂38以封装管芯31。在实施例中，密封剂38包括模塑料、模制底部填充物、诸如环氧树脂的树脂等。通过诸如旋涂、层压、沉积等的合适的制造技术形成密封剂38。此后，实施研磨或抛光工艺去除密封剂38的一部分直到暴露出连接件30的顶部。在一些实施例中，密封剂38包括感光材料，诸如PBO、聚酰亚胺、BCB、它们的组合等，这些感光材料使用光刻掩模可以容易地被图案化。在可选实施例中，密封剂38包括诸如氮化硅的氮化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、它们的组合等的氧化物。
在管芯31、密封剂38和通孔16上方形成连接结构90。在一些实施例中，连接结构90包括第一介电层40、导电线结构50、粘附促进层58、第二介电层60和多个连接件62。
在密封剂38、第二钝化层28和连接件30上方形成第一介电层40。第一介电层40包括一层或多层合适的介电材料。第一介电层40的材料包括聚合物，诸如聚酰亚胺、阻焊剂、PBO、BCB、前述材料的组合等。例如，通过旋涂、层压或沉积等形成第一介电层40。也可由其它合适的工艺形成第一介电层40。
在第一介电层40上方和第一介电层40中形成导电线结构50。在一些实施例中，导电线结构50用作重分布线(RDL)层。导电线结构50包括多条迹线52和56(如图2D中所示)和多个焊盘54。迹线52形成在第一介电层40中，和焊盘54和迹线56形成在第一介电层40(见图2A至图2D)上方。换句话说，导电线结构50与连接件30和/或通孔16电连接。在一些实施例中，焊盘54和迹线52和56包括铜、镍、金、银、铝、钨、前述的组合等。在可选实施例中，迹线52、焊盘54和迹线56是含铜的导电材料。形成导电线结构50的方法包括实施电化学镀工艺、CVD、ALD、PVD、前述的组合等。在一些实施例中，形成导电线结构50的方法包括图案化介电层、在介电层中形成插塞和在介电层上形成金属层，并重复上述步骤。
粘附促进层58形成在第一介电层40上方以覆盖焊盘54的第一部分1和迹线56。例如，粘附促进层58是单层或复合层。粘附促进层58包括一种或多种合适的介电材料。在一些实施例中，粘附促进层58包括无机介电材料，诸如氧化物或含氮的介电材料。在一些实施例中，无机介电材料包括氧化硅、氮化硅、氮氧化硅、前述的组合等。例如，粘附促进层58的形成方法包括实施CVD或PECVD工艺。在一些实施例中，粘附促进层58是共形层。更特别的是，通过在焊盘54、迹线56和第一介电层40上方共形地沉积粘附促进材料层和然后图案化粘附促进材料层来形成粘附促进层58。在一个示例性实施例中，该粘附促进层58的厚度在从200埃到500埃的范围内。在一些实施例中，粘附促进层58的厚度为约200、250、300、350、400、450、500埃，包括任何两个前面的值之间的任何范围。当粘附促进层58的厚度小于200埃时，粘附促进层58的膜的均匀性下降。当粘附促进层58的厚度超过500埃时，由于粘附促进层58施加的过量的应力，管芯弯曲或变形。
在粘附促进层58上方形成第二介电层60。第二介电层60的材料与粘附促进层58的材料不同，并且与第一介电层40的材料相同的或不同。第二介电层60包括一层或多层合适的介电材料。第二介电层60包括一层或多层合适的介电材料。第二介电层60的材料包括聚合物，诸如聚酰亚胺、阻焊剂、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、前述材料的组合等。例如，通过旋涂、层压或沉积等形成第二介电层60。也可以由其他合适的工艺形成第二介电层60。粘附促进层58和焊盘54之间的粘附力大于焊盘54和第二介电层60之间的粘附力。
在焊盘54上方形成连接件62。例如，连接件62为导电凸块。例如，导电凸块为球、通孔等。例如，在球栅阵列(BGA)封装中，导电凸块落入相应位置内。例如，连接件62的材料包括无铅合金(例如，金或Sn/Ag/Cu合金)、铅合金(例如，Pb/Sn合金)、铜、铝、铝铜、其他凸块金属材料、和/或上述的组合。从而完成本公开的封装件结构150。
参考图1A和图1B，在一些实施例中，在光的热量条件下，胶层11分解，并且然后载体10从封装件结构150释放。此后，翻转封装件结构150。例如，通过激光钻孔工艺在介电层12中形成一个或多个开口92。封装件结构150进一步电连接到封装件结构180，从而得到PoP器件。
在一些实施例中，封装件结构180具有衬底204，和安装在衬底204的一个表面(例如，顶面)上的管芯202。接合引线208是用来提供位于衬底204的相同顶面上的管芯202和焊盘206(诸如接合焊盘)之间的电连接。通孔(未示出)可以用于提供焊盘206和位于衬底204的相反表面(例如，底面)上的焊盘212(诸如接合焊盘)之间的电连接。连接件214连接焊盘212并且填充在开口92中以电连接至封装件结构150的通孔16。密封剂210形成在组件上方以保护组件免受环境和外部污染物的影响。
现在参考图1A，简言之，本发明提供了封装件结构150。封装件结构150包括管芯31、密封剂38、通孔16、和连接结构90。连接结构90包括第一介电层40、导电线结构50、粘附促进层58、第二层介电层60和连接件62。在一些实施例中，连接结构90与管芯31电连接。在可选实施例中，该连接结构90电连接至通孔16。粘附促进层58促进焊盘54和第二介电层60之间的粘附。因此，连接件62和相应的焊盘54彼此接触而之间并不需要UBM层。粘附促进层58保护焊盘54和迹线56免受诸如回流浸渍工艺、热处理、可靠性试验等的随后的工艺的损坏。往往发生在传统的连接结构中的剥落、开裂和分层没有观察到。可以通过各种工艺来制造连接结构。下文中描述了连接结构的特定实例和配置。
图2A至图2D是根据一些实施例的示出制造半导体器件的连接结构的方法的示意性截面图。图3是根据一些实施例的示出制造半导体器件的连接结构的方法的流程图。
参考图2A和图3，在步骤S10中，形成第一介电层40和导电线结构50。该导电线结构50包括迹线52、焊盘54、和迹线56。在第一介电层40中形成迹线52。在第一区100中的第一介电层40上方形成焊盘54并且在第二区200中的第一介电层40上方形成迹线56。在步骤S11中，在第一介电层40、焊盘54、和迹线56上方形成粘附促进材料层158。粘附促进材料层158与上述的粘附促进层58相同。此后，在步骤S12中，在粘附促进材料层158上方形成第二介电材料层160。在实施例中，第二介电材料层160包括感光材料层。感光材料层是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的任何组合等的感光材料。
参考图2B和图3，在步骤S13中，图案化第二介电材料层160，以形成图案化的介电材料层。图案化的介电材料层作为第二介电层60。第二介电层60具有暴露出位于焊盘54上方的粘附促进材料层158的部分的开口64。在一些实施例中，第二介电材料层160是感光材料层，并且通过实施曝光和显影工艺图案化第二介电材料层160。
参考图2C和图3，在步骤S14中，去除通过开口64暴露的位于焊盘54上方的粘附促进材料层158的部分。更具体地，通过使用第二介电层60作为自对准的掩模蚀刻粘合促进材料层158，以形成粘附促进层58。
参考图2D和图3，在步骤S15中，在焊盘54的顶面上形成连接件62。
参考图2D，连接结构90a包括第一介电层40、导电线结构50、粘附促进层58、第二介电层60和连接件62。导电线结构50包括迹线52、焊盘54和迹线56。粘附促进层58覆盖焊盘54的顶面的第一部分1、焊盘54的侧壁、第一介电层40和迹线56。粘附促进层58与第二介电层60自对准。第二介电层60和粘附促进层58暴露焊盘54的顶面的第二部分2。该连接件62与焊盘54的顶面的第二部分2接触。
图4A至图4D是根据可选实施例的示出制造半导体器件的连接结构的方法的示意性截面图。图5是根据可选择的实施例的示出制造半导体器件的连接结构的方法的流程图。
参考图4A和图5，根据前述实施例的步骤S10至S20，通过实施步骤20至22来形成第一介电层40、导电线结构50、粘附促进材料层158、第二介电材料层160。
参考图4B和图5，在步骤S23中，图案化第二介电材料层160，以形成第二介电层60。第二介电层60部分地覆盖粘附促进材料层158。第二介电层60具有开口64和开口68。开口64暴露出粘附促进材料层158的位于焊盘54上方的部分。开口68暴露出粘附促进材料层158的位于焊盘54和迹线56之间的部分。在一些实施例中，第二介电材料层160是感光材料层，并且通过实施曝光和显影工艺图案化第二介电材料层160。
参考图4B，图4C和图5，在步骤S24中，利用第二介电层60作为自对准的掩模，通过蚀刻去除粘附促进材料层158的通过开口64和开口68暴露的部分；从而形成粘附促进层158。
参考图4D和图5，在步骤S25中，在焊盘54的顶面上形成连接件62。
参考图4C和图4D，连接结构90b包括第一介电层40、导电线结构50、粘附促进层58、第二介电层60和连接件62。导电线结构50包括迹线52、焊盘54和迹线56。粘附促进层58覆盖焊盘54的顶面的第一部分1、焊盘54的侧壁、第一介电层40的部分、和迹线56。粘附促进层58与第二介电层60自对准。粘附促进层58和第二介电层60具有开口64和开口68。开口64暴露焊盘54的顶面的第二部分2。开口68暴露第一介电层40的位于焊盘54和迹线56之间的部分。从焊盘54的边缘延伸的粘附促进层58的宽度W1为约2μm至20μm。从迹线56的边缘延伸的粘附促进层58的宽度W2是约2μm至10μm。连接件62与焊盘54的顶面的第二部分2接触。
图6A至图6F是根据又一些可选实施例的示出制造连接结构的方法的示意性截面图。图7是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的流程图。
参考图6A和图7，根据前述实施例的步骤S10至步骤S11，通过实施步骤S30至步骤S31来形成第一介电层40、导电线结构50和粘附促进材料层158。
参考图6B，图6C，和图7，在步骤S32中，图案化粘附促进材料层158以形成粘附促进层158。步骤S32包括步骤S33至步骤S35。参考图6B和图7，在步骤S33中，在粘附促进材料层158上方形成图案化的光刻胶层262。图案化的光刻胶层262具有开口76和开口78。开口76暴露出粘附促进材料层158的位于焊盘54上方的部分。开口78暴露出焊盘54和迹线56之间的粘附促进材料层158。参考图6C和图7，在步骤S34中，利用图案化的光刻胶层262作为掩模去除粘附促进材料层158的部分以形成粘附促进层58。此后，在步骤S35中，去除图案化的光刻胶层262。粘附促进层58暴露出焊盘54的顶面的一部分，和位于焊盘54和迹线56之间的第一介电层40的一部分。
参考图6D和图7，在步骤S36中，在粘附促进材料层158上方形成第二介电材料层160。在实施例中，第二介电材料层160包括感光材料层。感光材料层是诸如聚苯并恶唑(PBO)，聚酰亚胺，苯并环丁烯(BCB)，它们的任何组合等的感光材料。
参考图6E和图7，在步骤S37中，图案化第二介电材料层160，以形成其中具有开口80的第二介电层60。
参考图6F和图7，在步骤S38中，在焊盘54的通过开口80暴露的顶面上形成连接件62。
参考图6F，连接结构90c包括第一介电层40、导电线结构50、粘附促进层58、和第二介电层60以及连接件62。导电线结构50包括迹线52、焊盘54和迹线56。粘附促进层58覆盖焊盘54的顶面的第一部分1，焊盘54的侧壁，第一介电层40的部分，和迹线56。粘附促进层58从焊盘54的边缘延伸的宽度W1为约2μm至约20μm。□粘附促进层58从迹线56的边缘延伸的宽度W2为约2μm至约10μm。第二介电层60部分地覆盖焊盘54的顶面的第二部分2并且覆盖焊盘54和迹线56之间的粘附促进层58和第一介电层40。第二层介电层60的开口80部分地暴露焊盘54的顶面的第二部分2。连接件62与焊盘54的顶面的第二部分2接触。
图8A至图8B是根据又一些可选实施例的示出半导体器件的连接结构的制造方法的示意性截面图。图9是根据又一些可选实施例的示出半导体器件的连接结构的制造方法的流程图。
参考图6A至图6D和图9，根据上述实施例的步骤S30至S36，通过实施步骤S40至S46来形成第一介电层40、导电线结构50、焊盘54、迹线56、粘附促进层58和第二介电材料层160。
参考图6D，图8A和图9，在步骤S47中，通过曝光和显影工艺图案化第二介电材料层160，从而形成其中具有开口81的第二介电层60。
参考图8B和图9，在步骤S48中，在焊盘54的顶面上形成连接件62。
参考图8B，连接结构90d类似于连接结构90c，但是第二介电层60部分地覆盖粘附促进层58和覆盖焊盘54和迹线56之间的第一介电层40。换句话说，第二介电层60位于焊盘54的顶面的第一部分1上方，且部分地覆盖粘附促进层58，和部分地暴露粘附促进层58。也就是说，开口81暴露出焊盘54的顶面的第二部分2并且部分地暴露出位于焊盘54的顶面的第一部分1上方的粘附促进层58。粘附促进层58从焊盘54的边缘延伸的宽度W1为约2μm至约20μm。□粘附促进层58从迹线56的边缘延伸的宽度W2为约2μm至约10μm。
上述实施例示出了其中第二介电材料层160是感光材料的实例。在其他实施例中，第二介电材料层160是介电层，并通过光刻和蚀刻工艺图案化。
图10是根据又一些可选实施例的示出半导体器件的连接结构的示意性截面图。图11是根据又一些可选实施例的示出制造半导体器件的连接结构的方法的流程图。
参考图6A至图6C和图11，根据上述实施例的步骤S30至S32，通过实施步骤S50至S52来形成第一介电层40、导电线结构50、和粘附促进层58。参考图10和图11，在步骤S56中，在焊盘54的顶面上形成连接件62。
参考图10，连接结构90e类似于连接结构90c，和它们之间的区别在于，第二介电层不包括在连接结构90e中。粘附促进层58从焊盘54的边缘延伸的宽度W1为大于约20μm。粘附促进层58从迹线56的边缘延伸的宽度W2为大于约10μm。
图12至图15是根据一些实施例的示出半导体器件的连接结构的示意性顶视图。
在图12和图15中，焊盘54包焊盘54a和焊盘54b；和迹线56包括迹线56a和迹线56b。焊盘54a和迹线56a彼此连接；和焊盘54b和迹线56b彼此连接。焊盘54a和迹线56b彼此相邻，但没有连接。在图12和图13的实施例中，粘附促进层58是类似于毯式层；而在图14和图15的实施例中，粘附促进层58是轮廓类似于焊盘54a，焊盘54b，迹线56a和迹线56b的轮廓的图案化层。
参考图12，粘附促进层58是连续层并且从焊盘54a/54b延伸至迹线56a/56b，并称为毯式层。粘附促进层58层覆盖焊盘54a的顶面的第一部分1，焊盘54b的顶面的第一部分1，迹线56a的顶面，迹线56b的顶面和第一介电层40的顶面。粘附促进层58具有暴露出焊盘54a的顶面的第二部分2和焊盘54b的顶面的第二部分2的开口64。
参考图13，该实施例类似于图12中的实施例，这两个实施例之间的区别在于，该粘附促进层58除了具有开口64之外还具有至少一个开口65。开口65的形成减少了粘附促进层58的覆盖面积以释放应力，从而防止封装件结构的包裹(wrapping)。在一些实施例中，开口65位于迹线56a和迹线56b之间、焊盘54a和迹线56b之间、和/或在任何合适的位置。此外，开口65具有相同或不同的尺寸和/或形状。在实施例中，在开口65的底部处暴露第一介电层40。在另一实施例中，以第二介电层60填充开口65。
参考图14，粘附促进层58是图案化层，并且被称为不连续层。粘附促进层58的位于焊盘54a上方的部分和粘附促进层58的位于迹线56b上方的另一部分是不连续的。在实施例中，粘附促进层58的轮廓类似于焊盘54a、焊盘54b、迹线56a和迹线56b的图案的轮廓。此外，粘附促进层58不覆盖焊盘54a和邻近焊盘54a的迹线56b之间的区域250。在实施例中，区域250进一步被第二介电层60覆盖。
参考图15，该实施例类似于图14的实施例，但是在该实施例中，粘附促进层58进一步覆盖焊盘54a和迹线56b之间的第一介电层40。换句话说，粘附促进层58的位于焊盘54a上方的部分和位于迹线56b上方的另一部分是连续的。
在一些实施例中，除了粘附促进层58为类似于在图14和图15的实施例中的图案化层之外，粘附促进层58进一步形成在合适的区域中的第一介电层40上方，以便将应力均匀地分布在整个封装件结构上方。
在本发明的实施例中，焊盘和第二介电层之间的粘附通过形成粘附促进层而被改进。连接件与焊盘接触而在它们之间没有UBM层。粘附促进层保护焊盘和迹线在随后的工艺中免受损坏，随后的工艺诸如回流浸渍工艺、热处理、可靠性测试等。没有观察到经常发生在传统的连接结构中的剥落、开裂和分层问题。
根据本发明的一些实施例，一种封装件结构包括：管芯、密封剂、通孔、第一介电层、导电线结构、粘附促进层、第二介电层和连接件。密封剂形成在管芯旁边。通孔形成在管芯旁边并且穿透密封剂。第一介电层形成在管芯、密封剂和通孔上面。导电线结构包括位于第一介电层上方的焊盘。粘附促进层覆盖焊盘的顶面的第一部分和侧壁并且位于第一介电层上面。第二介电层覆盖粘附促进层。连接件与焊盘的顶面的第二部分接触。焊盘的顶面的第二部分通过粘附促进层暴露。
根据本发明的另一实施例，一种封装件结构包括：管芯、密封剂、通孔、第一介电层、导电线结构、粘附促进层、第二介电层和连接件。密封剂形成在管芯旁边。通孔形成在管芯旁边并且穿透密封剂。第一介电层形成在管芯、密封剂和通孔上面。导电线结构包括位于第一介电层上方的焊盘和迹线。粘附促进层覆盖迹线、焊盘的顶面的第一部分和侧壁并且部分地位于第一介电层上面。第二介电层覆盖粘附促进层。第二介电层和粘附促进层具有暴露出的第一介电层的位于焊盘和迹线之间的部分的开口。连接件与焊盘的顶面的第二部分接触，其中，焊盘的顶面的第二部分通过粘附促进层暴露。
根据本发明的又一实施例，一种封装件结构包括：管芯、密封剂、通孔、第一介电层、导电线结构、粘附促进层、和连接件。密封剂位于管芯旁边。通孔形成于管芯旁边并且穿透密封剂。第一介电层形成在管芯、通孔和密封剂上面。导电线结构包括位于第一介电层上方的焊盘和迹线。粘附促进层覆盖迹线、焊盘的顶面的第一部分和侧壁并且部分地位于第一介电层上面，其中，粘附促进层的材料与第一介电层的材料不同。连接件与焊盘的顶面的第二部分接触，其中，焊盘的顶面的第二部分通过粘附促进层暴露。
根据本发发明的一些实施例，提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述密封剂和所述通孔上面；导电线结构，包括位于所述第一介电层上方的焊盘；粘附促进层，位于所述焊盘的顶面的第一部分和所述焊盘的侧壁上面及所述第一介电层上面；第二介电层，位于所述粘附促进层上面；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
在上述封装件结构中，所述粘附促进层与所述第二介电层是自对准的。
在上述封装件结构中，所述第二介电层还部分地覆盖所述焊盘的顶面的第二部分。
在上述封装件结构中，所述第二介电层部分地暴露位于所述焊盘的顶面的第一部分上方的所述粘附促进层。
在上述封装件结构中，所述粘附促进层和所述焊盘之间的粘附力大于所述焊盘和所述第二介电层之间的粘附力。
在上述封装件结构中，所述粘附促进层包括无机介电材料。
在上述封装件结构中，所述粘附促进层包括氧化物、含氮介电材料或前述的组合。
在上述封装件结构中，所述导电线结构还包括位于所述第一介电层上的迹线，并且所述粘附促进层还覆盖所述迹线。
根据本发明的另一些实施例，还提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述通孔和所述密封剂上面；导电线结构，包括位于所述第一介电层上方的焊盘和迹线；粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面；第二介电层，位于所述粘附促进层上面，其中，所述第二介电层和所述粘附促进层具有暴露出所述第一介电层的位于所述焊盘和所述迹线之间的部分的开口；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
在上述封装件结构中，所述粘附促进层与所述第二介电层是自对准的。
在上述封装件结构中，所述粘附促进层和所述焊盘之间的粘附力大于所述焊盘和所述第二介电层之间的粘附力。
在上述封装件结构中，所述粘附促进层包括无机介电材料。
在上述封装件结构中，所述粘附促进层包括氧化物、含氮介电材料或前述的组合。
在上述封装件结构中，所述无机介电材料包括氧化硅、氮化硅、氮氧化硅或者前述的组合。
根据本发明的又一些实施例，还提供了一种封装件结构，包括：管芯；密封剂，位于所述管芯旁边；通孔，位于所述管芯旁边并且穿透所述密封剂；第一介电层，位于所述管芯、所述通孔和所述密封剂上面；导电线结构，包括位于所述第一介电层上方的焊盘和迹线；粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面，其中，所述粘附促进层的材料与所述第一介电层的材料不同；以及连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
在上述封装件结构中，所述粘附促进层是从所述焊盘至所述迹线的连续层。
在上述封装件结构中，所述粘附促进层是从所述焊盘至所述迹线的非连续层。
在上述封装件结构中，所述粘附促进层包括无机介电材料。
在上述封装件结构中，所述粘附促进层包括氧化物、含氮介电材料或前述的组合。
在上述封装件结构中，所述无机介电材料包括氧化硅、氮化硅、氮氧化硅或者前述的组合。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。

Claims (10)

1.一种封装件结构，包括：
管芯；
密封剂，位于所述管芯旁边；
通孔，位于所述管芯旁边并且穿透所述密封剂；
第一介电层，位于所述管芯、所述密封剂和所述通孔上面；
导电线结构，包括位于所述第一介电层上方的焊盘；
粘附促进层，位于所述焊盘的顶面的第一部分和所述焊盘的侧壁上面及所述第一介电层上面；
第二介电层，位于所述粘附促进层上面；以及
连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
2.根据权利要求1所述的封装件结构，其中，所述粘附促进层与所述第二介电层是自对准的。
3.根据权利要求1所述的封装件结构，其中，所述第二介电层还部分地覆盖所述焊盘的顶面的第二部分。
4.根据权利要求1所述的封装件结构，其中，所述第二介电层部分地暴露位于所述焊盘的顶面的第一部分上方的所述粘附促进层。
5.根据权利要求1所述的封装件结构，其中，所述粘附促进层和所述焊盘之间的粘附力大于所述焊盘和所述第二介电层之间的粘附力。
6.根据权利要求1所述的封装件结构，其中，所述粘附促进层包括无机介电材料。
7.根据权利要求6所述的封装件结构，其中，所述粘附促进层包括氧化物、含氮介电材料或前述的组合。
8.根据权利要求1所述的封装件结构，其中，所述导电线结构还包括位于所述第一介电层上的迹线，并且所述粘附促进层还覆盖所述迹线。
9.一种封装件结构，包括：
管芯；
密封剂，位于所述管芯旁边；
通孔，位于所述管芯旁边并且穿透所述密封剂；
第一介电层，位于所述管芯、所述通孔和所述密封剂上面；
导电线结构，包括位于所述第一介电层上方的焊盘和迹线；
粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面；
第二介电层，位于所述粘附促进层上面，其中，所述第二介电层和所述粘附促进层具有暴露出所述第一介电层的位于所述焊盘和所述迹线之间的部分的开口；以及
连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
10.一种封装件结构，包括：
管芯；
密封剂，位于所述管芯旁边；
通孔，位于所述管芯旁边并且穿透所述密封剂；
第一介电层，位于所述管芯、所述通孔和所述密封剂上面；
导电线结构，包括位于所述第一介电层上方的焊盘和迹线；
粘附促进层，位于所述迹线、所述焊盘的顶面的第一部分和所述焊盘的侧壁上面并且部分地位于所述第一介电层上面，其中，所述粘附促进层的材料与所述第一介电层的材料不同；以及
连接件，与所述焊盘的顶面的第二部分接触，其中，所述焊盘的顶面的第二部分通过所述粘附促进层暴露。
CN201610003568.8A 2015-06-30 2016-01-04 封装件结构 Active CN106328602B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/754,705 US9728498B2 (en) 2015-06-30 2015-06-30 Package structure
US14/754,705 2015-06-30

Publications (2)

Publication Number Publication Date
CN106328602A true CN106328602A (zh) 2017-01-11
CN106328602B CN106328602B (zh) 2019-07-19

Family

ID=57683894

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610003568.8A Active CN106328602B (zh) 2015-06-30 2016-01-04 封装件结构

Country Status (4)

Country Link
US (1) US9728498B2 (zh)
KR (1) KR101821461B1 (zh)
CN (1) CN106328602B (zh)
TW (1) TWI582937B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786360A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件和方法
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113555342A (zh) * 2020-04-24 2021-10-26 南亚科技股份有限公司 半导体结构与其制备方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
KR101952862B1 (ko) 2016-08-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR101973430B1 (ko) * 2016-09-19 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10103107B1 (en) 2017-08-08 2018-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지
US10431549B2 (en) * 2018-01-10 2019-10-01 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11075151B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
KR102086363B1 (ko) * 2018-07-03 2020-03-09 삼성전자주식회사 반도체 패키지
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
KR20210105255A (ko) * 2020-02-18 2021-08-26 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
DE102022107599A1 (de) 2022-03-30 2023-10-05 Infineon Technologies Ag Halbleitervorrichtung mit kontakt-pad-struktur

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115118A (zh) * 1994-05-24 1996-01-17 菲利浦电子有限公司 制造具有设置在支撑薄片上的半导体材料层中形成的半导体元件的半导体器件的方法
US20030199159A1 (en) * 2000-09-18 2003-10-23 Taiwan Semiconductor Manufacturing Company Novel method for dual-layer polyimide processing on bumping technology
CN1649139A (zh) * 2004-01-27 2005-08-03 卡西欧计算机株式会社 半导体器件及其制造方法
CN102024684A (zh) * 2009-09-11 2011-04-20 新科金朋有限公司 半导体器件以及形成集成无源器件的方法
US20120119379A1 (en) * 2010-11-16 2012-05-17 Shinko Electric Industries Co., Ltd. Electric part package and manufacturing method thereof
CN103035618A (zh) * 2011-09-28 2013-04-10 台湾积体电路制造股份有限公司 用于3dic测试的结构设计

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
US8546193B2 (en) 2010-11-02 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8816404B2 (en) * 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
JP5903337B2 (ja) * 2012-06-08 2016-04-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8884443B2 (en) 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US9245833B2 (en) * 2012-08-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pads with openings in integrated circuits
CN105684140B (zh) * 2013-06-29 2019-11-05 英特尔公司 包括与过孔结合的精细间距背面金属再分布线的互连结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115118A (zh) * 1994-05-24 1996-01-17 菲利浦电子有限公司 制造具有设置在支撑薄片上的半导体材料层中形成的半导体元件的半导体器件的方法
US20030199159A1 (en) * 2000-09-18 2003-10-23 Taiwan Semiconductor Manufacturing Company Novel method for dual-layer polyimide processing on bumping technology
CN1649139A (zh) * 2004-01-27 2005-08-03 卡西欧计算机株式会社 半导体器件及其制造方法
CN102024684A (zh) * 2009-09-11 2011-04-20 新科金朋有限公司 半导体器件以及形成集成无源器件的方法
US20120119379A1 (en) * 2010-11-16 2012-05-17 Shinko Electric Industries Co., Ltd. Electric part package and manufacturing method thereof
CN103035618A (zh) * 2011-09-28 2013-04-10 台湾积体电路制造股份有限公司 用于3dic测试的结构设计

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786360A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件和方法
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11948890B2 (en) 2017-11-15 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111128675B (zh) * 2018-10-30 2022-09-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113555342A (zh) * 2020-04-24 2021-10-26 南亚科技股份有限公司 半导体结构与其制备方法
CN113555342B (zh) * 2020-04-24 2024-03-29 南亚科技股份有限公司 半导体结构与其制备方法

Also Published As

Publication number Publication date
TW201701440A (zh) 2017-01-01
CN106328602B (zh) 2019-07-19
KR20170003357A (ko) 2017-01-09
TWI582937B (zh) 2017-05-11
US9728498B2 (en) 2017-08-08
US20170005034A1 (en) 2017-01-05
KR101821461B1 (ko) 2018-01-23

Similar Documents

Publication Publication Date Title
CN106328602A (zh) 封装件结构
KR102270751B1 (ko) 몰딩된 칩 조합물
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
CN107342277B (zh) 封装件及其形成方法
CN107068669B (zh) 半导体装置封装以及半导体封装及其制造方法
CN102163561B (zh) 半导体器件和使用相同载体在wlcsp中形成tmv和tsv的方法
CN105280599B (zh) 用于半导体器件的接触焊盘
CN104733379B (zh) 在半导体管芯上形成细节距的rdl的半导体器件和方法
KR102591618B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN104795371B (zh) 扇出型封装件及其形成方法
CN103681606B (zh) 三维(3d)扇出封装机制
CN103515260B (zh) 封装内封装及其形成方法
US9935072B2 (en) Semiconductor package and method for manufacturing the same
CN103915353B (zh) 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN105679681A (zh) 集成电路封装焊盘以及形成方法
US20200243449A1 (en) Package structure and manufacturing method thereof
CN111883481A (zh) 3d封装件结构及其形成方法
CN105374693A (zh) 半导体封装件及其形成方法
CN109786350A (zh) 半导体封装件和方法
CN103295925A (zh) 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
CN103594441A (zh) 半导体封装件及其制造方法
CN103035598B (zh) 无ubm的连接件的形成
US8294265B1 (en) Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
US9613910B2 (en) Anti-fuse on and/or in package
TWI610375B (zh) 在密封劑上透過絕緣層形成開口以供互連結構的強化黏著度之半導體裝置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant