CN106158899B - 改进电阻式随机存取存储器（RRAM）的保持性能的高k方案 - Google Patents

改进电阻式随机存取存储器（RRAM）的保持性能的高k方案 Download PDF

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Abstract

本发明提供了电阻式随机存取存储器(RRAM)单元的集成电路或半导体结构。RRAM单元包括底电极和布置在底电极上方的具有可变电阻的数据存储区。此外，RRAM单元还包括布置在数据存储区上方的扩散阻挡层、布置在扩散阻挡层上方的离子库区以及布置在离子库区上方的顶电极。本发明也提供了用于制造RRAM单元的集成电路或半导体结构的方法。本发明还涉及改进电阻式随机存取存储器(RRAM)的保持性能的高k方案。

Description

改进电阻式随机存取存储器（RRAM）的保持性能的高k方案
技术领域
本发明涉及集成电路器件，更具体地，涉及改进电阻式随机存取存储器(RRAM)的保持性能的高k方案。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在电源断开时存储数据，而易失性存储器不能。由于电阻式随机存取存储器(RRAM)的简单的结构和与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性，RRAM是用于下一代非易失性存储技术的有前景的候选之一。RRAM单元包括垂直地位于后段制程(BEOL)金属化层内的两个电极之间的电阻式数据存储层。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：底电极；数据存储区，布置在所述底电极上方并且具有可变电阻；扩散阻挡层，布置在所述数据存储区上方；离子库区，布置在所述扩散阻挡层上方；以及顶电极，布置在所述离子库区上方。
在上述集成电路中，其中，所述扩散阻挡层比所述数据存储区和所述离子库区更具负电性。
在上述集成电路中，其中，所述扩散阻挡层配置为物理地和静电地阻挡离子在所述离子库区和所述数据存储区之间的扩散。
在上述集成电路中，其中，所述扩散阻挡层邻接所述离子库区的底面并且邻接所述数据存储区的顶面。
在上述集成电路中，其中，所述扩散阻挡层包括氧化硅或氧化铝。
在上述集成电路中，其中，所述数据存储区包括具有可变电阻和超过3.9的介电常数的高k数据存储层。
在上述集成电路中，其中，所述数据存储区包括具有可变电阻和超过3.9的介电常数的高k数据存储层，其中，所述高k数据存储层包括氧化铪铝，并且其中，所述氧化铪铝中的铝的量为铝和铪的组合量的约0和50％之间。
在上述集成电路中，其中，所述离子库区包括：具有超过3.9的介电常数的高k储层；以及相对于所述高k储层具有较低氧浓度的覆盖层。
在上述集成电路中，其中，所述离子库区包括：具有超过3.9的介电常数的高k储层；以及相对于所述高k储层具有较低氧浓度的覆盖层，其中，所述高k储层的厚度为所述数据存储区的厚度的约0.3倍至0.75倍，并且其中，所述扩散阻挡层的厚度为所述数据存储区的厚度的约0.3倍至0.75倍。
在上述集成电路中，其中，所述数据存储区配置为取决于施加在所述底电极和所述顶电极之间的电压而在高电阻状态和低电阻状态之间经历可逆变化。
根据本发明的另一方面，提供了一种用于制造电阻式随机存取存储器(RRAM)单元的集成电路的方法，所述方法包括：形成底电极；在所述底电极上方形成具有可变电阻的数据存储区；在所述数据存储区上方形成扩散阻挡层；在所述扩散阻挡层上方形成离子库区；以及在所述离子库区上方形成顶电极。
在所述方法中，其中，形成所述数据存储区包括形成具有可变电阻和超过3.9的介电常数的高k数据存储层。
在所述方法中，其中，形成所述数据存储区包括形成具有可变电阻和超过3.9的介电常数的高k数据存储层，其中，所述方法还包括：用氧化铪铝形成所述高k数据存储层，其中，所述氧化铪铝中的铝的量为铝和铪的组合量的约0和50％之间。
在所述方法中，其中，所述方法还包括：用氧化铪形成所述数据存储 区和所述离子库区。
在所述方法中，其中，形成所述离子库区包括：形成具有超过3.9的介电常数的高k储层；以及形成相对于所述高k储层具有较低氧浓度的覆盖层。
在所述方法中，其中，形成所述离子库区包括：形成具有超过3.9的介电常数的高k储层；以及形成相对于所述高k储层具有较低氧浓度的覆盖层，其中，所述方法还包括：形成厚度为所述数据存储区的厚度的约0.3倍至0.75倍的所述高k储层；以及形成厚度为所述数据存储区的厚度的约0.3倍至0.75倍的所述扩散阻挡层。
在所述方法中，其中，所述方法还包括：在形成所述离子库区之前，将预定量的负电荷俘获在所述扩散阻挡层上。
在所述方法中，其中，所述方法还包括：形成与所述离子库区的底面和所述数据存储区的顶面邻接的所述扩散阻挡层。
在所述方法中，其中，所述方法还包括：在底部互连结构上方形成所述底电极，其中，底部扩散阻挡层布置在所述底电极和所述底部互连结构之间。
根据本发明的又一方面，提供了一种电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：底电极；高k数据存储层，具有可变电阻和超过3.9的介电常数；扩散阻挡层，布置在所述高k数据存储层上方；高k储层，具有超过3.9的介电常数；覆盖层，所述覆盖层的氧浓度相对于所述高k储层较低；以及顶电极，布置在所述覆盖层上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了具有位于离子库区和数据存储区之间的扩散阻挡层的电阻式随机存取存储器(RRAM)单元的半导体结构或集成电路的一些实施例的截面图。
图1B示出了图1A的扩散阻挡层以及离子库区和数据存储区的一些实施例的放大的截面图。
图2示出了用于制造具有位于离子库区和数据存储区之间的扩散阻挡层的RRAM单元的半导体结构或集成电路的方法的一些实施例的流程图。
图3至图13示出了处于各个制造阶段的RRAM单元的半导体结构或集成电路的一些实施例的一系列截面图，RRAM单元包括位于离子库区和数据存储区之间的扩散阻挡层。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
电阻式随机存取存储器(RRAM)单元包括布置在顶电极和底电极之间的数据存储区(例如，包括高k层的区域)。数据存储区的可变电阻代表数据单元，诸如数据位。取决于施加在顶电极和底电极之间的电压，可变电阻经历对应于数据单元的数据状态的高电阻状态和低电阻状态之间的可逆变化。高电阻状态为高是在于可变电阻超出阈值，而低电阻状态为低是在于可变电阻低于阈值。
一种类型的RRAM单元采用氧空位来形成导电路径。氧基RRAM单元包括布置在数据存储区上方并且位于数据存储区和顶电极之间的离子库区(例如，包括高k层和覆盖层的区域)。离子库区配置为存储氧离子并且促进数据存储区内的电阻变化。
在RRAM制造工艺结束时，将生成电压施加在顶电极和底电极之间以开始形成导电路径。该生成电压将氧原子敲出数据存储区的晶格，从而形成局部氧空位。这些局部氧空位趋于对准以形成相对恒定并且延伸穿过数据存储区的导电路径。然后，可以在顶电极和底电极之间施加置位电压或复位电压以改变数据存储区的电阻率。当施加复位电压时，氧离子移回至数据存储区，从而填充氧空位并且阻断导电路径以增大电阻率。当施加置位电压时，数据存储区中的氧离子移至离子库区，从而留下氧空位并且重新形成导电路径以降低电阻率。
根据传统的方法形成的氧基RRAM单元的挑战与高操作温度(例如，大于约160摄氏度)下的数据保持相关。当在高温下操作并且形成导电路径时(即，RRAM单元处于低电阻状态)，氧离子缓慢扩散至数据存储区，从而与氧空位重新结合并且阻断导电路径以增大电阻。类似地，当在高温下操作并且导电路径断路时(即，RRAM单元处于高电阻状态)，氧离子缓慢扩散至离子库区，从而在数据存储层中留下氧空位并且形成导电路径以降低电阻率。在用于验证高操作温度(诸如介于约160摄氏度至200摄氏度之间)下的数据保持的烘烤测试期间通常出现扩散。
扩散的结果是数据损坏和贫乏或以其他方式降低的数据保持。数据保持取决于可变电阻的电阻状态的持久性。当处于高电阻状态时，该扩散将可变电阻降低至低电阻状态，而当处于低电阻状态时，该扩散将可变电阻增大至高电阻状态。由于数据单元的数据状态对应于可变电阻的电阻状态，所以数据单元的数据状态被切换并且因此毁坏。
鉴于以上所述，本申请针对用于RRAM单元的改进的半导体结构，该RRAM单元包括布置在数据存储区和离子库区之间的扩散阻挡层。扩散阻挡层用作物理阻挡以防止或以其他方式减慢用于形成导电路径的离子的扩散，即使在烘烤期间(例如，介于约160摄氏度至200摄氏度)和高操作 温度(例如，大于约160摄氏度)下。此外，在一些实施例中，扩散阻挡层具有负电荷以用作静电阻挡并且排斥离子远离离子库区和数据存储区之间的界面。这进一步防止或以其他方式减慢离子的扩散。扩散阻挡层减小数据毁坏并且改进数据保持。甚至更多，在一些实施例中，扩散阻挡层的厚度用来控制离子库区和数据存储区的厚度。
参照图1A和图1B，截面图100’、100”分别提供RRAM单元102的半导体结构或集成电路的一些实施例。RRAM单元102布置在半导体衬底(未示出)上方，底部互连结构104(部分示出)布置在RRAM单元102和半导体衬底之间。底部互连结构104包括设置在底部层间介电(ILD)层108内的一个或多个底部互连层106。底部ILD层108是或以其他方式包括例如极低k电介质(即，具有小于2的介电常数k的电介质)，并且底部互连层106是或以其他方式包括例如多晶硅或金属(诸如铜或钨)。
RRAM单元102的底电极110布置在底部互连结构104上方。此外，底电极110布置为通过布置在底电极110和底部互连结构104之间的RRAM单元102的底部扩散阻挡层112与底部互连结构104电气通信。底部扩散阻挡层112防止底部互连结构104的材料扩散至底电极110。底部扩散阻挡层112包括顶部区114和从顶部区114向下垂直延伸的底部区116。底部区116包括比顶部区114小的覆盖区域并且穿过包封RRAM单元102的绝缘结构118向下垂直延伸至底部互连结构104。例如，底电极110和底部扩散阻挡层112是或以其他方式包括诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料。在一些实施例中，底部扩散阻挡层112和底电极110是相同的材料。例如，绝缘结构118是或以其他方式包括诸如二氧化硅或氮化硅的介电材料。
布置在底电极110上方的RRAM单元102的数据存储区120存储数据的单元，诸如位。数据存储区120包括具有表示数据单元的可变电阻的高k数据存储层122(即，具有大于3.9的介电常数k的数据存储层)。取决于是施加在数据存储区120两端的电压，可变电阻可以在与数据的单元的不同数据状态对应的不同电阻状态之间变化。例如，高k数据存储层122是或以其他方式包括诸如氧化铪(例如，HfO2)和/或氧化铪铝(例如，HfAlO) 的金属氧化物。此外，例如，氧化铪铝中的铝的量为铝和铪的组合量的约0和50％之间。例如，高k数据存储层122和/或数据存储区120的厚度为约2纳米至3.5纳米。
RRAM单元102的离子库区124布置在数据存储区120上方，RRAM单元102的顶部扩散阻挡层126布置在数据存储区120和离子库区124之间。离子库区124存储诸如氧离子的离子以促进数据存储区120内的电阻变化，并且离子库区124的厚度为例如1纳米至3纳米。离子库区124包括高k储层128(即，具有大于3.9的介电常数k的储层)和布置在高k储层128上方的、具有比高k储层128小的覆盖区域的覆盖层130。例如，高k储层128是或以其他方式包括诸如氧化铪(例如，HfO2)或氧化铪铝的金属氧化物。此外，例如，高k储层128的厚度为约0.5纳米至1.5纳米和/或为高k数据存储层122的厚度的例如约0.3倍至0.75倍。例如，覆盖层130是或以其他方式包括诸如钛、铪或铝的金属或金属氧化物。此外，覆盖层130的氧浓度相对于高k储层128和/或高k数据存储层122较低。
顶部扩散阻挡层126防止或以其他方式减慢材料在数据存储区120和离子库区124之间的扩散。在一些实施例中，顶部扩散阻挡层126包括比高k数据存储层122和高k储层128更多的负电荷以进一步减慢扩散。例如，顶部扩散阻挡层126比高k数据存储层122和高k储层128更负约3.75。例如，顶部扩散阻挡层126具有-1.755×1013每平方公分库伦的电荷，而高k数据存储层122和高k储层128具有-4.67×1012每平方公分库伦的电荷。例如，顶部扩散阻挡层126是或以其他方式包括氧化铝(例如，Al2O3)和/或二氧化硅。此外，例如，顶部扩散阻挡层126的厚度为约0.5纳米至1.5纳米和/或为高k数据存储层122的厚度的例如约0.3倍至0.75倍。如之后讨论的，顶部扩散阻挡层126改进数据保持。
RRAM单元102的顶电极132布置在覆盖层130上方，并且RRAM单元102的硬掩模层134布置在覆盖层130上方。硬掩模层134是来自于RRAM单元102的制造的残余材料。例如，顶电极132是或以其他方式包括诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料。此外，硬掩模层134是或以其他方式包括例如氮化硅。
RRAM单元102的间隔件层136沿着覆盖层130、硬掩模层134和顶电极132的侧壁围绕覆盖层130、硬掩模层134和顶电极132。在RRAM单元102的制造期间，使用间隔件层136以限定相对于底电极110、高k层122、128以及扩散阻挡层112、126的覆盖层130、顶电极132和硬掩模层134的减小的覆盖区域的尺寸。间隔件层136是或以其他方式包括例如氮化硅或多层氧化物-氮化物-氧化物膜。
顶部ILD层138布置在绝缘结构118上方和周围，并且顶部互连结构140布置在顶部ILD层138上方和顶部ILD层138内。顶部互连结构140包括顶部互连层142和从顶部互连层142向下垂直延伸穿过绝缘结构118和硬掩模层134至顶电极132的顶部通孔层144。顶部通孔层144将顶电极132电连接至顶部互连层142。顶部ILD层138是或以其他方式包括例如，极低k电介质(即，具有小于2的介电常数k的电介质)。例如，顶部互连层142和顶部通孔层144是或以其他方式包括诸如铜或钨的金属。
在RRAM单元102的操作中，数据存储区120的可变电阻表示数据存储区120的数据单元。通过在顶电极132和底电极110之间施加电压来操控数据存储区120的可变电阻以改变数据单元的状态。取决于施加在顶电极和底电极之间的电压，可变电阻经历与数据单元的数据状态对应的高电阻状态和低电阻状态之间的可逆变化。高电阻状态为高是在于可变电阻超出阈值，而低电阻状态为低是在于可变电阻低于阈值。
在一些实施例中，诸如其中RRAM单元102是氧基RRAM单元，RRAM单元102采用氧空位以操控数据存储区120的电阻。氧空位是携带与两个电子相等的电荷且电荷相反的铁电材料中的点缺陷。当在顶电极132和底电极110之间施加置位电压时，数据存储区120中的氧离子穿过顶部扩散阻挡层126移动至离子库区124，从而由氧空位重新形成导电路径(初始由生成电压形成)并且将可变电阻切换至低电阻状态。例如，置位电压为正电压。当在顶电极132和底电极110之间施加复位电压时，氧离子穿过顶部扩散阻挡层126移回至数据存储区120，从而填充氧空位并且将可变电阻切换至高电阻状态。例如，复位电压为负电压。
如上所述，在高操作温度(例如，大于约160摄氏度)下，扩散对于 传统形成的RRAM单元是个挑战。在传统的RRAM单元中，当形成导电路径时，氧离子缓慢扩散回至数据存储区120，并且当导电路径断路时，氧离子缓慢扩散回至离子库区124。随着扩散的进行，可变电阻增大或减小，最终，可变电阻的状态在高电阻状态和低电阻状态之间切换。这不期望地改变由可变电阻表示的数据单元的状态，从而导致数据毁坏和减少的数据保持。
本发明的RRAM单元102通过在数据存储区120和离子库区124之间添加顶部扩散阻挡层126而改进了传统的RRAM单元。顶部扩散阻挡层126提供物理阻挡以有利地减慢或消除氧离子在数据存储区120和离子库区124之间的扩散。此外，在顶部扩散阻挡层126具有俘获在其上的负电荷的实施例中，顶部扩散阻挡层126还提供静电阻挡以有利地排斥氧离子并且进一步减慢或消除氧离子在数据存储区120和离子库区124之间的扩散。通过减慢或消除氧离子的扩散。改进了数据保持，并且降低了数据毁坏的可能性。
虽然结合氧离子的扩散描述了顶部扩散阻挡层126的益处，应该理解，顶部扩散阻挡层126可以用于防止其他类型的离子和/或材料的扩散。本发明不应解释为限制于顶部扩散阻挡层126仅针对氧离子。相反，本发明指向的顶部扩散阻挡层126针对用于形成其他类型的RRAM单元中的导电路径的其他类型的离子和/或材料。
参照图2，流程图200提供了用于制造具有位于离子库区和数据存储区之间的扩散阻挡层的RRAM单元的半导体结构或集成电路的方法的一些实施例。图1A和图1B中示出了RRAM单元的实例。
根据该方法，提供布置在半导体衬底上方的底部互连结构(步骤202)。
在底部互连结构上方形成底电极(步骤204)。
在底电极上方形成数据存储区(步骤206)。数据存储区包括具有可变电阻的高k数据存储层。
在数据存储区上方形成扩散阻挡层(步骤208)以通过扩散阻挡层防止或减慢离子的扩散。有利地，通过由扩散阻挡层减慢或防止离子的扩散，改进了数据保持，并且减少了数据毁坏。预定量的负电荷可以被俘获在扩 散阻挡层上以帮助减慢扩散。
在扩散阻挡层上方形成离子库区(步骤210)。离子库区包括高k储层和位于高k储层上方的覆盖层。
在库区上方形成顶电极(步骤212)。
在顶电极上方形成顶部互连结构(步骤214)。
虽然本文中将公开的方法(例如，通过流程图200描述的方法)示出和描述为一系列步骤或事件，但是将理解，这些步骤或事件的示出顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序进行和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时进行。此外，对于实现本文中描述的一个或多个方面或实施例，可能不是所有示出的步骤都是必需的，并且可以在一个或多个单独的步骤和/或阶段中实施本文中描述的一个或多个步骤。
参照图3至图13，提供了处于各个制造阶段的RRAM单元的半导体结构或集成电路的一些实施例的截面图以说明该方法。虽然关于该方法描述了图3至图13，但是将理解，图3至图13中公开的结构不限于该方法，恰恰相反，图3至图13中公开的结构可以单独地作为独立于该方法的结构。类似地，虽然关于图3至图13描述了该方法，但是将理解，该方法不限于图3至图13中公开的结构，恰恰相反，该方法可以单独地独立于图3至图13中公开的结构。
图3至图9示出了对应于步骤202至212的一些实施例的截面图300至900。
如图3所示，提供布置在半导体衬底(未示出)上方的底部互连结构104(部分地示出)。底部互连结构104包括设置在底部ILD层108内的一个或多个底部互连层106。底部ILD层108是或以其他方式包括例如极低k电介质，而底部互连层106是或以其他方式包括例如多晶硅或者诸如铜或钨的金属。
如图3所示，在底部互连结构104上方形成底部绝缘层302。例如，底部绝缘层302是或以其他方式包括诸如二氧化硅或氮化硅的介电材料。
如图4所示，实施穿过底部绝缘层302的第一蚀刻，从而形成暴露一 个底部互连层106的绝缘孔402。
如图5所示，在剩余的底部绝缘层302’上方形成底部扩散阻挡层112’以填充绝缘孔402并且涂布剩余的底部绝缘层302’的顶面。例如，通过诸如化学汽相沉积和物理汽相沉积的沉积技术来形成底部扩散阻挡层112’。例如，底部扩散阻挡层112’是或以其他方式包括诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料。
也如图5所示，在底部扩散阻挡层112’上方形成底电极层502。在一些实施例中，通过原子层沉积(ALD)工艺形成底电极层502。例如，底电极层502是或以其他方式包括诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料。在一些实施例中，底部扩散阻挡层112’和底电极层502是或以其他方式包括相同的导电材料和/或由相同的沉积形成。
也如图5所示，在底电极层502上方形成具有可变电阻的数据存储区120’，其中可变电阻表示数据的单元，诸如数据的位。数据存储区120’的形成包括通过例如ALD工艺形成具有可变电阻的高k数据存储层122’。取决于施加在数据存储区120’(并且因此数据存储层122’)两端的电压，数据存储区120’的可变电阻在与数据单元的不同数据状态对应的不同电阻状态之间切换。例如，数据存储区120’和/或高k数据存储层122’是或以其他方式包括诸如氧化铪和/或氧化铪铝的金属氧化物。例如，氧化铪铝中的铝的量介于铝和铪的组合量的约0和50％之间。此外，例如，数据存储区120’和/或高k数据存储层122’的厚度为约2纳米至3.5纳米。
也如图5所示，通过例如ALD工艺在数据存储区120’上方形成顶部扩散阻挡层126’。顶部扩散阻挡层126’防止或以其他方式减慢诸如氧离子的材料扩散穿过顶部扩散阻挡层126’。在一些实施例中，顶部扩散阻挡层126’包括负电荷以排斥离子远离顶部扩散阻挡层126’。例如，通过由于在沉积工艺期间形成的缺陷(例如，O-填隙原子、Al-空位等)的负电荷高k特性和/或通过高k介电层和氧化硅层之间的界面处的充电现象，出现负电荷。此外，在一些实施例中，顶部扩散阻挡层126’比高k数据存储层122’更负约3.75。例如，顶部扩散阻挡层126’具有-1.755×1013每平方公分库伦的电荷，而高k数据存储层122’具有-4.67×1012每平方公分库伦的电荷。例如， 顶部扩散阻挡层126’是或以其他方式包括氧化铝和/或二氧化硅。此外，例如，顶部扩散阻挡层126’的厚度为约0.5纳米至1.5纳米和/或为高k数据存储层122’的厚度的例如约0.3倍至0.75倍。
也如图5所示，在顶部扩散阻挡层126’上方形成离子库区124’。离子库区124’存储诸如氧离子的离子以促进数据存储区120’在不同电阻状态之间的切换。离子库区124’的厚度为例如1纳米至3纳米。离子库区124’的形成包括通过例如ALD工艺在顶部扩散阻挡层126’上方形成高k储层128’和在高k储层128’上方形成覆盖层130’。例如，高k储层128’是或以其他方式包括诸如氧化铪或氧化铪铝的金属氧化物。此外，例如，高k储层128’的厚度为约0.5纳米至1.5纳米和/或为高k数据存储层122’的厚度的例如约0.3倍至0.75倍。例如，覆盖层130’是或以其他方式包括诸如钛、铪或铝的金属或金属氧化物，覆盖层130’的氧浓度相对于高k储层128’和/或高k数据存储层122’的氧浓度较低。
在一些实施例中，顶部扩散阻挡层126’用于控制数据存储区120’和离子库区124’的厚度。即，传统形成的RRAM单元的数据存储区和离子库区均包括共用高k层的区域。取决于传统的RRAM单元的操作参数，传统的库区延伸进共用高k层的量为可变量。因此，在制造时仅大约知道传统的数据存储区和传统的库区的厚度。扩散阻挡层126’防止高k层的共享并且限定数据存储区120’和离子库区124’之间的清晰的边界。这进而允许在制造时基于扩散阻挡层126’的位置来精确地设定数据存储区120’和离子库区124’的厚度。
也如图5所示，在离子库区124’上方形成顶电极层504。在一些实施例中，通过化学汽相沉积或物理汽相沉积形成顶电极层504。例如，顶电极层504是或以其他方式包括诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料。
也如图5所示，在顶电极层504上方形成硬掩模层134’。例如，硬掩模层134是或以其他方式包括氮化硅或多层氮化物-氧化物-氮化物膜。
如图6所示，实施穿过硬掩模层134’、顶电极层504和覆盖层130’的第二蚀刻以去除围绕RRAM单元核心区602的这些层130’、134’、504的 外围部分。在实施第二蚀刻中，由顶电极层504形成顶电极132。在一些实施例中，实施第二蚀刻包括：在硬掩模层134’的顶面上方形成第一光刻胶层，图案化光刻胶层，以及向图案化的光刻胶层604施加蚀刻剂。此外，在一些实施例中，第二蚀刻包括多个子蚀刻。
如图7所示，沿着高k储层128’和剩余的硬掩模层134”的顶面以及沿着剩余的离子库区124”、剩余的硬掩模层134”、顶电极132和剩余的覆盖层130的侧壁共形地形成间隔件层136’。例如，间隔件层136’是或以其他方式包括氮化硅或多层氮化物-氧化物-氮化物膜。在一些实施例中，间隔件层136’是或以其他方式包括与剩余的硬掩模层134”相同的材料。
如图8所示，对间隔件层136’实施第三蚀刻以去除间隔件层136’的水平伸展部分并且留下用作剩余的硬掩模层134”、顶电极132和剩余的覆盖层130的侧壁的衬垫的那些伸展部分。在一些实施例中，实施的第三蚀刻的持续时间足以去除间隔件层136’的大约整个厚度。
如图9所示，实施穿过高k储层128’、顶部扩散阻挡层126’、高k数据存储层122’、底电极层502和底部扩散阻挡层112’的第四蚀刻以去除未由剩余的硬掩模层134”和剩余的间隔件层136掩蔽的这些层112’、122’、126’、128’、502的外围部分。在实施第四蚀刻中，由底电极层502形成底电极110。
图10至图13示出了与步骤214对应的一些实施例的截面图1000至1300。
如图10所示，在剩余的底部绝缘层302’、剩余的底部扩散阻挡层112、底电极110、剩余的高k数据存储层122、顶部扩散阻挡层126、剩余的高k储层128、剩余的间隔件层136和剩余的硬掩模层134”上方共形地形成顶部绝缘层1002。例如，顶部绝缘层1002是或以其他方式包括诸如二氧化硅或氮化硅的介电材料。
也如图10所示，在顶部绝缘层1002上方和周围形成顶部ILD层138’。例如，顶部ILD层138’具有平坦的顶面。此外，例如，顶部ILD层138’是或以其他方式包括极低k电介质。
如图11所示，对顶部ILD层138’、顶部绝缘层1002和剩余的硬掩模 层134”实施第五蚀刻以形成暴露顶电极132的顶部导通孔1102。
如图12所示，在剩余的顶部ILD层138上方形成顶部互连结构140’。通过形成填充顶部导通孔1102或以其他方式用作顶部导通孔1102的内衬的顶部通孔层144以及在剩余的顶部ILD层138和顶部通孔层144上方形成顶部互连层142’来形成顶部互连结构140’。在一些实施例中，作为相同沉积的部分而形成顶部通孔层144和顶部互连层142’。例如，顶部互连层142’和顶部通孔层144是或以其他方式包括诸如铜或钨的金属。
如图13所示，实施穿过顶部互连层142’的选择部分的第六蚀刻以在顶部互连层142’中形成电极、互连件等。
因此，从上可以理解，本发明提供了RRAM单元的集成电路。集成电路包括底电极和布置在底电极上方的具有可变电阻的数据存储区。该集成电路还包括布置在数据存储区上方的扩散阻挡层、布置在扩散阻挡层上方的离子库区以及布置在离子库区上方的顶电极。
在其他实施例中，本发明提供了一种用于制造RRAM单元的集成电路的方法。形成底电极，以及在底电极上方形成具有可变电阻的数据存储区。在数据存储区上方形成扩散阻挡层，在扩散阻挡层上方形成离子库区，以及在离子库区上方形成顶电极。
在又其他实施例中，本发明提供了RRAM单元的集成电路。集成电路包括底电极、具有可变电阻和超过3.9的介电常数的高k数据存储层、和布置在高k数据存储层上方的扩散阻挡层。该集成电路还包括具有超过3.9的介电常数的高k储层、相对于高k储层具有较低氧浓度的覆盖层、以及布置在覆盖层上方的顶电极。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：
底部扩散阻挡层，其中，所述底部扩散阻挡层的宽度从顶部向底部减小；
底电极，在所述底部扩散阻挡层上方；
数据存储区，布置在所述底电极上方并且具有可变电阻；
扩散阻挡层，布置在所述数据存储区上方；
离子库区，布置在所述扩散阻挡层上方；以及
顶电极，布置在所述离子库区上方；
硬掩模层，在所述顶电极上方；
绝缘层，从所述底部扩散阻挡层的侧壁共形地延伸至所述硬掩模层的顶面，其中，所述绝缘层悬于所述底部扩散阻挡层之上，并且具有与所述底部扩散阻挡层平齐的底面。
2.根据权利要求1所述的集成电路，其中，所述扩散阻挡层比所述数据存储区和所述离子库区更具负电性。
3.根据权利要求1所述的集成电路，其中，所述扩散阻挡层配置为物理地和静电地阻挡离子在所述离子库区和所述数据存储区之间的扩散。
4.根据权利要求1所述的集成电路，其中，所述扩散阻挡层邻接所述离子库区的底面并且邻接所述数据存储区的顶面。
5.根据权利要求1所述的集成电路，其中，所述扩散阻挡层包括氧化硅或氧化铝。
6.根据权利要求1所述的集成电路，其中，所述数据存储区包括具有可变电阻和超过3.9的介电常数的高k数据存储层。
7.根据权利要求6所述的集成电路，其中，所述高k数据存储层包括氧化铪铝，并且其中，所述氧化铪铝中的铝的量为铝和铪的组合量的0和50％之间。
8.根据权利要求1所述的集成电路，其中，所述离子库区包括：
具有超过3.9的介电常数的高k储层；以及
相对于所述高k储层具有较低氧浓度的覆盖层。
9.根据权利要求8所述的集成电路，其中，所述高k储层的厚度为所述数据存储区的厚度的0.3倍至0.75倍，并且其中，所述扩散阻挡层的厚度为所述数据存储区的厚度的0.3倍至0.75倍。
10.根据权利要求1所述的集成电路，其中，所述数据存储区配置为取决于施加在所述底电极和所述顶电极之间的电压而在高电阻状态和低电阻状态之间经历可逆变化。
11.一种用于制造电阻式随机存取存储器(RRAM)单元的集成电路的方法，所述方法包括：
形成底部扩散阻挡层；
在所述底部扩散阻挡层上方形成底电极；
在所述底电极上方形成具有可变电阻的数据存储区；
在所述数据存储区上方形成扩散阻挡层；
在所述扩散阻挡层上方形成离子库区；以及
在所述离子库区上方形成顶电极；
在所述顶电极上方形成硬掩模层；
在所述硬掩模层上方形成绝缘层，所述绝缘层从所述底部扩散阻挡层的侧壁共形地延伸至所述硬掩模层的顶面，其中，所述绝缘层悬于所述底部扩散阻挡层之上，并且具有与所述底部扩散阻挡层平齐的底面。
12.根据权利要求11所述的方法，其中，形成所述数据存储区包括形成具有可变电阻和超过3.9的介电常数的高k数据存储层。
13.根据权利要求12所述的方法，还包括：
用氧化铪铝形成所述高k数据存储层，其中，所述氧化铪铝中的铝的量为铝和铪的组合量的0和50％之间。
14.根据权利要求11所述的方法，还包括：
用氧化铪形成所述数据存储区和所述离子库区。
15.根据权利要求11所述的方法，其中，形成所述离子库区包括：
形成具有超过3.9的介电常数的高k储层；以及
形成相对于所述高k储层具有较低氧浓度的覆盖层。
16.根据权利要求15所述的方法，还包括：
形成厚度为所述数据存储区的厚度的0.3倍至0.75倍的所述高k储层；以及
形成厚度为所述数据存储区的厚度的0.3倍至0.75倍的所述扩散阻挡层。
17.根据权利要求11所述的方法，还包括：
在形成所述离子库区之前，将预定量的负电荷俘获在所述扩散阻挡层上。
18.根据权利要求11所述的方法，还包括：
形成与所述离子库区的底面和所述数据存储区的顶面邻接的所述扩散阻挡层。
19.根据权利要求11所述的方法，还包括：
在底部互连结构上方形成所述底电极，其中，所述底部扩散阻挡层布置在所述底电极和所述底部互连结构之间。
20.一种电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：
底部扩散阻挡层，其中，所述底部扩散阻挡层的宽度从顶部向底部减小；
底电极；
高k数据存储层，具有可变电阻和超过3.9的介电常数；
扩散阻挡层，布置在所述高k数据存储层上方；
高k储层，具有超过3.9的介电常数；
覆盖层，所述覆盖层的氧浓度相对于所述高k储层较低；以及
顶电极，布置在所述覆盖层上方；
硬掩模层，在所述顶电极上方；
绝缘层，从所述底部扩散阻挡层的侧壁共形地延伸至所述硬掩模层的顶面，其中，所述绝缘层悬于所述底部扩散阻挡层之上，并且具有与所述底部扩散阻挡层平齐的底面。
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