CN105826376B - 半导体器件、制备半导体器件的方法 - Google Patents
半导体器件、制备半导体器件的方法 Download PDFInfo
- Publication number
- CN105826376B CN105826376B CN201510007371.7A CN201510007371A CN105826376B CN 105826376 B CN105826376 B CN 105826376B CN 201510007371 A CN201510007371 A CN 201510007371A CN 105826376 B CN105826376 B CN 105826376B
- Authority
- CN
- China
- Prior art keywords
- grid
- layer
- semiconductor devices
- sample
- sige layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及制备半导体器件的方法，通过在核心器件区依次制备SiGe层和TiN层，以作为后续制备的样本栅与衬底之间的层间介质层，并于介质层中形成具有侧墙及层间介质薄膜的样本栅极结构之后，依次去除样本栅、SiGe层和TiN层，以在核心器件区中采用化学氧化工艺制备栅氧化物薄膜及位于其上的金属栅极，进而使得形成器件结构的EOT尺寸满足工艺需求；由于在去除SiGe层和TiN层时，不会对上述的侧墙及层间介质薄膜造成损失，进而保证了后续制备的金属栅极结构的完整性，大大提高了最终制备器件的性能及良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及半导体器件、制备半导体器件的方法。
背景技术
随着半导体技术的不断发展，器件尺寸逐步缩减；当CMOS工艺进入20nm及其以下的技术节点时，后高介电常数金属栅极工艺(High-K Metal Gate(即HKMG)last)被得以广泛应用，以尽量避免高温工艺给器件带来的损害。
伴随着CMOS器件尺寸的缩减(scaling)，使得器件的等效氧化物厚度(EquivalentOxide Thickness，简称EOT)也要相应的减小，尤其是在20nm及其以下的技术节点中，要求EOT的尺寸达到1.1nm左右，而为了满足上述要求，需要在HKMG last工艺中利用化学氧化工艺(chemical oxide)制备的氧化物薄膜来替代热栅氧化工艺(thermal gate oxide)制备的氧化物薄膜，以作为栅极下方的界面层(interfacial layer，简称IL)。
目前，在采用上述的工艺制备器件结构时，于核心器件(core)区中，在去除样本栅极(dummy gate)之后，需要先去除样本栅极的栅氧化层(即采用传统的热氧化工艺制备的氧化物薄膜)，而后再采用上述的化学氧化工艺制备氧化物薄膜，以作为后续制备的金属栅极的栅氧化层(即界面层)；但由于该样本栅的栅氧化层的材质性质与已经形成的层间介质层(Inter Layer Dielectrics，简称ILD)及侧墙(spacer)的性质相近，即在去除样本栅极的栅氧化层(如采用CF4去除栅氧化层)的同时，会对ILD及侧墙造成很大的损失，进而会影响器件的性能。
另外，在后续沉积高K介质层及金属层后，需要进行化学机械研磨工艺(ChemicalMechanical Polishing，简称CMP)来制备金属栅极，会进一步的对ILD和侧墙造成损失，这样就会因ILD和侧墙的损失过多，而降低最终制备器件的性能及良率。
发明内容
针对上述技术问题，本申请提供了一种半导体器件，可应用于后高介电常数金属栅极的制备工艺(high k and metal gate last process)中，所述半导体器件包括：
半导体衬底；
SiGe层，位于所述半导体衬底之上；
TiN层，覆盖所述SiGe层的上表面；
样本栅极，覆盖所述TiN层的上表面；
侧墙结构，将所述SiGe层、所述TiN层和所述样本栅极的侧壁均予以覆盖，以形成样本栅极结构。
上述的半导体器件，其中，所述后高介电常数金属栅极的制备工艺包括：
依次去除所述样本栅极、所述TiN层和所述SiGe层，以形成栅极凹槽，并于所述栅极凹槽中制备高介电常数金属栅极结构。
上述的半导体器件，其中，采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。
上述的半导体器件，其中，所述高介电常数金属栅极结构包括栅氧化物薄膜和金属栅极；
所述栅氧化物薄膜覆盖所述栅极凹槽暴露的所述半导体衬底的表面，所述金属栅极设置于所述栅氧化物薄膜之上，以充满所述栅极凹槽；
其中，采用化学氧化工艺制备所述栅氧化物薄膜。
上述的半导体器件，其中，所述SiGe层中的Si：Ge为1:10～10:1。
上述的半导体器件，其中，所述SiGe层的厚度为所述TiN层的厚度为
本申请还提供了一种制备半导体器件的方法，可应用于后高介电常数金属栅极的制备工艺中，所述方法包括：
提供一设置有高压器件区和低压器件区的半导体衬底；
制备一氧化物层覆盖位于所述高压器件区的所述半导体衬底；
沉积一SiGe层覆盖所述氧化物层的表面和位于所述低压器件区的所述半导体衬底的表面；
于所述SiGe层之上按照从下至上顺序依次制备TiN层和样本栅层后，依次刻蚀部分所述样本栅层、部分所述TiN层和部分所述SiGe层，并停止在所述半导体衬底的上表面，以分别于所述高压器件区上和所述低压器件区上形成样本栅堆叠结构；
于所述样本栅堆叠结构的侧壁上制备侧墙结构，以形成样本栅极结构；
于所述半导体衬底上制备介质层，且所述样本栅极结构贯穿所述介质层；
依次去除所述样本栅极结构中的样本栅层、TiN层和SiGe层，以于所述高压器件区上形成将保留的氧化物层予以暴露的第一栅极凹槽，于所述低压器件区上形成将部分所述半导体衬底表面予以暴露的第二栅极凹槽；
采用化学氧化工艺于所述第二栅极凹槽底部制备将暴露的所述半导体衬底表面予以覆盖的栅氧化物薄膜后，于所述第一栅极凹槽和所述第二栅极凹槽中制备金属栅极。
上述的制备半导体器件的方法，其中，所述方法还包括：
采用热氧化工艺制备所述氧化物层；
其中，所述氧化物层的厚度大于所述栅氧化物薄膜的厚度。
上述的制备半导体器件的方法，其中，所述方法还包括：
采用沉积或外延生长工艺制备所述SiGe层。
上述的制备半导体器件的方法，其中，所述方法还包括：
采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。
上述的半导体器件，其中，所述SiGe层中的Si：Ge为1:10～10:1。
上述的半导体器件，其中，所述SiGe层的厚度为所述TiN层的厚度为
综上所述，由于采用了上述技术方案，本专利申请记载了一种半导体器件及制备半导体器件的方法，可基于传统的后高介电常数金属栅极的制备工艺(HKMG all last)，在采用热氧化工艺制备氧化物层覆盖衬底结构后，去除位于核心器件区(即高压器件区)上的该氧化物层，并继续在核心器件区依次制备SiGe层和TiN层作为后续制备的样本栅与衬底之间的层间介质层，于介质层中形成具有侧墙及层间介质薄膜的样本栅极结构之后，依次去除样本栅、SiGe层和TiN层，以在核心器件区中采用化学氧化工艺制备栅氧化物薄膜及位于其上的金属栅极，进而使得形成器件结构的EOT尺寸满足工艺需求；由于在去除SiGe层和TiN层时，不会对上述的侧墙及层间介质薄膜造成损失，即有效的避免了传统工艺中去除样本栅的栅氧化物层时对侧墙及层间介质薄膜造成的损失，进而保证了后续制备的金属栅极结构的完整性，大大提高了最终制备器件的性能及良率。
附图说明
图1是本申请实施例中半导体器件的结构示意图；
图2～12是本申请实施例中制备半导体器件的方法的流程结构示意图。
具体实施方式
本申请中的半导体器件及制备半导体器件的方法，均可应用于传统制备后高介电常数金属栅极的工艺中，主要用于改善层间介质薄膜(ILD)氧化物及侧墙氮化物(spacerSiN)在进行上述的后高介电常数金属栅极的工艺(high k and metal gate all lastprocess)时产生的损失(loss)，即在核心器件区栅氧化预清洗工艺后(after core gateox pre-clean)，通过沉积SiGe层和TiN层覆盖半导体基底(substitute)，以作为后续制备样本栅的栅介质层(dummy core gate ox)，并在后续采用标准后高介电常数金属栅极的工艺形成样本栅极结构后，继续去除样本栅极结构的样本栅极(the other process are thesame with standard HKMG all last process flow to dummy oxide remove)；利用SC-1刻蚀溶液去除TiN层，利用CF4和/或HCl和/或HBr之类的刻蚀气体去除SiGe层，由于上述的刻蚀溶液和刻蚀气体对侧墙结构(材质为SiN等)及层间介质薄膜(材质为氧化物等)的刻蚀速率非常低，所以在对SiGe层和TiN进行刻蚀工艺时，对侧墙结构和暴露的材质为氧化物的层结构造成的损失就很少(reduce ILD ox and spacer SiN divot)，后续在利用传统的例如化学氧化工艺生成栅氧化物薄膜后，于该栅氧化物薄膜上制备金属栅极，进而形成EOT尺寸满足工艺需求的器件结构，且工艺简单有效，在提升器件性能及良率的同时，还能降低工艺成本。
下面结合附图对本发明的具体实施方式作进一步的说明:
实施例一
图1是本申请实施例中半导体器件的结构示意图；如图1所示，本实施例中提供了一种半导体器件，该半导体器件可应用于后高介电常数金属栅极的制备工艺中，具体的：
如图1所示，半导体器件包括半导体衬底1，半导体衬底1中可设置有器件结构如形成晶体管的掺杂区和/或隔离结构(如STI)等；在半导体衬底1上制备有介质层(其材质可为绝缘材料如氧化物等)2，一样本栅极3贯穿上述的介质层2部分覆盖在半导体衬底1的上表面，且该样本栅极3的上表面均暴露于介质层2的上表面。
进一步的，上述的样本栅极3包括SiGe层31、TiN层32和金属栅极33，且SiGe层31覆盖上述的半导体衬底1的部分上表面，TiN层32覆盖SiGe层31的上表面，样本栅极33覆盖TiN层32的上表面，进而形成样本栅堆叠结构；上述的SiGe层31和TiN层32作为样本栅极33与半导体衬底1之间的层间介质层，以用于替代传统的样本栅极结构中的栅氧化物层(如SiO2)。
优选的，上述的SiGe层31中的Si：Ge可为1:10～10:1(1:10、1:2、5:7、1:1、8:3或10:1等)；且SiGe层31的厚度可为(如等)，TiN层32的厚度可为(如等)。
进一步的，上述的样本栅极3还包括侧墙结构，该侧墙结构包括层间介质薄膜(材质可为绝缘氧化物)34和侧墙(材质可为SiN等)35，且该层间介质薄膜34覆盖上述的样本栅极33、SiGe层31和TiN层32的侧壁，并部分覆盖临近SiGe层31的半导体衬底1的表面，以形成L形的结构，即该L形的层间介质薄膜34包括主要用于覆盖半导体衬底1表面的横向结构(图中未标示)和主要用于覆盖上述样本栅堆叠结构侧壁的竖向结构(图中未标示)；上述的侧墙35则位于上述层间介质薄膜34的横向结构暴露的表面之上且覆盖该层间介质薄膜34的竖向结构的侧壁。
进一步的，本实施例中的半导体器件应用于后高介电常数金属栅极的制备工艺时，可依次去除上述的样本栅极33、TiN层32和SiGe层31，进而形成栅极凹槽(图中未标示)，并于该栅极凹槽中形成金属栅极结构。
优选的，在去除上述的TiN层32和SiGe层31时，可采用刻蚀层间介质薄膜34和侧墙35速率较小的刻蚀试剂进行刻蚀工艺，以尽量降低层间介质薄膜34和侧墙35在上述刻蚀工艺中受到的损伤；例如，可采用SC-1等刻蚀溶液去除TiN层32(即湿法刻蚀工艺)，采用HCL、CF4或HBr等刻蚀气体去除SiGe层31，由于上述的层间介质薄膜34的材质为氧化物，而侧墙35的材质一般为SiN，所以上述的刻蚀溶液和刻蚀气体均不会对该侧墙35和层间介质薄膜34造成过多损失，进而能够有效的改善传统的去除样本栅氧化物层时，对侧墙及层间介质层造成的损失等缺陷，以提高后续制备的器件结构的性能及良率。
进一步的，在上述的栅极凹槽中先采用化学氧化工艺制备栅氧化物薄膜(图中未标示)后，再于该栅氧化物薄膜上制备金属栅极，以充满该栅极凹槽，进而形成EOT尺寸满足工艺需求的器件结构。
本实施例中的半导体器件，通过利用SiGe层31和TiN层32作为样本栅极33与半导体衬底1之间的层间介质层，以用于替代传统的样本栅极结构中的栅氧化物层(如SiO2)，由于其与层间介质层和侧墙结构(如SiN、绝缘氧化物等)之间均具有较高的刻蚀选择比，进而在去除该层间介质层时不会对侧墙结构造成过多的损失，以有效的改善传统的去除样本栅氧化物层时对侧墙及层间介质层造成的损失等缺陷，同时还提高产品的性能及良率。
实施例二
图2～12是本申请实施例中制备半导体器件的方法的流程结构示意图；如图2～12所示，本实施例中制备半导体器件的方法可基于后高介电常数金属栅极的制备工艺的基础上进行，具体的：
如图2所示，首先提供一半导体衬底11，该半导体衬底11中可预设有器件结构如掺杂区等，且该半导体衬底11上设置有高压器件区(即外围电路区如I/O(input/outputdevice)区)111和低压器件区(即核心器件区(core))112，且在高压器件区111和低压器件区112之间还设置有隔离结构(如STI等)13；于上述的半导体衬底11的上表面可采用热氧化工艺制备氧化物层(图中未标示)，该氧化物层可覆盖上述的隔离结构13的表面予以覆盖，也可将该隔离结构13予以暴露，进而形成如图2中所示的沟槽14；作为较佳的实施例，制备上述的半导体衬底11及氧化物层均可采用标准的后高介电常数金属栅极的制备工艺，且上述的氧化物层包括位于高压器件区111上的第一氧化物层121和位于低压器件区112上的第二氧化物层122。
其次，在基于上述图2所示结构的基础上，继续图形化工艺(patterning)，可采用选择性刻蚀工艺去除位于低压器件区112上的第二氧化物层122，以保留位于高压器件区111上的第一氧化物层121，该第一氧化物层121用于作为高压器件区111的栅氧化层(gate-ox)，进而形成如图3所示的器件结构。
之后，对图3所示的器件结构进行预清洗工艺(pre-clean)，如采用湿法清洗工艺(wet clean)清洗掉上述的工艺中残留的颗粒及污染物等；继续制备SiGe层15(可采用沉积或外延等工艺制备该SiGe层15)覆盖图3中所示器件的结构的上表面，即如图4所示，SiGe层15覆盖上述的第一氧化物层121的表面和半导体衬底11暴露的上表面(隔离结构13的上表面和位于低压器件区112的半导体衬底11的上表面)。
如图5～6所示，基于上述图3所示结构的基础上，先沉积TiN层16覆盖上述SiGe层15的上表面，形成如图5所示的结构后，再继续沉积样本栅薄膜17(dummy poly dep)以覆盖上述TiN层16的上表面，进而形成图6所示的结构。
然后，基于图6所示结构的基础上，继续图形化工艺，以部分去除上述的样本栅薄膜17、TiN层16和SiGe层15，进而在半导体衬底11的高压器件区111上形成第一样本栅堆叠结构(图中未标示)，低压器件区112上形成第二样本栅堆叠结构(图中未标示)，进而形成如图7所示的结构。
优选的，如图7所示，上述的第一样本栅堆叠结构包括保留的位于高压器件区111上的第一氧化物层121、SiGe层15、TiN层16和第一样本栅极171(即剩余的位于高压器件区111上的样本栅薄膜)，且该第一氧化物层121部分覆盖位于高压器件区111的半导体衬底11的部分上表面，位于高压器件区111上的SiGe层15覆盖上述保留的第一氧化物层121的上表面，位于高压器件区111上的TiN层16覆盖位于高压器件区111上的SiGe层15的上表面，第一样本栅极171覆盖位于高压器件区上的TiN层16的上表面；上述的第二样本栅堆叠结构包括保留的位于低压器件区112上的SiGe层15、TiN层16和第一样本栅极171(即剩余的位于低压器件区112上的样本栅薄膜)，且位于低压器件区上的SiGe层15部分覆盖位于低压器件区112的半导体衬底11的部分上表面，位于低压器件区112上的TiN层16覆盖位于低压器件区112上的SiGe层15的上表面，第二样本栅极172覆盖位于低压器件区上的TiN层16的上表面。
优选的，上述的SiGe层15中的Si：Ge可为1:10～10:1(1:10、1:3、6:7、1:1、7:3或10:1等)；且SiGe层15的厚度可为(如等)，TiN层16的厚度可为(如等)。
如图8所示，基于图7所示结构的基础上继续进行侧墙制备工艺，以形成覆盖上述的第一样本栅堆叠结构的侧壁和第二样本栅堆叠结构的侧壁的侧墙结构；即先沉积层间介质材料薄膜(图中未标示)覆盖上述的第一样本栅堆叠结构和第二样本栅堆叠结构的表面及半导体衬底11暴露的表面，继续沉积侧墙薄膜(图中未标示)覆盖上述的层间介质材料薄膜的表面后，刻蚀去除部分上述的侧墙薄膜和层间介质材料薄膜，以保留覆盖第一样本栅堆叠结构的侧壁和第二样本栅堆叠结构的侧壁的侧墙薄膜和层间介质材料薄膜，进而形成如图8所示的覆盖第一样本栅堆叠结构的侧壁和第二样本栅堆叠结构的侧壁的侧墙结构。
优选的，如图8所示，上述的侧墙结构包括层间介质薄膜(即保留的层间介质材料薄膜)18和侧墙(即保留的侧墙薄膜)19，且该层间介质薄膜18的材质可为绝缘氧化物，侧墙19的材质可为SiN等；在位于高压器件区111上的层间介质薄膜18覆盖上述的第一样本栅极171、位于高压器件区上保留的TiN层16、位于高压器件区上保留的SiGe层15和保留的第一氧化物层121的侧壁，且还部分覆盖临近保留的第一氧化物层121的半导体衬底11的表面，以形成L形的结构；即该L形的层间介质薄膜18包括主要用于覆盖半导体衬底11表面的横向结构(图中未标示)和主要用于覆盖上述样第一本栅堆叠结构侧壁的竖向结构(图中未标示)；上述的侧墙19则位于上述层间介质薄膜18的横向结构暴露的表面之上且覆盖该层间介质薄膜18的竖向结构的侧壁，进而形成第一样本栅极结构。
进一步的，在位于低压器件区112上的层间介质薄膜18则覆盖上述的第二样本栅极172、位于低压器件区上保留的TiN层16和位于低压器件区上保留的SiGe层15的侧壁，且还部分覆盖临近位于低压器件区上保留的SiGe层15的半导体衬底11的表面，以形成L形的结构；即该L形的层间介质薄膜18同样包括主要用于覆盖半导体衬底11表面的横向结构(图中未标示)和主要用于覆盖上述样第一本栅堆叠结构侧壁的竖向结构(图中未标示)；上述的侧墙19则位于上述层间介质薄膜18的横向结构暴露的表面之上且覆盖该层间介质薄膜18的竖向结构的侧壁，进而形成第二样本栅极结构。
如图9所示，基于图8所示结构的基础上，继续制备一介质薄膜(图中未标示)覆盖上述的第一样本栅极结构的表面和第二样本栅极结构的表面，以及半导体衬底11暴露的表面；采用平坦化工艺(如CMP)对该介质薄膜进行平坦化处理，并停止在上述第一样本栅极结构和第二样本栅极结构的上表面，形成介质层20(即剩余的介质薄膜)，即上述的第一栅极结构贯穿介质层20位于高压器件区111上的部分，第二栅极结构贯穿介质层20位于低压器件区112上的部分(即介质层20将上述的层间介质薄膜18的上表面、侧墙19的上表面、第一样本栅极171的上表面和第二样本栅极172的上表面均予以暴露)。
如图10所示，基于上述图9所示结构的基础上，去除第一样本栅极结构中的第一样本栅极171和第二样本栅极结构中的第二样本栅极172(dummy poly remove)，以形成第一凹槽21和第二凹槽22；并继续采用SC-1溶液湿法刻蚀去除位于该第一凹槽21和第二凹槽22底部的TiN层16(dummy TiN remove by SC-1)，形成图11所示的结构后，采用诸如CF4、HCl和/或HBr之类的刻蚀气体进行干法刻蚀工艺，以去除位于上述第一凹槽21和第二凹槽22底部的SiGe层，进而将位于第一凹槽21底部剩余的第一氧化物层121予以暴露，而第二凹槽22则将部分位于低压器件区112的半导体衬底11的表面予以暴露，以形成如图12所示的结构。
在本实施例中，采用湿法刻蚀工艺去除TiN层16及干法刻蚀工艺去除SiGe层15时，由于刻蚀溶液(如SC-1)和刻蚀气体(如CF4、HCl和/或HBr等)对侧墙(材质为SiN)19和层间介质层(材质为氧化物如SiO等)18的刻蚀速率均较低，因此在去除上述的TiN层16和SiGe层15时，对于侧墙19和层间介质层18的造成的损失均较小，进而在进行过上述的刻蚀工艺后，侧墙19和层间介质层18结构图形还能保留的比较完整，有效的避免了传统的工艺去除样本栅氧化物层时对侧墙和层间介质层所造成的损失；基于上述的技术思路可知，在制备样本栅极结构时，只要在样本栅极与衬底之间形成作为层间介质薄膜的材质相对于侧墙及侧墙与样本栅极之间的层间介质层均具有较高的选择刻蚀比，以使得在后续去除该层间介质薄膜时尽量少的对侧墙及侧墙与样本栅极之间的层间介质层造成损失即可。
最后，可基于上述图12所示结构的基础上，于第二凹槽22的底部采用化学氧化工艺制备一栅氧化物薄膜(该栅氧化物薄膜的厚度小于上述剩余的第一氧化物层121的厚度)，并继续在第一凹槽21和第二凹槽22中充满金属，以制备金属栅极；在高压器件区111上形成以剩余的第一氧化物层121作为栅氧化层的高压器件，在低压器件区112上形成以上述制备的栅氧化薄膜作为栅氧化层的低压器件，由于栅氧化薄膜的厚度较小，进而使得该低压器件的EOT尺寸小于高压器件的EOT尺寸，如该低压器件的EOT的厚度可为1.0nm～1.2nm(如1.0nm、1.05nm、1.1nm、1.15nm或1.2nm等)。
优选的，本实施例中除去上述SiGe层15和TiN层16的制备工艺，其余的工艺步骤均可采用标准的后高介电常数金属栅极工艺步骤(high k and metal gate all lastprocess)进行工艺，以有效兼容传统的工艺及设备，进而降低工艺成本。
综上，由于采用了上述技术方案，本申请实施例中记载的半导体器件及制备半导体器件的方法，均可应用于传统的后高介电常数金属栅极的制备工艺中，在采用热氧化工艺制备氧化物层覆盖衬底结构后，去除位于核心器件区(即高压器件区)上的该氧化物层，并继续在核心器件区依次制备SiGe层和TiN层作为后续制备的样本栅与衬底之间的层间介质层，于介质层中形成具有侧墙及层间介质薄膜的样本栅极结构之后，依次去除样本栅、SiGe层和TiN层，以在核心器件区中采用化学氧化工艺制备栅氧化物薄膜及位于其上的金属栅极，进而使得形成器件结构的EOT尺寸满足工艺需求；由于在去除SiGe层和TiN层时，不会对上述的侧墙及层间介质薄膜造成损失，即有效的避免了传统工艺中去除样本栅的栅氧化物层时对侧墙及层间介质薄膜造成的损失，进而保证了后续制备的金属栅极结构的完整性，大大提高了最终制备器件的性能及良率。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各中变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (12)
1.一种半导体器件，其特征在于，应用于后高介电常数金属栅极的制备工艺中，所述半导体器件包括：
半导体衬底；
SiGe层，位于所述半导体衬底之上；
TiN层，覆盖所述SiGe层的上表面；
样本栅极，覆盖所述TiN层的上表面；
侧墙结构，将所述SiGe层、所述TiN层和所述样本栅极的侧壁均予以覆盖，以形成样本栅极结构。
2.如权利要求1所述的半导体器件，其特征在于，所述后高介电常数金属栅极的制备工艺包括：
依次去除所述样本栅极、所述TiN层和所述SiGe层，以形成栅极凹槽，并于所述栅极凹槽中制备高介电常数金属栅极结构。
3.如权利要求2所述的半导体器件，其特征在于，采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。
4.如权利要求2所述的半导体器件，其特征在于，所述高介电常数金属栅极结构包括栅氧化物薄膜和金属栅极；
所述栅氧化物薄膜覆盖所述栅极凹槽暴露的所述半导体衬底的表面，所述金属栅极设置于所述栅氧化物薄膜之上，以充满所述栅极凹槽；
其中，采用化学氧化工艺制备所述栅氧化物薄膜。
5.如权利要求1所述的半导体器件，其特征在于，所述SiGe层中的Si：Ge为1:10～10:1。
6.如权利要求1所述的半导体器件，其特征在于，所述SiGe层的厚度为所述TiN层的厚度为
7.一种制备半导体器件的方法，其特征在于，应用于后高介电常数金属栅极的制备工艺中，所述方法包括：
提供一设置有高压器件区和低压器件区的半导体衬底；
制备一氧化物层覆盖位于所述高压器件区的所述半导体衬底；
沉积一SiGe层覆盖所述氧化物层的表面和位于所述低压器件区的所述半导体衬底的表面；
于所述SiGe层之上按照从下至上顺序依次制备TiN层和样本栅层后，依次刻蚀部分所述样本栅层、部分所述TiN层和部分所述SiGe层，并停止在所述半导体衬底的上表面，以分别于所述高压器件区上和所述低压器件区上形成样本栅堆叠结构；
于所述样本栅堆叠结构的侧壁上制备侧墙结构，以形成样本栅极结构；
于所述半导体衬底上制备介质层，且所述样本栅极结构贯穿所述介质层；
依次去除所述样本栅极结构中的样本栅层、TiN层和SiGe层，以于所述高压器件区上形成将保留的氧化物层予以暴露的第一栅极凹槽，于所述低压器件区上形成将部分所述半导体衬底表面予以暴露的第二栅极凹槽；
采用化学氧化工艺于所述第二栅极凹槽底部制备将暴露的所述半导体衬底表面予以覆盖的栅氧化物薄膜后，于所述第一栅极凹槽和所述第二栅极凹槽中制备金属栅极。
8.如权利要求7所述的制备半导体器件的方法，其特征在于，所述方法还包括：
采用热氧化工艺制备所述氧化物层；
其中，所述氧化物层的厚度大于所述栅氧化物薄膜的厚度。
9.如权利要求7所述的制备半导体器件的方法，其特征在于，所述方法还包括：
采用沉积或外延生长工艺制备所述SiGe层。
10.如权利要求7所述的制备半导体器件的方法，其特征在于，所述方法还包括：
采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。
11.如权利要求7所述的制备半导体器件的方法，其特征在于，所述SiGe层中的Si：Ge为1:10～10:1。
12.如权利要求7所述的制备半导体器件的方法，其特征在于，所述SiGe层的厚度为所述TiN层的厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510007371.7A CN105826376B (zh) | 2015-01-07 | 2015-01-07 | 半导体器件、制备半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510007371.7A CN105826376B (zh) | 2015-01-07 | 2015-01-07 | 半导体器件、制备半导体器件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105826376A CN105826376A (zh) | 2016-08-03 |
| CN105826376B true CN105826376B (zh) | 2019-01-22 |
Family
ID=56513921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510007371.7A Active CN105826376B (zh) | 2015-01-07 | 2015-01-07 | 半导体器件、制备半导体器件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105826376B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10050033B1 (en) | 2017-09-13 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage integration for HKMG technology |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104078363A (zh) * | 2013-03-29 | 2014-10-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104253047A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119383A (ja) * | 2010-11-29 | 2012-06-21 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2015
- 2015-01-07 CN CN201510007371.7A patent/CN105826376B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104078363A (zh) * | 2013-03-29 | 2014-10-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104253047A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105826376A (zh) | 2016-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103943499B (zh) | 鳍式场效应晶体管的形成方法 | |
| TWI601290B (zh) | 金屬閘極結構及其製造方法 | |
| CN106298540B (zh) | 具有脱氧栅极堆叠件的多栅极场效应晶体管 | |
| CN106469653B (zh) | 半导体装置及其制造方法 | |
| CN108122846A (zh) | 包括鳍式场效应晶体管的半导体器件及其形成方法 | |
| US20110183508A1 (en) | REPLACEMENT GATE FinFET DEVICES AND METHODS FOR FORMING THE SAME | |
| CN104916541B (zh) | 形成半导体器件和FinFET器件的方法及FinFET器件 | |
| CN106158860B (zh) | 半导体结构及其制造方法 | |
| CN105845725B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN107046031A (zh) | 鳍片型场效应晶体管 | |
| CN106952873B (zh) | 鳍式场效应管的形成方法 | |
| TW201025460A (en) | Multiple-gate transistors with reverse T-shaped fins | |
| CN107689376A (zh) | 半导体器件和方法 | |
| CN104779147B (zh) | 一种金属栅极结构及其制备方法 | |
| CN107046032A (zh) | 鳍片型场效应晶体管 | |
| CN109585446A (zh) | 半导体装置 | |
| CN107833891A (zh) | 半导体器件及其制造方法 | |
| CN109585560A (zh) | 半导体元件的制造方法 | |
| CN108807532A (zh) | 半导体装置及其制造方法 | |
| CN103390556B (zh) | 半导体器件制造方法 | |
| US20140159123A1 (en) | Etch resistant raised isolation for semiconductor devices | |
| CN108682652A (zh) | 金属栅极的制造方法 | |
| CN104103509A (zh) | 界面层的形成方法及金属栅极晶体管的形成方法 | |
| CN106601619B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN105826376B (zh) | 半导体器件、制备半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |