CN109585560A - 半导体元件的制造方法 - Google Patents

半导体元件的制造方法 Download PDF

Info

Publication number
CN109585560A
CN109585560A CN201811141502.0A CN201811141502A CN109585560A CN 109585560 A CN109585560 A CN 109585560A CN 201811141502 A CN201811141502 A CN 201811141502A CN 109585560 A CN109585560 A CN 109585560A
Authority
CN
China
Prior art keywords
fin
layer
semiconductor substrate
insulating layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811141502.0A
Other languages
English (en)
Inventor
郭书豪
张容浩
黄昭宪
林立德
江国诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109585560A publication Critical patent/CN109585560A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

一种半导体元件的制造方法，包括将第一半导体基板通过一绝缘层结合在第二半导体基板上，及蚀刻第一半导体基板以形成鳍的上部，其中绝缘层的第一部分通过蚀刻第一半导体基板而曝露。保护层通过使用原子层沉积制程而沉积于鳍上部上方及绝缘层的第一部分的顶表面上方。蚀刻位于鳍上部的顶表面上方及绝缘层的第一部分的顶表面上方的保护层的第一部分，其中保护层的第二部分保留在鳍上部的侧壁上。绝缘层的第一部分被蚀刻，绝缘层的第二部分保留在鳍上部下。蚀刻第二半导体基板以在绝缘层的第二部分下形成鳍底部。

Description

半导体元件的制造方法
技术领域
本揭露是关于一种半导体元件的制造方法。
背景技术
半导体工业已发展进入追求更高元件密度、更高效能，及更低成本的纳米技术制程节点。随着此发展的发生，源自制造及设计问题的挑战已导致三维设计的发展，如鳍式场效晶体管(fin-like field effect transistor；FinFET)元件。典型的鳍式场效晶体管元件是利用从基板突出的薄“鳍”(或鳍式结构)制造而成。鳍通常包括硅及形成晶体管元件的主体。晶体管通道形成于此垂直鳍中。栅极提供于鳍上方(例如，包裹鳍)。此类栅极允许更多的通道控制。鳍式场效晶体管元件的其他优势包括减少的短通道效应及更高的电流。
然而，随着鳍式场效晶体管元件按比例缩小，缩小鳍宽度的风险是此可能导致短通道效应，从而导致严重的迁移率退化。因此，为便于在维持可接受效能的同时按比例缩放互补金氧半导体尺寸，现需要增大载流子半导体材料中的载流子迁移率。
发明内容
本揭露的一实施例提供了一方法，包括将第一半导体基板通过一绝缘层结合在第二半导体基板上，绝缘层位于第一半导体基板与第二半导体基板之间，及蚀刻第一半导体基板以形成鳍的上部，其中绝缘层的第一部分通过蚀刻第一半导体基板而曝露。保护层通过使用原子层沉积制程而沉积于鳍上部上方及绝缘层的第一部分的顶表面上方。蚀刻位于鳍上部的顶表面上方及绝缘层的第一部分的顶表面上方的保护层的第一部分，其中保护层的第二部分保留在鳍上部的侧壁上。绝缘层的第一部分被蚀刻，其中绝缘层的第二部分保留在鳍上部下。蚀刻第二半导体基板以在绝缘层的第二部分下形成鳍底部。
附图说明
本揭露的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准实务，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1至图20是根据本揭露的各种实施例的一有鳍半导体结构在各个制造阶段的透视图；
图21及图22是通过本揭露的不同蚀刻制程制造而成的鳍的示意图。
具体实施方式
以下揭示案提供众多不同实施例或实例以用于实施本案提供标的物的不同特征。下文描述组件及配置的特定实例以简化本揭露。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭露可在各种实例中重复元件符号及/或字母。此重复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，为便于描述，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等的空间相对术语，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括元件在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可相应地作类似理解。
鳍可通过任何适合方法得以图案化。例如，鳍可通过使用一或更多个光微影术制程，包括双图案化或多图案化制程。一般而言，双图案化或多图案化制程组合光微影术与自对准制程，允许产生具有例如某种间距的图案，这些间距小于通过使用单一直接的光微影术制程可另外获得的间距。例如，在一个实施例中，牺牲层形成于基板上，且通过使用光微影术制程而经图案化。间隔物通过使用自对准制程而形成于图案化的牺牲层旁。牺牲层随后被移除，且剩余间隔物可随后用以图案化这些鳍。
图1至图20是根据本揭露的各种实施例的一有鳍半导体结构在各个制造阶段的透视图及横截面视图。诸如鳍式场效晶体管元件的有鳍半导体结构可通过使用互补金氧半导体(complementary metal-oxide-semiconductor；CMOS)技术制程制造而成。因此，应理解，可在制造之前、期间，及之后提供额外制程，及进一步地，一些制程可仅在本案中简述。此外，图1至图20是得以简化以便更好地理解本揭露原理。
参看图1，制造始于在第一半导体基板100上形成第一氧化层102。在一些实施例中，第一半导体基板100包括晶体硅材料，及及第一氧化层102是氧化硅层。应理解，在替代性实施例中，第一半导体基板100可包括其他适合的材料。第一半导体基板100有定向在(100)晶面上的一表面。选择具有定向在(100)晶面上的一表面的第一半导体基板100是因为在硅基板表面定向在(100)晶面上时，硅基板与氧化硅层之间的表面状态密度最小。
平面是由“米勒指数”方法所界定，此方法提供在硅晶体中指定平面与方向的一方法。通过“米勒指数”分类的定向是(100)、(011)、(110)，及(111)。晶圆定向根据晶圆表面平行于哪个定向平面来分类。表面可能并非精确平行，而是略有不同，且此差异被称作位移角或偏角定向。晶体定向与半径之间的关系可通过凹口或切割至晶圆内的平面标注。
请参看图2。取决于设计需求(例如，p型基板或n型基板)，第一半导体基板100可包含各种经掺杂的区域。在一些实施例中，经掺杂的区域可能掺杂有p型或n型掺杂剂。例如，经掺杂的区域可能掺杂有p型掺杂剂，比硼或BF2；n型掺杂剂，如磷或砷；及/或上述各者的组合。制造包括执行一或更多个掺杂制程，如布植制程，以在第一半导体基板100中形成相对型的井。在一些实施例中，第一半导体基板100是N型基板，且执行P型掺杂制程以在第一半导体基板100中形成P型井104。N型井106的一部分在掺杂制程期间受遮罩108保护。P型井104与N型井106在第一半导体基板100中形成之后，移除遮罩。
请参看图3。第二半导体基板结合至第一半导体基板100上。第二半导体基板110包括晶体硅材料。应理解，在替代性实施例中，第二半导体基板110可包括其他适合的材料。第二半导体基板110有定向在一晶面上的一表面，此晶面不同于(100)晶面。亦即，第一半导体基板100与第二半导体基板110定向在不同晶面上。例如，第一半导体基板100有诸如在第一晶面上定向的主表面101的一表面，此第一晶面如晶面(100)，及第二半导体基板110有诸如在第二晶面上定向的主表面111的一表面，其中第二晶面不同于第一晶面。在第一晶面上定向的表面(例如，主表面101)大体上平行于在第二晶面上定向的表面(例如，主表面111)。在一些实施例中，第二晶面是(111)晶面，或旋转45度的(100)晶面。
在一些实施例中，第二氧化层112形成在第二半导体基板110的一表面上，及第一半导体基板100与第二半导体基板110在形成第一与第二氧化层102、112的表面处结合。第一及第二氧化层102、112组合及成为结合第一半导体基板100与第二半导体基板110的绝缘层120。绝缘层120安置在第一半导体基板100与第二半导体基板110之间并桥接第一半导体基板100与第二半导体基板110，以使得第一半导体基板100与第二半导体基板110之间介面均匀，且没有特殊晶面。因此，可防止不同定向之间的介面处出现缺陷。在一些实施例中，绝缘层120的厚度处于自约5nm至约10nm的范围中。若绝缘层120的厚度小于约5nm，则第一半导体基板100难以与第二半导体基板110结合。反之，若绝缘层120的厚度大于约10nm，则减小了鳍的有效区域。
参看图4。移除第二半导体基板110的部分与N型井106上方的绝缘层120，且N型井106自第二半导体基板110曝露。移除制程包括形成保护第二半导体基板110的部分与P型井104上方的绝缘层120的遮罩，执行适合蚀刻制程以移除第二半导体基板110与绝缘层120的未覆盖部分，并移除遮罩。在一些实施例中，用于移除第二半导体基板110与绝缘层120的化学品包括基于C4F6/O2的化学品，以减少Si凹槽的量。移除制程之后，一额外的氧化层122进一步形成于剩余第二半导体基板110的顶表面与侧表面上，及剩余绝缘层120的侧表面上。氧化层122通过诸如原子层沉积(atomic layer deposition；ALD)制程而形成。在一些实施例中，氧化层122的厚度处于自约4nm至约6nm的范围中。
参看图5。磊晶层130形成于第一半导体基板100的曝露部分上。磊晶层130的材料经选择以形成P型元件。在一些实施例中，磊晶层130包括SiGe或其他适合材料。在一些实施例中，磊晶层130具有诸如主表面131的一表面，此表面在诸如晶面(100)的第一晶面上定向。主表面131大体上平行于第一半导体基板100及第二半导体基板110的主表面101、111(参看图3)。在一些实施例中，磊晶层130磊晶生长于第一半导体基板100的曝露部分上。
参看图6。执行表面平坦化制程以使第二半导体基板110及磊晶层130的顶表面平坦化。第二半导体基板110的顶表面与磊晶层130的顶表面在平坦化制程之后大体上处于同一平面。充当第二半导体基板110与磊晶层130之间边界的氧化层122在平坦化制程之后未被磊晶层130覆盖。在一些实施例中，平坦化制程包括执行研磨制程，如化学机械研磨(chemical mechanical polishing；CMP)制程。
参看图7。移除第二半导体基板110与磊晶层130之间的氧化层122。因此，槽124形成于第二半导体基板110与磊晶层130之间。在一些实施例中，氧化层122是氧化硅层，且氧化层122通过使用稀释HF溶液的湿式蚀刻制程而被移除。在移除制程之后，第二半导体基板110、绝缘层120，及磊晶层130的侧表面曝露，且凹槽形成于第一半导体基板100中。在一些实施例中，凹槽形成于P型井104与N型井106之间。
在一些实施例中，封盖层126形成于第二半导体基板110与磊晶层130上。封盖层126亦形成于第二半导体基板110与磊晶层130之间的槽124上。在一些实施例中，封盖层126为通过原子层沉积制程沉积的硅层，且封盖层126的厚度处于自约4nm至约6nm的范围中。在一些实施例中，封盖层126悬垂在槽124上及覆盖槽124。
在一些实施例中，第二半导体基板110与磊晶层130之间的槽124的宽度处于自约4nm至约6nm的范围中，槽124的深度为约5nm或更大，且槽124的深宽比可能处于自约15nm至约20nm的范围中。若槽124的宽度大于约6nm，则包括硅的封盖层126将填充槽124且因此成为随后蚀刻制程中的缺陷来源。举例而言，这些填入槽124中的填充材料可能会在后续蚀刻制程中自槽124剥离，而导致鳍的轮廓控制更为困难并且产生不预期的微粒。若槽124的宽度小于约4nm，亦即上一阶段中的氧化层122厚度过于薄而不足以覆盖第二半导体基板110的整个侧壁，因此使得部分的第二半导体基板110的侧壁外露于氧化层122。后续在形成磊晶层130时，磊晶层130将有可能形成在外露的第二半导体基板110的侧壁。形成在外露的第二半导体基板110的侧壁的磊晶层130与形成在第一半导体基板100的上表面的磊晶层130会具有不同的成长晶向，这会导致蘑菇状的磊晶成长缺陷。
参看图8与图9。多个遮罩特征150形成于第二半导体基板110与磊晶层130上。遮罩特征150的形成包括在封盖层126上沉积氮化物层140、额外氧化硅层142，及光阻剂层144，随后通过适合的微影术制程图案化此光阻剂层144、氧化硅层142、氮化物层140，及封盖层126。随后移除剩余光阻剂层144，且剩余的氧化硅层142、氮化物层140，及封盖层126可在下文的蚀刻制程中被视作硬质遮罩特征150'，如图9所示。在一些实施例中，硬质遮罩特征150'的厚度处于自约30nm至约40nm的范围中。
参看图10。多个突出物形成于第一半导体基板100上。在一些实施例中，第二半导体基板110及磊晶层130中(参看图9)中未被硬质遮罩特征150'覆盖的部分在蚀刻制程之后被移除，以使得半导体部分162及半导体部分172分别形成于P型井104及N型井106上。在一些实施例中，半导体部分162充当P型井104上的第一鳍的上部，及半导体部分172充当N型井106上的第二鳍的上部。因此，半导体部分162、172在下文中被称作鳍的上部162、172。鳍的上部162、172通过在到达绝缘层120时停止的蚀刻制程而形成。此蚀刻步骤可能被视作在P型井104上形成第一鳍及在N型井106上形成第二鳍的第一蚀刻步骤。在一些实施例中，鳍的上部162的高度处于自约50nm至约60nm的范围中。
在第一蚀刻制程之后，位在槽124(见图9)正下方的部第一半导体基板100亦被蚀刻，因而形成一缺口125延伸进入第一半导体基板100。由于此蚀刻是沿着既深且窄的槽124(见图9)蚀刻，故蚀刻速率较慢，使得缺口125的深度小于磊晶层130(见图9)的厚度。于一些实施例中，缺口125的深度为约5nm至约40nm。
在一些实施例中，在第一蚀刻制程之后，绝缘层120剩余在P型井104上。亦即，第一蚀刻制程中利用的化学品在绝缘层120与第二半导体基板110及磊晶层130(参看图9)之间具有高选择性。在一些实施例中，用以图案化第二半导体基板110及磊晶层130(参看图9)的第一蚀刻制程是电浆蚀刻制程，及第一蚀刻制程中利用的化学品是氯基电浆。在一些实施例中，第一蚀刻制程的反应气体包括Cl2及HBr。第一蚀刻制程的Cl2流速为约100sccm至约300sccm，HBr流速为约50sccm至约150sccm。于一些实施例中，Cl2流速与HBr流速的比值为约2:1至约5:1，若是超出此范围，则鳍的上部162、172的轮廓会难以控制。
于一些实施例中，第一蚀刻制程的温度为约摄氏100度至约摄氏200度。若是第一蚀刻制程的温度大于约摄氏200度，则第一蚀刻制程的蚀刻速率会过快，以至于第二半导体基板110与绝缘层120之间的蚀刻选择比和磊晶层130与绝缘层120之间的蚀刻选择比会不足。若是第一蚀刻制程的温度小于约摄氏100度，则第一蚀刻制程的蚀刻速率会不足，以至于鳍的上部162、172的侧壁会不够直。
于一些实施例中，第一蚀刻制程的射频功率为约300瓦特至约500瓦特。若是第一蚀刻制程的射频功率大于约500瓦特，则第一蚀刻制程的蚀刻速率会过快，以至于第二半导体基板110与绝缘层120之间的蚀刻选择比和磊晶层130与绝缘层120之间的蚀刻选择比会不足。若是第一蚀刻制程的射频功率小于约300瓦特，则第一蚀刻制程的蚀刻速率会不足，以至于鳍的上部162、172的侧壁会不够直。
在一些实施例中，此蚀刻制程受时间模式控制，其中蚀刻时间可根据所需轮廓而经调整。例如，形成鳍的上部162、172的蚀刻时间为约2分钟至约5分钟。若是蚀刻时间小于约2分钟，则绝缘层120及/或第一半导体基板100无法在第一蚀刻制程中被暴露。若是蚀刻时间大于约5分钟，则绝缘层120及/或第一半导体基板100可能会在第一蚀刻制程中被过蚀刻。
参看图11。保护层180形成于图10图示的结构上。保护层180是通过适合沉积制程形成的薄膜，如原子层沉积制程。在一些实施例中，保护层180为氧化层，如氧化硅层，及保护层180的厚度处于约2至3nm的范围中。保护层180等形地沉积在结构上。在一些实施例中，保护层180经形成以覆盖鳍的上部162、172的侧表面。处于鳍的上部172之间的绝缘层120及第一半导体基板100的顶表面亦被保护层180覆盖。在下文的蚀刻制程中，保护层180可保护鳍的上部162、172的轮廓。
参看图12及图13。执行电浆轰击以便移除保护层180的部分。由于电浆轰击的方向，例如垂直电浆轰击，鳍的上部162、172的顶表面处的保护层180部分、绝缘层120部分，及第一半导体基板100部分在电浆轰击之后被移除。因此，绝缘层120的部分自鳍2的上部162、17之间的间隙而曝露。鳍的上部162、172的侧表面处的保护层180部分在电浆轰击之后仍然保留，以维持鳍的上部162、172的轮廓。亦即，鳍的上部162、172在电浆轰击期间受硬质遮罩特征150'及保护层180保护，及因此，可能完全保护鳍的上部162、172的侧壁。
电浆轰击继续击穿绝缘层120(如图13所示)。电浆轰击移除绝缘层120中未被硬质遮罩特征150'覆盖的、位于鳍的上部162上的部分，以进一步曝露下层的第一半导体基板100。在一些实施例中，硬质遮罩特征150'可在击穿绝缘层120的制程期间经部分地消耗，然而硬质遮罩特征150'中大部分剩余在鳍的上部162、172上。硬质遮罩特征150'及鳍的上部162、172的侧表面处剩余的保护层180可在电浆轰击击穿绝缘层120的同时保护鳍的上部162、172。
用于电浆轰击中的气体，如图12及图13中所图示，经选择以在诸如第一半导体基板100的硅与诸如绝缘层120及保护层180的氧化物之间具有高选择性，以使得不过度移除第一半导体基板100。用于电浆轰击中的气体不同于用于第一蚀刻步骤中的气体。如上所述，用于图案化鳍的上部162、172的第一蚀刻制程中的化学品是氯基化学品，如Cl2/HBr，且用于击穿绝缘层120的电浆轰击中的化学品是氟基化学品，其对绝缘层120的蚀刻速率大于对第一半导体基板100的蚀刻速率。
在一些实施例中，图12及图13中继续沿用相同的电浆轰击制程的反应气体及参数。电浆轰击制程的反应气体包括CF4、CHF3，及O2，其中CF4流速处于自约50sccm至约200sccm的范围中，CHF3流速处于自约50sccm至约200sccm的范围中，及O2流速处于自约20sccm至约200sccm的范围中。流速的比可经修改以调整蚀刻速率及蚀刻选择性。于一些实施例中，CF4:CHF3:O2为约1:1:3，过量CF4及/或CHF3将增大蚀刻速率及因此导致绝缘层120与第一半导体基板110之间的蚀刻选择比变弱。另一方面，过量O2将降低蚀刻速率，因此，鳍的上部162、172的侧壁将不平直。
在一些实施例中，电浆轰击制程的温度处于自约摄氏100度至约摄氏200度的范围中。若电浆轰击制程温度大于约摄氏200度，则蚀刻速率将过快，因此导致绝缘层120与第一半导体基板100之间的蚀刻选择比变弱。若电浆轰击制程温度低于约摄氏100度，则蚀刻速率将过慢，且鳍的上部162、172的侧壁将会不平直。
在一些实施例中，电浆轰击制程的射频功率处于自约200瓦特至约500瓦特的范围中。若电浆轰击制程射频功率大于约500瓦特，则蚀刻速率将过快，因此导致绝缘层120与第一半导体基板100之间的蚀刻选择比变弱。若电浆轰击制程射频功率低于约200瓦特度，则蚀刻速率将过慢，且鳍的上部162、172的侧壁将会不平直。
电浆轰击制程为在接触第一半导体基板100的P型井104时停止。在一些实施例中，电浆轰击制程可受时间模式控制，其中反应时间可根据所需轮廓而经调整。例如，电浆轰击制程的反应时间为约10秒钟至约30秒钟。若是电浆轰击制程的反应时间大于约30秒，则第一半导体基板100会被过蚀刻。若是电浆轰击制程的反应时间小于约30秒，则第一半导体基板100的P型井104不会被暴露。在一些其他实施例中，当侦测到Si-O信号时，电浆轰击制程停止在绝缘层120与第一半导体基板100之间的介面处。
在一些实施例中，如图19中图示，当鳍的上部162之间的间距过小时，保护层180中一些保护层将剩余在绝缘层120上的鳍的上部162之间的位置。在一些实施例中，当鳍的上部162之间的间距小于约8-10nm时，保护层180不会完全被移除，且将剩余在绝缘层120上鳍的上部162之间。
因此，如同图20中图示，因残存的保护层180，在绝缘层120被击穿后，鳍的上部162之间的P型井104的第一部分104A的顶表面高于P型井104邻近于缺口125处的第二部分104B的顶表面。在一些实施例中，第一部分104A与第二部分104B的高度差G1处于自约5nm至约10nm的范围中。若高度差G1大于约10nm，则鳍的深宽比将过高，且将发生鳍歪斜或倾斜鳍的问题。若高度差G1小于约5nm，则意味着保护层180在上一步骤中几乎完全移除。
同样地，在N型井106的第一部分106A与第二部分106B之间的高度差G2为约5nm至约10nm。若高度差G2大于约10nm，则鳍的深宽比将过高，且将发生鳍歪斜或倾斜鳍的问题。若高度差G2小于约5nm，则意味着保护层180在上一步骤中几乎完全移除。
参看图14。电浆轰击之后，第一半导体基板100的顶表面由鳍的上部162、172之间的间隙而曝露。执行第二蚀刻制程以凹陷第一半导体基板100。第一半导体基板100中未被硬质遮罩特征150'覆盖的部分通过第二蚀刻制程而凹陷，以在鳍的上部162、172之间形成沟槽105。在一些实施例中，沟槽105的深度为约110nm至约130nm。
第二蚀刻制程之后，半导体部分164与半导体部分174自第一半导体基板100突出而形成。半导体部分164充当P型井104上的第一鳍的底部，及半导体部分174充当N型井106上的第二鳍的底部。因此，半导体部分164、174在下文中被称作鳍的底部164、174。包括鳍的上部162、绝缘层120，及鳍的底部164的第一鳍160形成于第一半导体基板100的N通道金氧半导体区域上。包括鳍的上部172及鳍的底部174的第二鳍170形成于第一半导体基板100的P通道金氧半导体区域上。
在一些实施例中，第一鳍160的每一者包括连接至P型井104的鳍的底部164、位于P型井104上方的鳍的上部162，及连接鳍的上部162及底部164的绝缘层120。鳍的底部164是第一半导体基板100的一部分且具有第一晶面，鳍的上部162是第二半导体基板110的一部分(参看图9)且具有第二晶面，及第一晶面与第二晶面定向不同。
在一些实施例中，第二鳍170中每一者包括连接至N型井106的鳍的底部174，及连接至鳍的底部174的鳍的上部172。鳍的底部174是第一半导体基板100的一部分且具有第一晶面，鳍的上部172是磊晶层130的一部分(参看图9)且具有第三晶面，且第一晶面与晶面第三晶面可具有相同定向。
第二蚀刻制程可近似于第一蚀刻制程。即第二蚀刻制程中所使用的气体为氯基蚀刻剂，且其在硅跟氧化硅之间具有高选择比。
在一些实施例中，第二蚀刻制程的反应气体包括Cl2及HBr。第二蚀刻制程的Cl2流速为约100sccm至约300sccm，HBr流速为约50sccm至约150sccm。于一些实施例中，Cl2流速与HBr流速的比值为约2:1至约5:1，若是超出此范围，则鳍的上部162、172的轮廓会难以控制。
于一些实施例中，第二蚀刻制程的温度为约摄氏100度至约摄氏200度。若是第二蚀刻制程的温度大于约摄氏200度，则第二蚀刻制程的蚀刻速率会过快，以至于第二半导体基板110与硬质遮罩特征150’之间的蚀刻选择比会不足。若是第二蚀刻制程的温度小于约摄氏100度，则第二蚀刻制程的蚀刻速率会不足，以至于鳍的上部162、172的侧壁会不够直。
于一些实施例中，第二蚀刻制程的射频功率为约300瓦特至约500瓦特。若是第一蚀刻制程的射频功率大于约500瓦特，则第一蚀刻制程的蚀刻速率会过快，以至于第二半导体基板110与硬质遮罩特征150’之间的蚀刻选择比会不足。若是第一蚀刻制程的射频功率小于约300瓦特，则第一蚀刻制程的蚀刻速率会不足，以至于鳍的上部162、172的侧壁会不够直。
用于形成鳍160、170的两步骤蚀刻制程的化学品在硅与氧化物之间具有高选择性。用于第二蚀刻制程中的化学品不同于用于电浆轰击中的化学品。如上所述，用于电浆轰击中以击穿绝缘层120的化学品是氟基化学品，如CF4/HCF3/O2，且用于图案化鳍160、170的第一与第二蚀刻制程中的化学品是氯基化学品，如Cl2/HBr。
如上论述，通过两步骤蚀刻而形成鳍160、170，及引入电浆轰击以击穿第一与第二蚀刻制程之间的绝缘层120。鳍160、170的侧壁可在电浆轰击期间由保护层180保护，及因此，鳍160、170的轮廓可被完全保护。N型区域及P型区域处的负载可令人满意地平衡，且蚀刻偏压可由此而得到改良。例如，将第一鳍160之间的蚀刻深度标记为深度d1，将第二鳍170之间的蚀刻深度标记为深度d2，及N型区域及P型区域处的负载(例如(d2-d1)/d1)处于自约10％至约20％的范围中。
第一鳍160及第二鳍170形成于第一半导体基板100上之后，执行诸如使用稀释HF溶液的预清洁制程的清洁制程以移除剩余保护层180(参考图13)。在一些实施例中，由于保护层180(参看图13)从鳍的上部162、172侧壁移除，鳍上部162的宽度W1小于鳍底部164的宽度W2，及鳍上部172的宽度W3小于鳍底部174的宽度W4。在一些实施例中，将元件浸入稀释HF溶液极短的时间，例如自约1秒钟至约10秒钟的范围内，因此，绝缘层120不会被过度消耗，且在移除保护层180之后仍剩余在鳍的上部162与底部164之间。若元件浸入稀释HF溶液超过约10秒钟，则可消耗鳍的上部162、172且鳍宽度可能减小。若元件被浸入稀释HF溶液不足约1秒钟，则无法从鳍的上部162的侧壁移除保护层180。
鳍上部162的宽度W1与鳍底部164的宽度W2之间的差值，或鳍上部172的宽度W3与鳍底部174的宽度W4之间的差值是由保护层180的厚度导致。在一些实施例中，保护层180的厚度处于自约1nm至约3nm的范围中。若保护层180的厚度大于约3nm，则保护层180可能无法通过电浆轰击而移除。另一方面，若保护层180厚度小于约1nm，则保护层180不能在第一蚀刻制程期间充分地保护第一鳍160及第二鳍170，且导致粗糙的鳍侧壁或鳍损耗。
参看图15。半导体结构目前包括P型井104上的第一鳍160及及N型井106上的第二鳍170。第一鳍160用于形成N型鳍式场效晶体管元件，及第二鳍170用于形成P型鳍式场效晶体管元件。在一些实施例中，鳍凹陷制程之后，缺口125保留在第一半导体基板100上及第一鳍160与第二鳍170之间。
衬垫190形成于第一鳍160、第二鳍170的顶部及侧表面上，及第一半导体基板100上。图15中图示在形成衬垫190之后的结构。衬垫190可通过任何适合材料及沉积制程而形成。在一些实施例中，衬垫190是硅衬垫。
现参考图16。在一些实施例中，硅衬垫190(参看图15)经处理及成为例如氮化硅衬垫192。氮化硅衬垫192比硅衬垫190更致密。氮化硅衬垫192可改良高密度鳍式场效晶体管元件的特性。形成氮化硅衬垫192之后，执行拉回制程以移除硅衬垫190的部分及硬质遮罩特征150'以曝露第一鳍160及第二鳍170。
介电材料经沉积及填充第一鳍160与第二鳍170之间的空间。随后，执行凹陷制程以在第一鳍160与第二鳍170之间形成多个隔离结构200。在一些实施例中，隔离结构200为浅沟槽隔离(shallow trench isolation；STI)。隔离结构200由介电材料制成，如氧化硅、氮化硅、氮氧化硅、氟化物掺杂硅玻璃(fluoride doped silicate glass；FSG)、低介电常数介电材料，及/或其他适合的绝缘材料。隔离结构200亦可通过以下方式形成：使用多步骤沉积与处理制程来沉积强化间隙填充层，以消除间隙填充处理中的空隙与缝隙。
在一些实施例中，氮化硅衬垫192的部分在凹陷制程期间被移除，以使得隔离结构200上方的第一鳍160与第二鳍170不被氮化硅衬垫192覆盖。第一鳍160形成于P型井104上及可用于N型鳍式场效晶体管元件。第二鳍170形成于N型井106上及可用于P型鳍式场效晶体管元件。
参看图17。栅极介电层210经由毯覆式沉积而形成于第一鳍160及第二鳍170上。在一些实施例中，栅极介电层210可为氧化硅层(例如，二氧化硅)。在一些实施例中，栅极介电层210可包括高介电常数材料。在一些实施例中，栅极介电层210可包括多个层。在一些实施例中，栅极介电层210通过使用原子层沉积制程或化学气相沉积制程而沉积。
此外，伪栅极堆叠220可平行形成且沿不同于第一鳍160及第二鳍170的方向的一方向而延伸。伪栅极堆叠220可均匀间隔以提供一均匀图案密度。在一些实施例中，伪栅极堆叠220包括伪栅极结构222。在一些实施例中，伪栅极堆叠220进一步包括依序形成于伪栅极结构222上的氧化物硬质遮罩224及氮化物硬质遮罩226。在一些实施例中，伪栅极结构222由多晶硅制成，氧化物硬质遮罩224由SiOx制成，且氮化物硬质遮罩226由氮化硅(SiNx)或碳氮化硅(SiCN)制成。
如图17所示，侧壁间隔物230形成于伪栅极堆叠220中每一者的两个侧表面上。每一侧壁间隔物230为一低介电常数间隔物，具有小于4.0的介电常数。在一些实施例中，每一侧壁间隔物230包括诸如硅(Si)、氧(O)，及碳(C)的元素。在一些实施例中，形成每一侧壁间隔物230的步骤包括间隔物层的毯覆式沉积，随后利用蚀刻(例如干式蚀刻)制程而回拉间隔物层。在一些实施例中，回拉间隔物层的步骤包括蚀刻并移除沉积于对应伪栅极堆叠220顶表面上方及栅极介电层210的曝露表面上方的间隔物层。在一些实施例中，回拉侧壁层的步骤亦包括蚀刻形成于对应伪栅极堆叠220的侧表面上的侧壁间隔物230的一部分。
可移除未被所形成的侧壁间隔物230保护的栅极介电层210，以曝露下层的第一鳍160及第二鳍170。在一些实施例中，干式蚀刻制程可用以移除未被覆盖的栅极介电层210。例如，可从未被所形成的侧壁间隔物230保护的表面上移除栅极介电层210，以曝露第一鳍160及第二鳍170的顶表面及侧表面。在一些实施例中，完成移除栅极介电层210，以便磊晶源极/漏极层可生长于曝露的第一鳍160及第二鳍170上。
移除曝露栅极介电层210之后，磊晶源极/漏极240、242形成于第一鳍160及第二鳍170上。在一些实施例中，磊晶源极/漏极240、242通过在第一鳍160及第二鳍170的曝露表面上方生长磊晶层而形成。在第一鳍160及第二鳍170的曝露表面上生长磊晶层可包括执行预清洁制程，以移除第一鳍160及第二鳍170表面上的天然氧化物。接着，执行磊晶制程以在第一鳍160及第二鳍170表面上生长磊晶源极/漏极240、242。由于磊晶源极/漏极240、242的晶格常数不同于第一鳍160及第二鳍170，所以第一鳍160及第二鳍170的通道区域受应变或应力，以赋能元件载流子迁移率及提升元件效能。源极/漏极区域是第一鳍160及第二鳍170中未被伪栅极堆叠220覆盖的部分，而通道区域是第一鳍160及第二鳍170中被伪栅极堆叠220覆盖的部分。
在一些实施例中，磊晶源极/漏极240、242于第一鳍160及第二鳍170上方的生长持续直至磊晶源极/漏极240、242垂直延伸至第一鳍160及第二鳍170上方及横向地从第一鳍160及第二鳍170延伸出。在一些实施例中，磊晶源极/漏极240、242可包含单层或多层结构。在单层实施例中，磊晶源极/漏极240、242可包含含硅材料。在一些实施例中，诸如硅碳(SiC)的磊晶层包覆第一鳍160，且通过低压化学气相沉积制程而磊晶生长，以形成n型鳍式场效晶体管元件的源极/漏极。低压化学气相沉积制程是在约摄氏400度至摄氏800度温度及约1至200托压力下，使用Si3H8及SiH3CH作为反应气体来执行。在一些其他实施例中，诸如硅锗(SiGe)的磊晶层包覆第二鳍170，且通过低压化学气相沉积制程而磊晶生长，以形成p型鳍式场效晶体管元件的源极/漏极。低压化学气相沉积制程是在约摄氏400度至摄氏800度温度及约1至200托压力下，使用SiH4及GeH4作为反应气体来执行。
现参看图17及图18。接触蚀刻停止层250可沉积于磊晶源极/漏极240、242的上方。接触蚀刻停止层250可用以保护磊晶源极/漏极240、242抵抗湿气、掺杂剂，及/或后续制程期间的氧化。例如，接触蚀刻停止层250可保护磊晶源极/漏极240、242在后续的层间介电层沉积期间免于氧化。在一些实施例中，接触蚀刻停止层250可充当后续接触蚀刻的蚀刻停止层，以保护接触蚀刻停止层250下方的磊晶源极/漏极240、242不受接触蚀刻损害。在一些实施例中，接触蚀刻停止层250可能是氮化硅层。在一些实施例中，可通过使用原子层沉积制程、化学气相沉积制程、其他适合沉积制程，及/或上述各者的组合来执行接触蚀刻停止层250的沉积。
层间介电层260可通过以下方式而形成：使用毯覆式沉积，随后使用平坦化制程以移除形成于牺牲结构上方的过量层间介电材料。在一些实施例中，层间介电层260是氧化物(例如，SiOx)层。在一些实施例中，通过使用化学气相沉积制程、原子层沉积制程、火焰化学气相沉积制程、旋涂制程、其他适合沉积制程，及/或上述各者的组合来沉积层间介电层260。在一些实施例中，在摄氏400度与摄氏600度(或大致在这些温度之间)之间的温度下执行的额外退火制程可用以处理层间介电层260以增大沉积后介电层的密度。在一些实施例中，在沉积层间介电层260之后，执行平坦化制程(例如，化学机械研磨)以移除层间介电层260中形成于伪栅极堆叠220的顶表面上方的部分。可执行平坦化制程以使得层间介电层260的顶表面、侧壁间隔物230的顶表面，及伪栅极结构222的顶表面是共面的。在一些实施例中，氧化物硬质遮罩224及氮化物硬质遮罩226亦在平坦化制程期间或在额外蚀刻制程蚀刻制程期间被移除，以便曝露伪栅极结构222的顶表面。
伪栅极堆叠220可被金属栅极结构取代。更特定而言，伪栅极结构222可被金属栅极电极270取代。首先，伪栅极结构222可通过使用干式蚀刻、湿式蚀刻，或上述各者的组合来移除。第二，金属栅极电极270沉积至开口中。在一些实施例中，用以移除伪栅极结构222的制程是选择性的，以使得层间介电层260及侧壁间隔物230在蚀刻制程之后保留。因此，伪栅极结构222的移除可在相对侧壁间隔物230之间形成开口。
在一些实施例中，移除伪栅极结构222亦可包括移除栅极介电层210，以使得第二栅极介电层可先形成，随后在开口中形成金属栅极电极270。在一些实施例中，第二栅极介电层可形成于栅极介电层210上方。在一些实施例中，第二栅极介电层可包括介面层层及高介电常数介电层。在一些实施例中，介面层是SiOx层。在一些实施例中，高介电常数介电层包括高介电常数介电材料，例如，氧化铪、氧化镧、氧化铝、氧化锆、氮化硅，或其他适合的高介电常数材料。在一些实施例中，高介电常数介电层的介电常数高于约3.9。在一些实施例中，高介电常数介电层的介电常数高于约7.0。在一些实施例中，通过使用原子层沉积制程、化学气相沉积制程、其他适合沉积制程，及/或上述各者的组合来执行第二栅极介电层的形成。
在一些实施例中，金属栅极电极270可能包括金属导体，如钨(W)、钛、钽、铜、氮化钛、氮化钽、钼、其他适合金属或金属合金，及/或上述各者的组合。在一些实施例中，金属栅极电极270亦可包括扩散障壁，例如氮化钛(TiN)及钛硅氮化物(TiSiN)。在一些实施例中，金属栅极电极270可能进一步包括功函数层，例如用于n型鳍式场效晶体管元件的TiN及钛铝(TiAl)及用于p型鳍式场效晶体管元件的氮化钽(TaN)及TiAl。在一些实施例中，可通过使用原子层沉积制程、化学气相沉积制程、其他适合沉积制程，及/或上述各者的组合来执行金属电极270的形成。
在一些实施例中，在开口中形成金属栅极结构之后，执行平坦化制程(例如化学机械研磨制程)以使半导体结构的顶表面平坦化。在一些实施例中，平坦化制程持续直至层间介电层260的顶表面与金属栅极电极270是大体上共面为止。
参看图21与图22，其中图21与图22是表示通过本揭露的不同蚀刻制程制造而成的鳍的侧壁的示意图。图20图示鳍10，这些鳍在制造时使用保护层180(见图13)在电浆轰击时保护鳍10的侧壁，及图21图示在制造时不使用保护层的鳍20。在制造时使用保护层的鳍10具有光滑侧壁，而在制造时不使用保护层的鳍20会具有粗糙侧壁。
如上所述，鳍是通过两步骤蚀刻而形成，及引入电浆轰击以击穿蚀刻制程之间的绝缘层。在电浆轰击之间在其上形成保护层，鳍的侧壁可在电浆轰击期间由保护层保护，因此鳍的侧壁可在电浆轰击之后具有较为平滑的侧壁。
根据本揭露的一些实施例，一方法包括将第一半导体基板结合在第二半导体基板上，第一半导体基板与第二半导体基板之间具有一绝缘层，及蚀刻第一半导体基板以形成鳍的上部，其中绝缘层的第一部分通过蚀刻第一半导体基板而曝露。保护层通过使用原子层沉积制程而沉积于鳍上部上方及绝缘层的第一部分的顶表面上方。蚀刻位于鳍上部的顶表面上方及绝缘层的第一部分的顶表面上方的保护层的第一部分，其中保护层的第二部分保留在鳍上部的侧壁上。绝缘层的第一部分被蚀刻，其中绝缘层的第二部分保留在鳍上部下。蚀刻第二半导体基板以在绝缘层的第二部分下形成鳍底部。
根据本揭露的一些实施例，方法进一步包括蚀刻保护层的第二部分。
根据本揭露的一些实施例，其中蚀刻第一半导体基板及蚀刻绝缘层的该第一部分使用不同的蚀刻剂。
根据本揭露的一些实施例，其中蚀刻第一半导体基板使用一氯基蚀刻剂。
根据本揭露的一些实施例，其中蚀刻绝缘层的第一部分使用一氟基蚀刻剂。
根据本揭露的一些实施例，其中蚀刻绝缘层的第一部分及蚀刻第二半导体基板使用不同的蚀刻剂。
根据本揭露的一些实施例，其中蚀刻第二半导体基板使用一氯基蚀刻剂。
根据本揭露的一些实施例，其中保护层具有一厚度，厚度约为2nm至约3nm。
根据本揭露的一些实施例，一方法包括将第一半导体基板通过一绝缘层结合在第二半导体基板上，绝缘层位于第一半导体基板与第二半导体基板之间，及蚀刻第一半导体基板的第一部分及绝缘层的第一部分，直至第二半导体基板曝露。第一半导体基板的第二部分与绝缘层的第二部分剩余在第二半导体基板上方。磊晶层磊晶生长于第二半导体基板上方。蚀刻第一半导体基板的第二部分以形成第一鳍上部。蚀刻磊晶层以形成第二鳍上部。绝缘层的第二部分的第一子部分通过蚀刻第一半导体基板的第二部分而曝露。保护层通过使用原子层沉积制程而沉积于第二鳍上部。蚀刻绝缘层的第二部分的第一子部分，其中绝缘层的第二部分的第二子部分保留在第一鳍的上部下。蚀刻第二半导体基板以在绝缘层的第二部分的第二子部分下形成第一鳍底部，及在第二鳍上部下形成第二鳍底部。
根据本揭露的一些实施例，方法进一步包括自第二鳍的上部移除保护层。
根据本揭露的一些实施例，其中蚀刻磊晶层及蚀刻绝缘层的第二部分的第一子部分使用不同的蚀刻剂。
根据本揭露的一些实施例，其中执行沉积保护层的步骤，以使得保护层沉积于第一鳍的上部上。
根据本揭露的一些实施例，其中通过使用电浆轰击来执行蚀刻绝缘层的第二部分的第一子部分的步骤。
根据本揭露的一些实施例，一元件包括半导体基板、位于半导体基板上方的第一鳍，及隔离结构。第一鳍包括上部、底部，及上部与底部之间的绝缘层，其中绝缘层的顶表面比第一鳍上部的底表面宽。隔离结构围绕第一鳍的底部。
根据本揭露的一些实施例，其中绝缘层的顶表面处于高于隔离结构的顶表面。
根据本揭露的一些实施例，其中绝缘层的顶表面的宽度与第一鳍的上部的底表面的宽度之间的差值为约2nm至约3nm。
根据本揭露的一些实施例，元件进一步包括一第二鳍，位于半导体基板上方，第二鳍包含上部及第二鳍的上部下的底部，其中第二鳍的底部的顶表面比第二鳍的上部的底表面宽。
根据本揭露的一些实施例，其中第二鳍的上部与底部之间的介面低于隔离结构的顶表面。
根据本揭露的一些实施例，其中第二鳍的上部与底部包含不同的材料。
根据本揭露的一些实施例，其中第二鳍的底部的顶表面的宽度与第二鳍的上部的底表面的宽度之间的差值为约2nm至约3nm。
前述内容介绍数个实施例的特征，以使得熟悉此技术者可理解本揭露的态样。彼等熟悉此技术者应理解，其可将本揭露用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭露的精神与范畴，且这些构成可在本案中进行各种变更、替换，及改动，而不脱离本揭露的精神及范畴。

Claims (1)

1.一种半导体元件的制造方法，其特征在于包括以下步骤：
将一第一半导体基板通过一绝缘层结合至一第二半导体基板，该绝缘层位于该第一半导体基板与该第二半导体基板之间；
蚀刻该第一半导体基板以形成一鳍的一上部，其中该绝缘层的一第一部分通过蚀刻该第一半导体基板而曝露；
通过使用一原子层沉积制程而沉积一保护层于该鳍的该上部上及该绝缘层的该第一部分的一顶表面上；
蚀刻位于该鳍的该上部的一顶表面上及该绝缘层的该第一部分的该顶表面上的该保护层的一第一部分，其中该保护层的一第二部分保留在该鳍的该上部的一侧壁上；
蚀刻该绝缘层的该第一部分，其中该绝缘层的一第二部分保留在该鳍的该上部下方；以及
蚀刻该第二半导体基板以在该绝缘层的该第二部分下方形成该鳍的一底部。
CN201811141502.0A 2017-09-28 2018-09-28 半导体元件的制造方法 Pending CN109585560A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565020P 2017-09-28 2017-09-28
US62/565,020 2017-09-28
US16/141,509 US10680109B2 (en) 2017-09-28 2018-09-25 CMOS semiconductor device having fins and method of fabricating the same
US16/141,509 2018-09-25

Publications (1)

Publication Number Publication Date
CN109585560A true CN109585560A (zh) 2019-04-05

Family

ID=65807984

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811141502.0A Pending CN109585560A (zh) 2017-09-28 2018-09-28 半导体元件的制造方法

Country Status (3)

Country Link
US (3) US10680109B2 (zh)
CN (1) CN109585560A (zh)
TW (1) TW201916122A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111129142B (zh) * 2018-11-01 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11373870B2 (en) * 2019-06-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device including performing thermal treatment on germanium layer
US20220052042A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin height and sti depth for performance improvement in semiconductor devices having high-mobility p-channel transistors
CN114765171A (zh) * 2021-01-14 2022-07-19 联华电子股份有限公司 半导体结构及其制作方法
TWI809775B (zh) * 2021-10-22 2023-07-21 南亞科技股份有限公司 半導體結構的製造與測量方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US9780214B2 (en) * 2014-12-22 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin- FET and manufacturing method thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9991262B1 (en) * 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
US10535680B2 (en) * 2017-06-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method with hybrid orientation for FinFET

Also Published As

Publication number Publication date
US20190097056A1 (en) 2019-03-28
US10680109B2 (en) 2020-06-09
US11515423B2 (en) 2022-11-29
US20200287047A1 (en) 2020-09-10
US20230089130A1 (en) 2023-03-23
TW201916122A (zh) 2019-04-16

Similar Documents

Publication Publication Date Title
US11923251B2 (en) Methods of cutting metal gates and structures formed thereof
CN109427777B (zh) 具有倾斜侧壁的切割金属栅极
US10879369B2 (en) FinFET device and method of manufacture
TWI584472B (zh) 半導體元件結構及其形成方法
CN109585560A (zh) 半导体元件的制造方法
CN103177950B (zh) 制造鳍器件的结构和方法
CN109427873A (zh) 具有粗糙阻挡层的金属栅极的结构和方法
TWI419208B (zh) 半導體裝置的製造方法
US11508583B2 (en) Selective high-k formation in gate-last process
KR101713422B1 (ko) 핀의 보호층을 포함하는 핀 구조 전계 효과 트랜지스터 소자 구조체 및 그 형성방법
US11164959B2 (en) VFET devices with ILD protection
TWI755106B (zh) 半導體結構及其形成方法
TWI696220B (zh) 半導體裝置的形成方法
CN109427870A (zh) 半导体结构及其形成方法
TWI713089B (zh) 積體電路結構的形成方法
CN105633083A (zh) 具有可控端到端临界尺寸的鳍式场效应晶体管（FinFET）器件及其形成方法
US20190164758A1 (en) Method for forming semiconductor structure
TW201913758A (zh) 半導體元件及其製作方法
US11581222B2 (en) Via in semiconductor device structure
CN108987275A (zh) 半导体装置的制造方法
KR102334898B1 (ko) 금속 게이트 커팅 공정에서의 잔류물 제거
US20230326990A1 (en) Multi-Channel Devices and Methods of Manufacture
CN109216356A (zh) 在不同材料的高k介电层上形成的自保护层
US20220399461A1 (en) Semiconductor device structure and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190405

WD01 Invention patent application deemed withdrawn after publication