CN105814245B - 硅晶片 - Google Patents
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Abstract
本发明涉及硅晶片。根据本发明,在使氮化物半导体层在硅晶片上外延生长时,抑制晶片破裂或者位错伸展而产生较大弯曲。将端面(5)与第一倾斜面(6)的交点和表面(3)与第一倾斜面(6)的交点之间的沿着表面(3)的方向的第一投影长度设为a1μm,将端面(5)与第二倾斜面(7)的交点和背面(4)与第二倾斜面(7)的交点之间的沿着背面(4)的方向的第二投影长度设为a2μm,将第一倾斜面(6)相对于表面(3)的第一倾斜角设为θ1,将第二倾斜面(7)相对于背面(4)的第二倾斜角设为θ2,将表面(3)与背面(4)的面间隔设为Tμm,并且由各参数值算出由式a1·tanθ1-a2·tanθ2定义的斜面的形状值,并以使该形状值在规定范围内的方式规定斜面的形状。
Description
技术领域
本发明涉及硅晶片,尤其涉及适合作为氮化物半导体(例如、氮化镓系半导体)的外延生长用的基板的硅晶片。
背景技术
氮化镓(GaN)系半导体材料由于具有约为硅(Si)的3倍的大带隙、约为Si的10倍的高绝缘击穿电场、以及大饱和电子速度等优异的特性、被作为无线通信领域中高频率、高输出设备用材料而进行积极的研究开发,并且在移动电话基站用设备中已进入实际使用的阶段。另外,由于最近在现有Si电源设备中可期待较难的高耐压化和低损失化、即低接通电阻化的兼顾,所以着眼于将氮化镓(GaN)系半导体材料用于功率用电源设备。接通电阻的理论值与绝缘击穿电场的立方成反比例,因此在使用GaN的电源设备中有可能得到为Si的约1/1000的超低接通电阻。
用于LED等光设备、晶体管等电子设备的GaN系半导体材料一般通过在蓝宝石、碳化硅(SiC)等异种基板上外延生长(下称“外生长”。)而形成。然而近年来,从基板的大直径化、基板品质自身的提高、以及成本方面考虑,在现有技术中广泛使用的Si被设为GaN外生长用基板而广泛使用。
然而,关于Si晶片(下面,适当地称为“晶片”。)上的氮化物半导体层的晶体生长,由于存在对于Si的氮化物系半导体的结晶结构的不同、晶格失配、热膨胀系数差异,所以存在发生裂纹、晶片弯曲、及位错的问题。这些会引发晶片操作错误、接合遗漏等制造方面的问题。例如,用作外生长基板的Si的晶格常数为5.43埃,相对于此,氮化物半导体之一的GaN的晶格常数为3.189埃。另外,Si的热膨胀系数为3.59×10-6/K,相对于此,GaN的热膨胀系数为5.59×10-6/K。像这样、两者的晶格常数及热膨胀系数存在较大差异,所以如果使GaN直接在Si上外生长,则会引起产生大应变、裂纹等问题。
因此,为了解决上述问题,在例如下述专利文献1中,公开了在Si上使氮化铝(AlN)、及氮化镓铝(AlGaN)(参见该文献的0025~0026端)之后,再使GaN层(参见该文献的0021端)外生长的技术。这是因为,通过使AlN、AlGaN设为缓冲层起到作用,减少各层间的晶格失配率,应变逐渐被缓解,所以能够期待晶片的弯曲、位错的减少。
专利文献
专利文献1:特开2012-79952号公报
发明内容
在该专利文献1的构成中,为了形成数μm厚的外延层,需要经过长时间(通常是几个小时以上)的1000~1200℃左右的高温的热处理,而现状是即使以该方式形成缓冲层,依旧会发生滑移(位错)以109/cm2的高密度产生、晶片破裂的问题。推测这是因为,虽然通过形成缓冲层,应变在一定程度上得到缓解,但晶片端面的斜面与周围的固定物接触,从而导入新的构成滑移、破裂的原因的缺陷,或者由于在热处理中加载的应力,从晶片中原本存在的缺陷(研磨时的破碎痕、划痕等)伸展滑移等。
因此,本发明的课题在于,在使氮化物半导体层在硅晶片上外延生长时,抑制由于晶片破裂、位错伸展而导致发生较大弯曲。
为了解决上述课题,在本发明中构成一种用于使氮化物半导体层外延生长的(111)取向的圆板状的硅晶片,其特征在于,具备:表面,形成上述氮化物半导体层;背面,与上述表面平行;端面,具有与上述表面的面法线垂直的面法线,并构成晶片外周部;第一倾斜面,与上述表面及上述端面连接,并与上述表面成倾斜;以及第二倾斜面,与上述背面及上述端面连接,并与上述背面成倾斜,在将上述端面与上述第一倾斜面的交点和上述表面与上述第一倾斜面的交点之间的沿着上述表面的方向的第一投影长度设为a1μm,将上述端面与上述第二倾斜面的交点和上述背面与上述第二倾斜面的交点之间的沿着上述背面的方向的第二投影长度设为a2μm,将上述第一倾斜面相对于上述表面的第一倾斜角设为θ1,将上述第二倾斜面相对于上述背面的第二倾斜角设为θ2,将上述表面与上述背面的面间隔设为Tμm时,在外延生长的前后满足下述式-0.048T≤a1·tanθ1-a2·tanθ2≤0.048T。
或者,构成一种用于使氮化物半导体层外延生长的(111)取向的圆板的硅晶片,其特征在于,具备表面,形成上述氮化物半导体层;背面,与上述表面平行;曲端面,具有相对于表面的面法线连续变化的面法线,并构成晶片外周部;第一倾斜面,与上述表面及上述曲端面连接,并与上述表面成倾斜;以及第二倾斜面,与上述背面及上述曲端面连接,并与上述背面成倾斜,在将上述曲端面的最外端和上述表面与上述第一倾斜面的交点之间的沿着上述表面的方向的第一投影长度设为a1μm,将上述曲端面的最外端和上述背面与上述第二倾斜面的交点之间的沿着上述背面的方向的第二投影长度设为a2μm,将上述第一倾斜面相对于上述表面的第一倾斜角设为θ1,将上述第二倾斜面相对于上述背面的第二倾斜角设为θ2,将上述表面与上述背面的面间隔设为Tμm时,在外延生长的前后满足下述式-0.064T≤a1·tanθ1-a2·tanθ2≤0.064T。
通过使得由晶片的端面形状使用上式而算出的值(下称“形状值”。)落在上式的左边与右边构成的范围内,在形成化物半导体层的前后的斜面的晶片厚度方向的纵剖面几乎保持对称形状。因此,为了外生长而在外生长装置的基座载置晶片,并且晶片的端面与基座抵接时,能够极力防止在该端面导入新的构成引起晶片的破裂等的原因的裂纹等的缺陷。
在该外生长时,在晶片表面与流动在外生长装置内的原料气体自由接触的同时,晶片背面由于与基座面对,所以与原料气体基本上不接触。其结果,仅在晶片表面侧产生随着外生长的形状变化。因此,可以考虑外延生长前后的晶片表面侧的形状变化,使上式的右边的数值的绝对值比左边的数值的绝对值小相当于外延厚度的值。
在上述各结构中,上述第一投影长度及上述第二投影长度均在50μm以上1000μm以下,并且上述第一投影长度与第二投影长度的差的绝对值在50μm以下。
这是因为,若使第一投影长度及第二投影长度在50μm以下,则斜面不平整,从而与基座等固定物接触,由此容易导入裂纹等缺陷;若使第一投影长度及第二投影长度在1000μm以上,则在设备的制造上可利用的晶片的表面积在实质上减小,由1个晶片可制造的设备数量减少,制造成品率降低。另外,若第一投影长度与第二投影长度的差的绝对值超过50μm,则斜面的形状的晶片表面侧与背面侧的形状的非对称性变得明显,与上述相同地,与基座等接触而容易导入裂纹等的缺陷。
上述第一投影长度及上述第二投影长度优选在50μm以上250μm以下的范围内。这是因为,在该范围内时,进一步抑制在斜面发生缺陷,并进一步提高设备的制造成品率。
另外,为了解决上述课题,构成了一种用于使氮化物半导体层外延生长的(111)取向的圆板的硅晶片,其特征在于,在距离基板背面的中心为半径的30%以内的区域内存在的1μm以上的大小的缺陷的个数在5个以下。
如上所述,与用作外生长用的晶片的Si的晶格常数相比,氮化物半导体(例如,GaN)的晶格常数小很多,若使氮化物半导体在Si的表面(上表面)外生长,则该晶片以下凸状弯曲。此时,根据晶片面内的应力分布计算,可知在晶片的中心付近,尤其是在相当于距离中心为半径的30%以内的区域内,产生特别大的应力(晶片背面侧的拉伸应力)。该拉伸应力以使裂纹等的缺陷扩展的方式施加,因此该拉伸应力构成引发由于该缺陷引起的位错的伸展所引起的弯曲、晶片的破裂的原因。因此,通过将该区域内的缺陷的大小及个数控制在规定值以下,能够大幅度减少晶片的弯曲等。
缺陷的大小与由该缺陷引起的弯曲等的容易发生程度之间存在相关关系,若缺陷的大小小于1μm,则及时在该缺陷被施加应力的情况下,构成弯曲等的原因的可能性较低。另外,可以看出缺陷的个数越多,弯曲量越大的倾向,但若缺陷个数在5个以下,则能够将该弯曲量等保持在充分小的状态。对于该缺陷的大小的评价,通常使用像扫描电子显微镜、光学显微镜等一样,能够精准地实测缺陷的大小的装置。
另外,通过将在晶向上容易产生由缺陷引起的破裂、滑移等问题的定向平面、定向凹口的形成位置的缺陷的大小及个数控制在规定值以下(例如,将1μm以上的大小的缺陷控制在5个以下),与上述相同地,能够防止引发由该缺陷引起的位错的伸展所引起的弯曲、晶片的破裂。与上述相同地,对于该缺陷的大小,通常也使用像扫描电子显微镜、光学显微镜等一样,能够精准地实测缺陷的大小的装置。
在直径为12英寸的晶片中,普遍的是表面与背面均被镜面加工的晶片;在直径为小于12英寸的小直径(例如6英寸、8英寸)的晶片中,较多的是表面被镜面加工而背面被蚀刻加工的状态的晶片,或者施加了背面损伤的晶片。施加了该蚀刻加工、背面损伤的面与施加了镜面加工的面相比,在耐破裂性等的强度方面更加不利。因此,通过对于该小直径的晶片,尤其是6英寸、8英寸的晶片,对表面及背面均施加镜面加工,并应用上述缺陷的大小、个数、及区域的基准,能够大幅度减少晶片的弯曲、破裂等。另外,通过对端面施加镜面加工,也能够与上述相同地,大幅度降低晶片的弯曲、破裂等。
在该发明中,以使硅晶片的斜面中沿着第一倾斜面的表面的第一投影长度、沿着第二倾斜面的背面的第二投影长度、第一倾斜面相对于上述表面的第一倾斜角、及第二倾斜面相对于上述背面的第二倾斜角在规定关系式的范围内的方式构成了硅晶片。通过使用满足该关系式的晶片,在外生长工序的整体上,能够抑制由晶片的破裂、弯曲、裂纹等缺陷引起的滑移的发生,并能够确保高制造成品率。
或者,在该发明中,构成了将规定区域(晶片的中心近傍区域)的缺陷的大小及个数控制在规定值以下的晶片。通过使用以该方式构成的晶片,与上述相同的,在外生长工序的整体上,能够抑制由晶片的弯曲、破裂、裂纹等的缺陷引起的滑移的发生,并能够确保高制造成品率。
附图说明
图1示出本发明的晶片的端部的纵剖面图,(a)示出实施锥形加工的情况,(b)示出实施圆角加工的情况。
图2是示出在图1所示的晶片处形成氮化镓半导体层时的斜面形状值与破裂率之间的关系的图。
图3是示出存在于晶片的背面的缺陷的个数与外延生长后的弯曲量之间的关系的图。
图4是示出滑移从缺陷的伸展的剖面图,(a)是在外延生长前的图,(b)是外延成膜时的图,(c)是外延生长后的图。
图5是示出晶向、滑动方向及应力方向的关系的立体图。
图6是示出凹口的形成位置与外延生长后的弯曲量的关系的图。
具体实施方式
(1)对于斜面形状的影响
参照附图说明改变斜面形状后的晶片的实施方式。
图1的(a)(b)中示出用丘克拉斯基法(CZ法)结晶育成后的晶片的端部(斜面1)的纵剖面图。图1的(a)斜面1a是由连续的多个平面构成的锥状斜面,图1的(b)的斜面1b是在该端部具有曲面的圆角形状的斜面。
图1的(a)所示的锥状的斜面1a由如下面构成:表面3,其形成GaN等的氮化物半导体层2(以下,适当地称为“外延层”。);背面4,其与该表面3平行;端面5,其具有与表面3的面法线垂直的面法线,并构成晶片外周部;第一倾斜面6,其与表面3及端面5连接,并相对于表面3倾斜;第二倾斜面7,其与背面4及端面5连接,并相对于背面4倾斜。将端面5及第一倾斜面6的交点与表面3及第一倾斜面6的交点之间的沿着表面3的方向的第一投影长度设为a1μm,端面5及第二倾斜面7的交点与背面4及第二倾斜面7的交点之间的沿着背面4的方向的第二投影长度设为a2μm,第一倾斜面6相对于表面3的第一倾斜角设为θ1,第二倾斜面7相对于背面4的第二倾斜角设为θ2,表面3与背面4的面间隔(下称“晶片厚度”。)设为Tμm,通过各参数值算出由式a1·tanθ1-a2·tanθ2定义的斜面的形状值。
图1的(b)所示的圆角形状的斜面1b由如下面构成:表面3,其形成GaN等的氮化物半导体层2;背面4,其与该表面3平行;曲端面8,其具有相对于表面3的面法线连续变化的面法线,并构成晶片外周部;第一倾斜面6,其与表面3及曲端面8连接,并相对于表面3倾斜;第二倾斜面7,其与背面4及曲端面8连接,并相对于背面4倾斜。将曲端面8的最外端与表面3及第一倾斜面6的交点之间的沿着表面3的方向的第一投影长度设为a1μm,曲端面8的最外端与背面4及第二倾斜面7的交点之间的沿着背面4的方向的第二投影长度设为a2μm,第一倾斜面6相对于表面的第一倾斜角设为θ1,第二倾斜面7相对于背面4的第二倾斜角设为θ2,晶片厚度设为Tμm,通过各参数值算出由式a1·tanθ1-a2·tanθ2定义的斜面的形状值。
此处算出的形状值被作为斜面1(1a、1b)的纵剖面的对称性指标。即,在斜面1(1a、1b)的纵剖面,表背面3、4侧的形状若为完全对称,则形状值为0,而随着表背面3、4侧的形状的非对称性的增大,形状值的绝对值也增大。
此外,在图1的(a)(b)中,为了容易看出在晶片的表面3侧形成的外延层2,将该外延层2的厚度放大示出,打扮实际的外延层2的厚度为数μm到数十μm左右,与晶片厚度T(600~800μm左右)相比非常小。因此,在形成外延层2的前后,将第一投影长度a1及第一倾斜角θ1看做基本没有变化。
晶片以将背面4朝下的状态载置于MOCVD(Metal Organic Chemical VaporDeposition)装置的基座(未图示)。对该晶片的表面3及背面4两面实施了镜面加工。在基座处形成有锪孔,晶片刚好嵌入该锪孔中。在将晶片载置于基座的状态下,向装置内导入原料气体,并在1000~1200℃下加热晶片而使外延层2生长。此时,如图1的(a)(b)所示,在充分供应原料气体的表面3侧,外延层2生长,然而在与基座接触而导致原料气体难以绕进去的背面4侧,外延层2几乎不生长。
对在图1的(a)、(b)所示的消形成斜面1a、1b的直径为6英寸(约150mm)、厚度为625μm的具有(111)取向的硅晶片形成5μm的由氮化镓半导体(GaN)构成的外延层2时的晶片的破裂发生情况进行了评价。在图2中示出该评价结果。横轴示出由GaN成膜前的斜面形状算出的形状值(a1·tanθ1-a2·tanθ2)(μm),纵轴示出GaN成膜后的晶片破裂率(%)。即使在斜面形状为锥状或圆角形状的情况下,通过减小形状值亦即使斜面1a、1b的纵剖面形状在表背面3、4侧接近对称,能够实现低破裂率(0.1%以下)。另外,明确可知,在锥状的情况下,形状值超过30时;而在圆角形状的情况下,形状值超过40时,破裂率急剧上升。这可能是因为,随着形状值接近0,作用于斜面1a、1b的与基座间的接触应力均匀地分散在斜面1a、1b的表背面3、4侧,从而能够缓解该应力,相对与此,随着形状值的绝对值的增大,该接触应力容易集中在斜面1a、1b的表面3侧或背面4侧中的某一侧。
由图2所示的结果,可以认为在生产线上将破裂率管理值设在例如0.1%以下的情况下,在斜面1a、1b为锥状时,需要将形状值设在30以下;在斜面1a、1b为圆角形状时,需要将形状值设在40以下。由于抗破裂的晶片强度与晶片厚度成比例,所以能够将使用厚度625μm的晶片而得到的形状值的阈值(锥状时为30,圆角形状时为40)扩大到任意比例的晶片厚度T。即,用于实现上述破裂率管理值(0.1%以下)的形状值的阈值在锥状时为30/625×T=0.048T,在圆角形状时为40/625×T=0.064T。由此,算出直径为8英寸、厚度为725μm的具有(111)取向的晶片的形状值的阈值,则在锥状时为34.8,在圆角形状时为46.4。若该破裂率管理值发生变化,则斜面1a、1b的形状值的阈值也按照图2所示的结果发生变化。此外、通过使晶片的直径相同并进一步增加晶片厚度T,能够提高上述阈值,并进一步提高晶片的耐破裂性。
将改变第一及第二投影长度a1、a2、第一及第二倾斜角θ1、θ2时的斜面形状值(外延生长前、外延生长后)、及使GaN在这些晶片外生长时的实际的破裂率分别归纳表示在表1(锥状、直径6英寸)、表2(圆角形状、直径6英寸)、表3(锥状、直径8英寸(约200mm))、及表4(圆角形状、直径8英寸)。此外、外延生长前的斜面形状值使用上述式a1·tanθ1-a2·tanθ2计算,外延生长后的斜面形状值使用式(a1·tanθ1+t)-a2·tanθ2(t为外延厚度)计算。
[表1]
[表2]
[表3]
[表4]
如上所述,可知对于具有任意的第一及第二投影长度、第一及第二倾斜角、晶片直径、外延厚度的晶片,通过比较斜面形状值和上述阈值能够预测破裂的发生。另外,如表1~4的比较例所示,可知即使斜面形状值在阈值以下,在第一及第二投影长度a1、a2不在50μm以上1000μm以下的范围内时,破裂率超过破裂率管理值的0.1%。
在外延生长后的使用目的(所制造的设备的种类)明确且已得知大致的外延厚度t的情况下,可以从上述式的右边侧预先减去相当于其外延厚度t的阈值,使得上述式的左边与右边的绝对值不同。例如,在成膜的外延层的最大厚度为10μm、斜面为锥状的情况下,上述式的右边(形状值的最大值)由0.048T×(10/30)算出0.032T,在斜面为圆角形状的情况下,上述式的右边由0.064T×(10/40)算出0.048T。若以该方式决定右边的值,则在外延层的成膜后,能够防止形状值超过阈值,并切实防止在外延层的成膜后晶片破裂的问题。
(2)对于晶片背面的缺陷的大小、个数、及缺陷位置的影响
在晶片背面的缺陷的大小、个数、及缺陷位置不同的晶片的表面将GaN层成膜后,对成膜后的晶片的弯曲量进行评价。GaN层的成膜条件与在上述项目(1)中说明的是相同的。
在GaN层成膜之前,进行了晶片背面侧的缺陷评价。在缺陷评价中,使用了Surfscan SP1或者Surfscan SP2(均为KLA-Tencor公司制)(下面,分别称为SP1、SP2。)、及扫描电子显微镜(Scanning Electron Microscope)(下称SEM。)或者光学显微镜。用SP1或者SP2确定晶片面内的缺陷的位置,并用SEM或者光学显微镜观察该确定的位置,测量器缺陷的大小。此外、由于该缺陷的大小非常小,为数μm~数十μm左右,而且缺陷个数在晶片面内非常少,为数个~数十个左右,所以不用SP1等确定缺陷的位置而直接用SEM等观察几乎是不可能的,在直接观察之前,需要事先用SP1或者SP2确定缺陷的位置。
SP1、SP2具备将激光相对于晶片垂直射入或者倾斜射入的双系统的入射光学系统、将由于晶片的表面存在的缺陷被漫反射的入射光的散射光中的接近晶片的面法线的散射光(窄道侧)和相比上述窄道侧靠近广角侧的散射光(宽道侧)分别聚光的双系统的聚光光学系。SP1用于直径为6英寸及8英寸的晶片的测量,SP2用于直径为8英寸及12英寸的晶片的测量。
SP1和SP2虽然在使用的激光的波长上不同,但其测量原理是相同的,都能确定晶片面内缺陷的位置,并且能够由检测的散射光的强度评价缺陷的大小。该缺陷的大小不是缺陷的实际大小,而是使用直径不同的PSL(Polystyrene Latex)的标准粒子,提前制作散射光强度与标准粒子的直径之间的校正曲线,基于该校正曲线换算成PSL标准粒子的直径,由此导出的外观上的大小。使晶片在旋转的同时在晶片面内移动而扫描激光,由此能够进行缺陷位置及大小在晶片面内的制图。
在宽道中主要检测出相对较小的缺陷,在窄道中主要检测出相对较大的缺陷。在这次缺陷评价中,如表5(SP1用)及表6(SP2用)所示,将宽道的区域设为0.1-1.0μm,将窄道的区域设为0.295-50μm。另外,在双系统的入射光学系统中,选择相对于晶片垂直射入的入射光学系统。此外,表5及表6所示的SP1、SP2的测量条件仅仅为一例,可以考虑晶片的表面状态、成为测量对象的缺陷的大小等各种因素,适当进行变更。另外,可以代替垂直射入的入射光学系统,使用倾斜射入的入射光学系统。
[表5]
区域 | 正常HT模式(HT:高通量) |
宽动态区域 | 0.1-1.0μm |
窄动态区域 | 0.295-50μm |
[表6]
区域 | 正常HT模式(HT:高通量) |
宽动态区域 | 0.1-1.0μm |
窄动态区域 | 0.295-50μm |
在晶片的表面不仅存在裂纹、破碎层痕等凹状的缺陷,还存在颗粒等凸状附着物。该缺陷和附着物根据它们的大小、形状(凹状或者凸状)上存在的不同,能够在SP1或者SP2的测量中明确区分开。
例如,如表7所示,对于构成晶片破裂的直接原因的晶片表面的缺陷,相比附着物被检测得相对较大的情况较多,在窄道侧及宽道侧两侧被检测,而且在检测相对较小的缺陷的宽道侧,容易变成被判断为缺陷的大小超过作为区域上限的1.0μm的饱和状态(Saturated)。此时,如缺陷编号1、3所示,存在在宽道侧呈饱和状态,然而在窄道侧被判断为小于1.0μm的情况。这可能是因为,作为该缺陷的实际状态的破碎层痕呈凹状,与广角侧的宽道相比,在窄道难以检测到散射光。
对此,如表8所示,不易成为破裂的直接原因的晶片表面的附着物与裂纹等缺陷相比,被检测得相对较小的情况较多,并且仅在宽道侧被检测出而在窄道侧检测不到(ND)的情况较多。若该附着物的大小大到一定程度,则如缺陷编号5、6所示,在窄道侧及宽道侧双方均被检测出来。在该情况下,具有相比宽道侧的大小,窄道侧的大小被检测得更大的倾向。这可能是因为作为该缺陷的实际状态的颗粒呈凸状,从而与凹状的缺陷相反地,与广角侧的宽道相比,在窄道处散射光容易被检测出来。如缺陷编号4所示,像横跨多个的测量区域的特大附着物的情况下,还存在被判断为在宽道侧为缺陷的集合体(Clustering),在窄道侧为饱和状态的情况。
像这样,在SP1及SP2的测量中,对于凹状的缺陷和凸状的附着物,在窄道和宽道被检测出来的大小不同,因此能够将两者区别而检测出来。其中,用SP1或者SP2测量的缺陷的大小仅用于区别凹状的缺陷和凸状的附着物,在评价晶片的弯曲、破裂间的关系时,使用由SEM、光学显微镜获得的实测值。
[表7]
缺陷编号 | 缺陷的实体 | 宽道(μm) | 窄道(μm) |
1 | 破碎层痕 | 饱和状态(>1.0μm) | 0.673 |
2 | 破碎层痕 | 饱和状态(>1.0μm) | 3.702 |
3 | 破碎层痕 | 饱和状态(>1.0μm) | 0.635 |
4 | 破碎层痕 | 饱和状态(>1.0μm) | 3.315 |
5 | 破碎层痕 | 饱和状态(>1.0μm) | 2.901 |
6 | 破碎层痕 | 饱和状态(>1.0μm) | 3.088 |
7 | 破碎层痕 | 饱和状态(>1.0μm) | 5.846 |
[表8]
缺陷编号 | 缺陷的实体 | 宽道(μm) | 窄道(μm) |
1 | 附着颗粒 | 0.122 | 检测不到 |
2 | 附着颗粒 | 0.126 | 检测不到 |
3 | 薄且宽的附着物 | 0.126 | 检测不到 |
4 | 特大附着物 | 集合体 | 饱和状态(>50μm) |
5 | 附着颗粒 | 0.248 | 0.385 |
6 | 附着颗粒 | 0.143 | 0.318 |
在图3中示出在晶片背面存在缺陷的晶片中使GaN成膜时的晶片的弯曲量的测量结果。在下面示出的缺陷的大小是用SEM或者光学显微镜测量的实测值。在该测量中使用的晶片的直径为6英寸、厚度为625μm,该晶片的表面及背面这两面均被镜面加工。横轴表示距离晶片背面侧的中心22.5mm(晶片半径的30%)的区域内的1μm以上的大小的缺陷的个数,纵轴表示外延生长后的晶片的弯曲量。在用SEM或者光学显微镜测量之前进行的SP1的测量条件如表5所示。用SEM或者光学显微镜测量的缺陷分布在2μm至30μm的大小范围内。
由该测量结果可知,缺陷的个数越多弯曲量越大。可以认为这是因为,如图4的(a)-(c)所示,若对于在晶片的背面存在的缺陷9(参照图4的(a))在形成外延层时施加拉伸应力,则从该缺陷9伸展滑移(参照图4的(b)),并且由于该滑移从晶片的表面侧的脱落(参照图4的(c))引起较大弯曲。可知,例如将弯曲量的管理值设为20μm以下的情况下,通过将缺陷个数设为5个以下,能够使外延生长后的弯曲量在其管理值范围内。
虽然在图4中并没有示出,但能够确认,即使在距离中心22.5mm的范围外存在1μm以上的缺陷,对晶片的弯曲量几乎不造成影响。这是因为,在距离晶片的中心22.5mm的范围内被施加较大拉伸应力,而另一方面,在该范围之外该拉伸应力变得相对较小,即使存在缺陷也不会成为滑移的根源。另外,还能够确认,即使在距离中心22.5mm的范围内存在小于1μm的缺陷,对晶片的弯曲量几乎不造成影响。推断这是因为,被施加应力时可成为滑移的根源的缺陷的大小存在最小阈值。
像这样通过管理缺陷的大小,还能够抑制晶片的破裂。可知,缺陷的大小越大(大致标准为30μm以上)越容易产生破裂,若为上述缺陷的大小(1μm),则比上述大致标准小很多。
另外,虽然在图4中并没有示出,但还能够确认,在晶片面内存在几乎相同个数的缺陷的情况下,该缺陷的大小越大,弯曲量越大。
图3示出了直径为6英寸的晶片的结果,但对直径为8英寸及12英寸的晶片而言,在距离中心30mm(8英寸的情况)或者距离中心45mm(12英寸的情况)的区域内,通过将1μm以上的大小的缺陷的个数设在5个以下,能够使外延生长后的弯曲量在其管理值范围内。若该弯曲量的管理值发生变化,则允许在距离中心30%的区域内存在的缺陷的个数也按照图3所示的结果发生变化。
另外,在上文中,将缺陷的大小的基准设在1μm以上,但在使用光学显微镜的情况下,其分辨率达不到1μm时,允许将缺陷的大小的基准改成2μm以上、3μm以上、5μm以上、10μm以上等,并改变距离中心30%的区域内存在的缺陷的个数。此外,如上所述,通过控制缺陷的大小和个数,并使晶片的直径相同且进一步增加晶片厚度,能够进一步减少弯曲量。
(3)关于晶格间氧及添加物的浓度的影响
在晶片中,含有在结晶育成时从石英坩埚导入的晶格间氧、作为p型半导体的掺杂剂的硼、用于促进晶片中的Si酸化物的析出的氮、碳等添加元素。这些添加元素作用于凝集在属于结晶缺陷的一种的位错的附近而阻止位错的移动、Si酸化物移动的位错,从而阻止该移动,由此起到由位错的移动产生的滑移的发生、晶片的破裂。
位错的移动阻止作用基本上随着添加元素的浓度的增加而有效地发挥作用,但优选使晶格间氧在1-12×1017/cm3的范围内,硼在1-100×1018/cm3的范围内,氮在1-10×1014/cm3的范围内,碳在1-10×1016/cm3的范围内。设定各添加元素的浓度范围的下限是由于若添加浓度在该下限以下,则不能充分发挥位错的移动阻止作用。设定晶格间氧的浓度范围的上限是由于若为该上限以上的浓度,则Si酸化物过度析出及生长,从而从该Si酸化物自身产生位错,构成强度下降的原因。设定硼的浓度范围的上限是由于若为该上限以上的添加浓度,则会落在晶片通常所需的规定的抵抗率的范围外。设定氮及碳的浓度范围的上限是由于若为该上限以上的添加浓度,则Si酸化物的析出被过度促进,而构成对设备特性造成恶劣影响。
可以考虑所需的晶片特性,在上述浓度范围内适当决定各添加元素的浓度,尤其优选将晶格间氧设为10×1017/cm3,硼设为10×1018/cm3,碳设为0.8×1016/cm3,氮设为5×1014/cm3。从提高晶片的强度向上的观点来看,优选在晶片整体上将各添加元素设为上述浓度(浓度范围内),但像上述项目(2)中说明的那样,在晶片背面中心附近产生较大的拉伸应力,因此优选至少在基板背面中距离中心为半径的30%以内的区域内,将各添加元素设在上述浓度范围内。
(4)关于对端面采用镜面加工的影响
通过对晶片的背面采用镜面加工,并且对端面也采用镜面加工而去除该端面的缺陷,能够实现晶片的破裂、弯曲量的进一步减少。对该一连串镜面加工的工序的一例进行说明。首先,对切开锭而获得的晶片进行粗研磨(lapping),从而消除晶片表面的机械损伤。在该粗研磨的工序前或后,进行端面(斜面)的倒角加工。接下来,进行晶片的表面及背面的镜面研磨(Double Side Polish:DSP),接着进行端面研磨(Polishing Corner Rounding:PCR),使该端面成镜面。最后,作为加工,用单晶片处理方式的研磨装置进行晶片表面的镜面研磨,并经过清洗及检查而完成一连串工序。
(5)关于凹口形成位置的影响
在晶片的边缘形成有用于表示晶向的凹口,但由于该凹口成朝向晶片中心方向的凹状,所以有时会在处理时发生应力集中而成为滑移的起点。并且,由该滑移的伸展引起外延生长后的晶片的弯曲。容易成为滑移的起点的程度由如图5所示,将作用于晶片的应力F的方向与Si结晶的滑动面((111)面)的方向n构成的角度设为θ,将应力F与滑动方向(<110>方向)b构成的角度设为Φ时,cosθ·cosΦ所定义的施密特因子S的大小决定,判断该施密特因子S越大时滑动面的位错越容易发生滑动(容易发生滑移)。
该施密特因子S在将凹口形成在<110>方向时最小,越偏离该<110>方向时越大。图6示出在使凹口的形成位置从<110>方向位移至晶片的外周周围后的晶片处用与上述项目(1)相同的成膜条件形成GaN时的外延生长后的晶片的弯曲量。在斜面呈圆角形状及锥状中的任一形状的情况下,随着凹口的形成位置偏离<110>方向,弯曲量增大。可知,例如若将弯曲量的管理值设为20μm,则在圆角形状的情况下,需要在与<110>方向成20度以内形成凹口;在锥状的情况下,需要几乎正好在<110>方向上形成凹口。
上述各实施例仅仅是一个例子,只要能够在使本申请发明的氮化物半导体层在硅晶片上外延生长时,解决抑制晶片破裂,位错伸展而产生较大弯曲这一课题,则允许适当变更其结构。
附图标记说明:1(1a、1b)…斜面;2…氮化物半导体层(外延层);3…表面;4…背面;5…端面;6…第一倾斜面;7…第二倾斜面;8…曲端面;9…缺陷。
Claims (5)
1.一种硅晶片,为用于使氮化物半导体层外延生长的(111)取向的圆板状的硅晶片,其特征在于,具备:
表面(3),形成所述氮化物半导体层(2);
背面(4),与所述表面(3)平行;
端面(5),具有与所述表面(3)的面法线垂直的面法线,并构成晶片外周部;
第一倾斜面(6),与所述表面(3)及所述端面(5)连接,并与所述表面(3)成倾斜;以及
第二倾斜面(7),与所述背面(4)及所述端面(5)连接,并与所述背面(4)成倾斜,
在将所述端面(5)与所述第一倾斜面(6)的交点和所述表面(3)与所述第一倾斜面(6)的交点之间的沿着所述表面(3)的方向的第一投影长度设为a1μm,将所述端面(5)与所述第二倾斜面(7)的交点和所述背面(4)与所述第二倾斜面(7)的交点之间的沿着所述背面(4)的方向的第二投影长度设为a2μm,将所述第一倾斜面(6)相对于所述表面(3)的第一倾斜角设为θ1,将所述第二倾斜面(7)相对于所述背面(4)的第二倾斜角设为θ2,将所述表面(3)与所述背面(4)的面间隔设为Tμm时,
在外延生长的前后满足下述式:
-0.048T≤a1·tanθ1-a2·tanθ2<0,
或者,0<a1·tanθ1-a2·tanθ2≤0.048T。
2.根据权利要求1所述的硅晶片,其特征在于,
所述第一投影长度及所述第二投影长度均在50μm以上1000μm以下,并且所述第一投影长度与第二投影长度的差的绝对值在50μm以下。
3.根据权利要求1所述的硅晶片,其特征在于,在距离基板的背面(4)的中心为半径的30%以内的区域内存在的1μm以上的大小的缺陷(9)的个数在5个以下。
4.根据权利要求1所述的硅晶片,其特征在于,
对基板的表面(3)及所述背面(4)这两面施加了镜面加工,并且所述硅晶片的直径为6英寸或者8英寸。
5.根据权利要求1所述的硅晶片,其特征在于,
对基板的端面施加了镜面加工。
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CN107731978B (zh) * | 2017-09-30 | 2019-03-08 | 厦门乾照光电股份有限公司 | 一种led的外延结构及其制作方法 |
US11421344B2 (en) | 2018-02-23 | 2022-08-23 | Sumitomo Electric Industries, Ltd. | Gallium nitride crystal substrate |
EP3567139B1 (en) | 2018-05-11 | 2021-04-07 | SiCrystal GmbH | Chamfered silicon carbide substrate and method of chamfering |
EP3567138B1 (en) | 2018-05-11 | 2020-03-25 | SiCrystal GmbH | Chamfered silicon carbide substrate and method of chamfering |
CN111463111A (zh) * | 2020-05-06 | 2020-07-28 | 哈尔滨科友半导体产业装备与技术研究院有限公司 | 一种边缘便于识别的无损单晶片及其标记方法和专用砂轮 |
DE102022000425A1 (de) * | 2022-02-03 | 2023-08-03 | Azur Space Solar Power Gmbh | III-N-Silizium Halbleiterscheibe |
DE102022000424A1 (de) * | 2022-02-03 | 2023-08-03 | Azur Space Solar Power Gmbh | Herstellungsverfahren für eine Halbleiterscheibe mit Silizium und mit einer III-N-Schicht |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5980934A (ja) * | 1983-09-16 | 1984-05-10 | Nec Corp | 半導体装置の製造方法 |
WO2004008521A1 (ja) * | 2002-07-17 | 2004-01-22 | Sumitomo Mitsubishi Silicon Corporation | 高抵抗シリコンウエーハ及びその製造方法 |
JP2006237055A (ja) * | 2005-02-22 | 2006-09-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法 |
WO2011161975A1 (ja) * | 2010-06-25 | 2011-12-29 | Dowaエレクトロニクス株式会社 | エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2757069B2 (ja) * | 1990-08-03 | 1998-05-25 | 信越半導体株式会社 | エピタキシャル成長用半導体ウェール,およびその製造方法 |
JP2004006615A (ja) * | 2002-04-26 | 2004-01-08 | Sumitomo Mitsubishi Silicon Corp | 高抵抗シリコンウエーハ及びその製造方法 |
JP4748968B2 (ja) * | 2004-10-27 | 2011-08-17 | 信越半導体株式会社 | 半導体ウエーハの製造方法 |
JP4915146B2 (ja) * | 2006-06-08 | 2012-04-11 | 信越半導体株式会社 | ウェーハの製造方法 |
JP4390007B2 (ja) * | 2008-04-07 | 2009-12-24 | 住友電気工業株式会社 | Iii族窒化物半導体素子及びエピタキシャルウエハ |
JP2011044606A (ja) * | 2009-08-21 | 2011-03-03 | Sumco Corp | エピタキシャルシリコンウェーハの製造方法 |
KR101104635B1 (ko) * | 2009-09-25 | 2012-01-12 | 가부시키가이샤 사무코 | 에피택셜 실리콘 웨이퍼의 제조 방법 |
JP5540659B2 (ja) * | 2009-11-16 | 2014-07-02 | 株式会社Sumco | シリコンウェーハの工程計画立案システム、工程計画立案方法及びプログラム |
JP2013038116A (ja) * | 2011-08-04 | 2013-02-21 | Sumitomo Electric Ind Ltd | Iii族窒化物結晶基板の製造方法 |
JP5621791B2 (ja) * | 2012-01-11 | 2014-11-12 | 信越半導体株式会社 | シリコン単結晶ウェーハの製造方法及び電子デバイス |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5980934A (ja) * | 1983-09-16 | 1984-05-10 | Nec Corp | 半導体装置の製造方法 |
WO2004008521A1 (ja) * | 2002-07-17 | 2004-01-22 | Sumitomo Mitsubishi Silicon Corporation | 高抵抗シリコンウエーハ及びその製造方法 |
JP2006237055A (ja) * | 2005-02-22 | 2006-09-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法 |
WO2011161975A1 (ja) * | 2010-06-25 | 2011-12-29 | Dowaエレクトロニクス株式会社 | エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法 |
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Legal Events
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---|---|---|---|
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PB01 | Publication | ||
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GR01 | Patent grant | ||
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