CN105811929A - 一种低面积开销的抗单粒子瞬态延迟单元 - Google Patents

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Abstract

本发明公开了一种低面积开销的抗单粒子瞬态延迟单元，目的是不增加晶体管数目、不增加晶体管沟道长度的情况下，实现原延迟单元大延时要求的目标。技术方案是在构建延迟单元的反相器链每一级反相器的输入端，分别加上一个环漏栅结构的负载电容，以增加延迟单元的延迟。本发明一种低面积开销的抗单粒子瞬态的延迟单元，包含输入端口A，输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容。从输入端口到输出端口的延迟由N级结构完全相同的反相器组成的反相器链和N个结构完全相同的环漏栅负载电容决定。本发明本发明相比于现有延迟单元，可以在实现大的单元延时的前提下，增强延迟单元的抗SET能力，同时有效控制单元的面积开销。

Description

一种低面积开销的抗单粒子瞬态延迟单元
技术领域
本发明涉及一种延迟单元，特别涉及一种低面积开销的、抗单粒子瞬态的延迟单元。
背景技术
应用于航天、航空的电子系统很容易受到辐射效应的影响而失效。辐射环境下工作的电子系统，主要考虑的辐射效应有单粒子效应(Single-EventEffect，SEE)和总剂量效应(TotalIonizingDose，TID)两种。随着集成电路工艺特征尺寸的不断缩小，总剂量效应对芯片的影响在逐渐减小，而单粒子效应对航天设备中电子器件的影响则在日益加剧。
作为单粒子效应的一种，单粒子瞬态(Single-EventTransient，SET)通常是由宇宙射线、太阳粒子事件、超铀材料自然衰变或者是核武器爆炸所产生的高能粒子轰击电路所导致电路功能突变的现象。半导体器件在受到单粒子轰击后，高能粒子的能量沉积会导致粒子的碰撞电离，在浓度梯度和电场的作用下电离出的电荷被收集和输运，导致电路结点出现电流和电压瞬时突变。标准单元库作为半定制设计的基础，对其进行包括抗SET能力在内的抗辐照加固设计显得尤为重要。
作为标准单元库中的一类特殊单元，延迟单元较其它的组合、时序单元所包含的不同驱动能力单元的数目要多很多，而有些驱动能力的单元要求延迟很大。在传统的延迟单元中，往往会通过增大晶体管的长度(即增大MOS管的导电沟道长度)来实现较大的单元延时。但是，当单粒子轰击工作在截止状态的MOS管的漏区时，会导致漏极和相应阱之间的PN结穿通，并在轨迹上电离产生大量的自由电子空穴对，从而导致漏区的电势瞬间发生翻转，这一电势变化可以通过相对应的补偿管来进行补充；导电沟道过长会使得补偿管的电流补充能力大幅下降，从而使得单粒子效应所引发的瞬态脉冲宽度增大。因此，大幅度地增大晶体管的长度会导致其电流补充能力下降，并最终导致器件的抗SET能力下降，这对标准单元库的抗辐照加固设计将产生不利影响。
针对上述问题，可以通过增加延迟单元中反相器的数目来减小单个反相器中晶体管的长度，从而确保其抗SET能力。但是，利用小沟长晶体管所实现的单个反相器的延时很小，为了保证与原单元具有相同的电路延时，达到延迟单元中的大延时需求，所要增加的反相器的数目往往会很多，就需要采用数目巨大的反相器。晶体管数目庞大的反相器链将直接导致延迟单元面积显著增加。
发明内容
本发明要解决的技术问题是：针对目前标准单元库中延迟单元在实现较大电路延迟时所采用的晶体管长度过大，从而导致其抗SET能力下降；以及通过增大延迟单元中反相器的数目来改善原电路中单个晶体管沟过长时所引入的延迟单元版图面积开销显著增加的问题，提出一种低面积开销的抗单粒子瞬态延迟单元。所述延迟单元利用增加反相器负载电容，达到在不增加晶体管数目(保证延迟单元的低面积开销)、不增加晶体管沟道长度(保证抗SET能力)的情况下，实现原延迟单元大延时要求的目标。从而，本发明延迟单元可以在实现大的单元延时的前提下，增强延迟单元的抗SET能力，同时有效控制单元的面积开销。
具体的技术方案如下：
本发明一种低面积开销的抗单粒子瞬态的延迟单元，包含一个输入端口A，一个输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容。从输入端口到输出端口的延迟由N级反相器组成的反相器链和N个环漏栅的负载电容决定，N为整数，N的大小取决于延迟单元的延迟和工艺尺寸，一般N≥4。N级反相器结构完全相同，记为第一级反相器、…、第i级反相器、…、第N级反相器，i为整数，2≤i≤N-1。本发明在构建延迟单元的反相器链每一级反相器的输入端，即在第一级反相器、…、第i级反相器、…、第N级反相器的输入端，分别加上一个环漏栅的负载电容，以增加延迟单元的延迟。N个环漏栅的负载电容结构完全相同，记为第一电容、…、第i电容、…、第N电容。
输入端口A连接第一电容、第一PMOS管的栅极Pg1、第一NMOS管的栅极Ng1。
第一级反相器由第一PMOS管和第一NMOS管组成。第一PMOS管的的栅极Pg1连接输入端口A、第一NMOS管的栅极Ng1和第一电容；漏极Pd1连接第一NMOS管的漏极Nd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2。第一NMOS管的的栅极Ng1连接输入端口A、第一PMOS管的栅极Pg1和第一电容；漏极Nd1连接第一PMOS管的漏极Pd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2。第一PMOS管源极Ps1连接到电源VDD。第一NMOS管源极Ns1连接到地VSS。
第i级反相器由第iPMOS管和第iNMOS管组成。第iPMOS管的的栅极Pgi连接第i-1PMOS管的漏极Pdi-1、第i-1NMOS管的漏极Ndi-1、第iNMOS管的栅极Ngi和第i电容，漏极Pdi连接第iNMOS管的漏极Ndi、第i+1电容、第i+1PMOS管的栅极Pgi+1、第i+1NMOS管的栅极Ngi+1。第iNMOS管的的栅极Ngi连接第i-1PMOS管的漏极Pdi-1、第i-1NMOS管的漏极Ndi-1、第iPMOS管的栅极Pgi和第i电容，漏极Ndi连接第iPMOS管的漏极Pdi、第i+1电容、第i+1PMOS管的栅极Pgi+1、第i+1NMOS管的栅极Ngi+1。第iPMOS管源极Psi连接到电源VDD，第iNMOS管源极Nsi连接到地VSS。
第N级反相器由第NPMOS管和第NNMOS管组成。第NPMOS管的的栅极PgN连接第N-1PMOS管的漏极PdN-1、第N-1NMOS管的漏极NdN-1、第NNMOS管的栅极NgN和第N电容，漏极PdN连接第NNMOS管的漏极NdN、输出端口Y。第NNMOS管的的栅极NgN连接第N-1PMOS管的漏极PdN-1、第N-1NMOS管的漏极NdN-1、第NPMOS管的栅极PgN和第N电容，漏极NdN连接第NPMOS管的漏极PdN、输出端口Y。第NPMOS管源极PsN连接到电源VDD，第NNMOS管源极NsN连接到地VSS。
第一电容、…、第i电容、…、第N电容的结构相同，均采用如图2所示集成电路中广泛采用的环漏栅结构的负载电容(ring-gate或edgelesstransistor，也有人翻译为半环形栅[范雪、李威、李平、张斌、谢小东、王刚、胡滨、翟亚红.基于环形栅和半环形栅N沟道金属氧化物半导体晶体管的总剂量辐射效应研究,物理学报,2012年,第一期,318-323页])。环漏栅结构的负载电容其中一极为与栅相连的多晶，这一极环绕覆盖晶体管的漏极边沿，另外一极为晶体管的漏极区域。实现环漏栅结构的漏极很小，有利于减小引起单粒子瞬态的敏感区域面积；而且，环漏栅结构对电子和空穴的收集效率较普通条形栅结构要高得多，这样更加有效的保证了环漏栅结构延迟单元的抗单粒子瞬态的能力。
采用本发明可以达到以下技术效果：
1.相对于传统的依靠较大沟道长度的晶体管来实现标准单元库中大延时的延迟单元，本发明没有增加晶体管沟道长度，晶体管的长度大大减小，晶体管沟道长度的极大缩减将很好地保证其电流补充能力，进而确保了各延迟单元的抗单粒子瞬态能力，可以很好地保证延迟单元的抗单粒子瞬变的能力。
2.相对于改进的通过增加延迟单元中反相器数目来降低单个晶体管的长度，从而确保单元的抗SET能力的方法，本发明没有增加反相器，通过增加采用环漏栅结构的负载电容增大延迟单元的延时，与通过多级反相器增大延迟单元的延时相比，面积开销更小，可以大大地降低延迟单元的面积开销。
附图说明
图1为本发明低面积开销的抗单粒子瞬态延迟单元的逻辑结构图；
图2为本发明低面积开销的抗单粒子瞬态延迟单元中第一电容、…、第i电容、…、第N电容采用的环漏栅结构图；
图3为TSMC40nm工艺下传统延迟单元DEL500D1BWP12T的逻辑结构图；
图4为SMIC130nm工艺下抗辐照标准单元库中改进了的延迟单元DLY1600X1的逻辑结构图；
图5为利用HSPICE仿真器对TSMC40nm工艺下原始的DEL500D1BWP12T单元以及采用本发明结构所实现的DEL500D1BWP12T单元单元延时的测量结果。
具体实施方式
下面通过特定的具体实例说明本发明的实施方式。
图1为以N＝4为例本发明实现延迟单元的逻辑结构图。本发明一种低面积开销的抗单粒子瞬态的延迟单元有一个输入端口A，一个输出端口Y，从输入端口到输出端口的延迟，由4级反相器组成的反相器链和4个环漏栅的负载电容决定。4级反相器记为第一级反相器、第二级反相器、第三级反相器、第四级反相器。第一级反相器由第一PMOS管和第一NMOS管组成；第二级反相器由第二PMOS管和第二NMOS管组成；第三级反相器由第三PMOS管和第三NMOS管组成；第四级反相器由第四PMOS管和第四NMOS管组成。本发明在构建延迟单元的反相器链每一级反相器的输入端，即在第一级反相器、第二级反相器、第三级反相器、第四级反相器的输入端，分别加上一个环漏栅的负载电容，记为第一电容、第二电容、第三电容、第四电容，以增加延迟单元的延迟。
输入端口A连接第一电容、第一PMOS管的栅极Pg1、第一NMOS管的栅极Ng1。
第一级反相器由第一PMOS管和第一NMOS管组成。第一PMOS管的的栅极Pg1连接输入端口A、第一NMOS管的栅极Ng1和第一电容；漏极Pd1连接第一NMOS管的漏极Nd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2。第一NMOS管的的栅极Ng1连接输入端口A、第一PMOS管的栅极Pg1和第一电容；漏极Nd1连接第一PMOS管的漏极Pd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2。第一PMOS管源极Ps1连接到电源VDD。第一NMOS管源极Ns1连接到地VSS。
第二级反相器由第二PMOS管和第二NMOS管组成。第二PMOS管的的栅极Pg2连接第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1、第二NMOS管的栅极Ng2和第二电容；漏极Pd2连接第二NMOS管的漏极Nd2，并连接第三电容、第三PMOS管的栅极Pg3、第三NMOS管的栅极Ng3。第二NMOS管的的栅极Ng2连接第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2和第二电容；漏极Nd2连接第二PMOS管的漏极Pd2，并连接第三电容、第三PMOS管的栅极Pg3、第三NMOS管的栅极Ng3。第二PMOS管源极Ps2连接到电源VDD。第二NMOS管源极Ns2连接到地VSS。
第三级反相器由第三PMOS管和第三NMOS管组成。第三PMOS管的的栅极Pg3连接第二PMOS管的漏极Pd2、第二NMOS管的漏极Nd2、第三NMOS管的栅极Ng3和第三电容；漏极Pd3连接第三NMOS管的漏极Nd3，并连接第四电容、第四PMOS管的栅极Pg4、第四NMOS管的栅极Ng4。第三NMOS管的的栅极Ng3连接第二PMOS管的漏极Pd2、第二NMOS管的漏极Nd2、第三PMOS管的栅极Pg3和第三电容；漏极Nd3连接第三PMOS管的漏极Pd3，并连接第四电容、第四PMOS管的栅极Pg4、第四NMOS管的栅极Ng4。第三PMOS管源极Ps3连接到电源VDD。第三NMOS管源极Ns3连接到地VSS。
第四级反相器由第四PMOS管和第四NMOS管组成。第四PMOS管的的栅极Pg4连接第三PMOS管的漏极Pd3、第三NMOS管的漏极Nd3、第四NMOS管的栅极Ng4和第四电容；漏极Pd4连接第四NMOS管的漏极Nd4，并连接到输出端口Y。第四NMOS管的的栅极Ng4连接第三PMOS管的漏极Pd3、第三NMOS管的漏极Nd3、第四PMOS管的栅极Pg4和第四电容；漏极Nd4连接第四PMOS管的漏极Pd4，并连接到输出端口Y。第四PMOS管源极Ps4连接到电源VDD。第四NMOS管源极Ns4连接到地VSS。
第一电容、第二电容、第三电容、第四电容的结构相同，均采用如图2所示集成电路中广泛采用的环漏栅结构的负载电容。环漏栅结构的负载电容其中一极为与栅相连的多晶，这一极环绕覆盖晶体管的漏极边沿，另外一极为晶体管的漏极区域。实现环漏栅结构的漏极很小，有利于减小引起单粒子瞬态的敏感区域面积；而且，环漏栅结构对电子和空穴的收集效率较普通条形栅结构要高得多，这样更加有效的保证了环漏栅结构延迟单元的抗单粒子瞬态的能力。
图3为TSMC40nm工艺下传统延迟单元DEL500D1BWP12T的逻辑结构图，由四级反相器组成，为实现延迟单元的大延迟，将第二级反相器和第三级反相器中晶体管长度增长为L＝0.3um，晶体管长度过大，从而导致其抗SET能力下降；图4为SMIC130nm工艺下抗辐照标准单元库中改进了的延迟单元DLY1600X1的逻辑结构图，为实现大延迟，采用56级反相器组成的延迟单元，晶体管长度L仍然为0.13um，但采用数目巨大的反相器导致面积开销增加。
图5为相同的仿真条件下(仿真时输入信号跳变时间为291ps、输出负载为74.52fF，所采用的工艺、电压和温度条件分别为：TT、0.9V、25℃)利用HSPICE仿真器对TSMC40nm工艺下原始的DEL500D1BWP12T单元以及采用本发明的实现的DEL500D1BWP12T单元的上升延时和下降延时，分别为0.664ns和0.735ns。图5(a)为原始结构单元的模拟结果，上升延迟即为12.81-12.146＝0.664ns，下降延迟即为18.88-18.145＝0.735ns。图5(b)为本发明的模拟结果，上升延迟即为12.812-12.146＝0.666ns，下降延迟即为18.885-18.145＝0.74ns。测量结果表明，利用本发明完全可以实现原始的DEL500D1BWP12T单元的大单元延时的要求。
北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV·cm2/mg、8.62MeV·cm2/mg、12.6MeV·cm2/mg和21.3MeV·cm2/mg的四种地面重离子辐照测试环境。将TSMC40nm工艺下原始的延迟单元DEL500D1BWP12T和本发明所实现的延迟单元DEL500D1BWP12T分别连接在相同的1000级反向器链的输出端，1000级反向器链的输入端连接低电平。将上述电路置于北京原子能研究院H-13串列加速器产生的LET值分别为2.88MeV·cm2/mg、8.62MeV·cm2/mg、12.6MeV·cm2/mg和21.3MeV·cm2/mg的地面重离子辐照测试环境中，统计各LET的重离子辐照过程中两个延迟单元所产生的SET脉冲的宽度。每种LET的重离子辐照总注量为107ion/cm2。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的TSMC40nm工艺下原始的延迟单元DEL500D1BWP12T和利用本发明所实现的延迟单元DEL500D1BWP12T在LET值分别为2.88MeV·cm2/mg、8.62MeV·cm2/mg、12.6MeV·cm2/mg和21.3MeV·cm2/mg的地面重离子辐照过程中所产生的SET脉冲的宽度。每种LET的重离子辐照总注量为107ion/cm2。从表1的统计可以看出，本发明的抗SET能力优于原始的依靠增大晶体管沟道长度来实现大的电路延时的延迟单元，适合用于抗SET加固集成电路的标准单元库，可应用于航空、航天等领域。
表1
表2为TSMC40nm工艺下原始的延迟单元DEL500D1BWP12T、依靠增大反相器的数目所实现的延迟单元DEL500D1BWP12T以及利用本发明所实现的延迟单元DEL500D1BWP12T版图的面积。从表2的统计数据可以看出，本发明的面积开销(4.41um2)远小于依靠增大反相器数目所实现延迟单元的面积开销(11.76um2)，与原始的依靠增大晶体管沟道长度来实现大的电路延时的延迟单元面积(5.586um2)相当，适合用于低面积开销标准单元库的设计。
表2
单元 面积(um2)
原始的延迟单元 5.586
依靠增大反相器的数目所实现的延迟单元 11.76
利用本发明的版图结构所实现的延迟单元 4.41
综合表1和表2的对比结果，可以得出结论：采用本发明所实现的延迟单元，其抗SET的能力优于原始的依靠增大晶体管沟道长度来实现大的电路延时的延迟单元；同时，其面积开销较依靠增大反相器的数目所实现的延迟单元要小得多。

Claims (3)

1.一种低面积开销的抗单粒子瞬态的延迟单元，其特征在于，包含一个输入端口A，一个输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容；N为整数，N的大小取决于延迟单元的延迟和工艺尺寸；N级反相器结构完全相同，记为第一级反相器、…、第i级反相器、…、第N级反相器，i为整数，2≤i≤N-1；本发明在构建延迟单元的反相器链每一级反相器的输入端，即在第一级反相器、…、第i级反相器、…、第N级反相器的输入端，分别加上一个环漏栅的负载电容，以增加延迟单元的延迟；N个环漏栅的负载电容结构完全相同，记为第一电容、…、第i电容、…、第N电容；
输入端口A连接第一电容、第一PMOS管的栅极Pg1、第一NMOS管的栅极Ng1；
第一级反相器由第一PMOS管和第一NMOS管组成；第一PMOS管的的栅极Pg1连接输入端口A、第一NMOS管的栅极Ng1和第一电容；漏极Pd1连接第一NMOS管的漏极Nd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2；第一NMOS管的的栅极Ng1连接输入端口A、第一PMOS管的栅极Pg1和第一电容；漏极Nd1连接第一PMOS管的漏极Pd1，并连接第二电容、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2；第一PMOS管源极Ps1连接到电源VDD；第一NMOS管源极Ns1连接到地VSS；
第i级反相器由第iPMOS管和第iNMOS管组成；第iPMOS管的的栅极Pgi连接第i-1PMOS管的漏极Pdi-1、第i-1NMOS管的漏极Ndi-1、第iNMOS管的栅极Ngi和第i电容，漏极Pdi连接第iNMOS管的漏极Ndi、第i+1电容、第i+1PMOS管的栅极Pgi+1、第i+1NMOS管的栅极Ngi+1；第iNMOS管的的栅极Ngi连接第i-1PMOS管的漏极Pdi-1、第i-1NMOS管的漏极Ndi-1、第iPMOS管的栅极Pgi和第i电容，漏极Ndi连接第iPMOS管的漏极Pdi、第i+1电容、第i+1PMOS管的栅极Pgi+1、第i+1NMOS管的栅极Ngi+1；第iPMOS管源极Psi连接到电源VDD，第iNMOS管源极Nsi连接到地VSS；
第N级反相器由第NPMOS管和第NNMOS管组成；第NPMOS管的的栅极PgN连接第N-1PMOS管的漏极PdN-1、第N-1NMOS管的漏极NdN-1、第NNMOS管的栅极NgN和第N电容，漏极PdN连接第NNMOS管的漏极NdN、输出端口Y；第NNMOS管的的栅极NgN连接第N-1PMOS管的漏极PdN-1、第N-1NMOS管的漏极NdN-1、第NPMOS管的栅极PgN和第N电容，漏极NdN连接第NPMOS管的漏极PdN、输出端口Y；第NPMOS管源极PsN连接到电源VDD，第NNMOS管源极NsN连接到地VSS。
2.如权利要求1所述的低面积开销的抗单粒子瞬态的延迟单元，其特征在于所述第一电容、…、第i电容、…、第N电容的结构相同，均采用集成电路中广泛采用的环漏栅结构的负载电容；环漏栅结构的负载电容其中一极为与栅相连的多晶，这一极环绕覆盖晶体管的漏极边沿，另外一极为晶体管的漏极区域。
3.如权利要求1至2中任意一项所述的低面积开销的抗单粒子瞬态的延迟单元，其特征在于，N≥4。
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