CN105706231A - 热管理电路材料、其制造方法以及由其形成的制品 - Google Patents

热管理电路材料、其制造方法以及由其形成的制品 Download PDF

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Abstract

一种热管理电路材料包括：导热金属芯基底；在金属芯基底的两侧上的金属氧化物介电层；在金属氧化物介电层上的导电金属层；以及填充有导电含金属的芯元件的至少一个通孔通路，所述导电含金属的芯元件连接每一个导电金属层的至少一部分，其中所述通孔通路的围阻壁被金属氧化物介电层覆盖，所述金属氧化物介电层连接在金属芯基底的相反面上的金属氧化物介电层的至少一部分。还公开了制造这样的电路材料的方法，包括通过将金属芯基底的表面部分氧化转变来形成金属氧化物介电层。还公开了具有安装在电路材料中的发热电子器件(例如，HBLED)的制品。

Description

热管理电路材料、其制造方法以及由其形成的制品
背景技术
本发明涉及包括一个或更多个导电通路的热管理电路材料。这样的电路材料可以用于支承光电子器件、微波器件、射频器件、功率半导体器件或其他电子器件。
虽然现今存在各种可用的电路材料，但是尤其需要用于高功率应用(即，产生高比能或涉及高操作温度的应用)的电路材料。特别地，被设计成载送较高电流负载的半导体可能具有操作温度上限，高于该上限半导体可能发生故障，危害整个电路的操作可靠性。已将被设计用于热管理的电路材料用于需要散热之处，以使操作温度保持在期望的范围内。这样的散热性热管理电路材料可以适用于高功率二极管、晶体管等。例如，可以将光电子器件、微波器件、RF器件、开关器件、放大器件或其他电子器件安装在提供支承并用于将热从器件移除的基底上。这样的基底需要足够的介电强度和良好的导热性。
热管理电路材料通常具有用于将热从高功率部件传导出去的导热基体或芯基底(通常为导热金属，例如铝)。介电层使芯基底与设置在介电层上的可图案化或经图案化的导电金属层(通常为金属，例如铜)绝缘。这样的电路材料有时被称为绝缘金属基底或IMS。已知使用介电材料来使导热基体在一面或两面上绝缘。这样的绝缘金属基底也可以被称为金属芯印刷电路板(MCPCB)。热管理电路材料还可以包括任选地通过热界面材料层而附接至散热片的基底层。然而，热管理电路材料可以包括金属板或支承框架作为芯基底，具有或不具有单独配置的散热片。
热管理电路材料上的介电材料应具有高介电强度，以确保与关联于电子器件的电路电绝缘，从而避免或防止短路。然而，设置在导热芯基底上的一个或更多个介电层可能限制电路材料的期望热导率。因此，介电材料应具有足够的热导率来耗散由器件所产生的热，否则可能对安装在电路材料上的器件的性能、可靠性以及寿命产生负面影响。一般而言，具有增大的介电强度的介电材料使得电路材料能够具有更薄的绝缘层，这可减小热阻(对于相同的绝缘材料而言)。介电材料的其他电子特性也可以是相关的。例如，对于RF和微波应用而言，热管理电路材料包含具有高介电常数的介电材料也可能是有益的。
在现有技术中已知许多不同的有机及无机介电材料。特别地，已知使用作为聚合物的介电材料来使导热基体绝缘，所述聚合物为例如带有导热陶瓷粉末的环氧树脂、含氟聚合物、聚酰亚胺、或它们的复合材料。然而，这样的聚合物介电材料可能具有低的热导率，此外，可能呈现不足的对于高操作温度(例如，大于150℃)来说所需的热稳定性。另一方面，无机介电材料可以具有较高的热导率(通常大于或等于约20瓦/米·开氏度或W/m·K)、低的热膨胀系数(通常小于或等于百万分之十/摄氏度，ppm/℃)、以及高的热稳定性(例如，最高达约900℃)。然而，无机介电材料可能需要粘合剂以使导电金属层粘合。无机介电材料可以具有较低的介电强度，通常小于或等于约20千伏/每毫米介电厚度(伏/密耳)，因此可能需要较厚的层(大于或等于10密耳/250微米)，这进而可能降低热导率。这对于日益需要更小部件和更高热导率的应用而言可能是不利的。
可以通过各种技术获得用于绝缘金属基底的无机介电层。可以通过如在GB2162694中所述的阳极化工艺或如在美国专利2008257585A1中所述的等离子体电解氧化(PEO)而在散热片上直接形成介电层。或者，Shashkov等人在WO2012/107754中公开了一种通过施加一系列具有交替极性的电压脉冲以相对于电极对金属基底加电偏压而在电解室中的金属基底上形成非金属涂层或非金属层的方法。根据该技术，可以向金属基底施加较高的电压脉冲，同时显著减小或消除不期望的微放电水平，所述微放电可能对所期望的涂层特性具有不利影响。WO2012/107754的工艺可以有利地使用作为胶态的电解质，该电解质包含分散在水相中的固体颗粒。所述固体颗粒可以被转移到并且被结合到生长中的非金属涂层内，其中所述固体颗粒可以有利地改变生长中的涂层的特征孔尺寸和结晶结构，这进而可以提供改进的硬度、热导率和电击穿。
同样为Shashkov等人的WO2012/1077555公开了如通过WO2012/107754的工艺制造的绝缘金属基底可以被用于支承器件并且可以在一面上被固定至散热片。绝缘金属基底上的陶瓷介电涂层可以具有大于50KVmm-1的介电强度以及大于5Wm-1K-1的热导率。Shashkov等人示出一种与封装器件或芯片(例如，LED)一起使用的绝缘金属基底(IMS)，其在一侧上绝缘并在另一侧上具有散热片。贯穿陶瓷涂层的热通路可以连接至金属散热片以提供进一步热传递。WO2012/107754一般性地公开了可以在形成介电涂层之前通过掩模工艺、在已形成涂层之后通过蚀刻工艺、或者通过对陶瓷介电涂层进行激光烧蚀来形成这样的热通路。
需要一种用于高功率应用的热管理电路材料，其具有用于与高功率器件例如(HBLED)高亮度发光二极管一起使用的期望热特性和电特性。期望该电路材料较薄。这样的电路材料在芯金属基底的两侧上具有针对芯金属基底的相反侧上的导电金属层的介电绝缘体，其中导电通路连接导电金属层。期望这样的热管理电路材料：其中介电绝缘体提供高热导率与低电导率的良好平衡，该电路材料可以被用于安装用于高功率应用的一个或更多个电子器件例如高亮度发光二极管(HBLED)封装。另外，期望这样的热管理电路材料能够被有效且经济地制造。
发明内容
可以通过如下电路材料来克服或减少现有技术的热管理电路材料的上述及其他缺点和不足，所述电路材料包括：导热金属芯基底；在金属芯基底的第一侧上的第一金属氧化物介电层；在导热金属芯基底的第二侧上的第二金属氧化物介电基底层，金属芯基底的第二侧与第一侧相反；在第一金属氧化物介电层上的第一导电金属层；在第二金属氧化物介电层上的第二导电金属层；在所述金属芯基底中的填充有导电含金属的芯元件的至少一个通孔通路(through-holevia)，所述导电含金属的芯元件电连接第一导电金属层和第二导电金属层中的每一个的至少一部分，其中限定通孔通路的壁覆盖有中间金属氧化物介电层，所述中间金属氧化物介电层将所述第一金属氧化物介电层与所述第二金属氧化物介电层横向地接合，所述金属氧化物介电层使导电金属绝缘。因此，第一介电层、第二介电层和中间介电层(统称为“介电层”)可以形成连续的介电层(在介电层中没有形成可能导致短路的孔)，所述连续的介电层使导热金属芯基底绝缘于导电金属层和通孔通路中的含金属的芯元件，其中介电层通过包括使金属芯基底的表面部分氧化的工艺制成。在一个实施方案中，金属氧化物介电层可以具有大于或等于约5瓦/米·开氏度的热导率和/或大于或等于50KVmm-1的介电强度。
任选地，在介电层与导电金属层或通孔通路中的含金属的芯元件之间可以存在粘合改进层。在一个实施方案中，金属粘合改进层存在于第一导电金属层与第一金属氧化物介电层之间、第二导电金属层与第二金属氧化物介电层之间、以及通孔通路中的含金属的芯元件与中间金属氧化物层之间，但从金属氧化物介电层的不与导电金属层接触的其他区域去除金属粘合改进层。
本发明的另一方面涉及一种制品，所述制品包括选自以下中的电子器件：被支承在具有图案化导电层的上述电路材料上的光电子器件(例如，LED(发光二极管)，特别地包括HBLED(高亮度LED)、RF器件、微波器件、开关器件、放大器件或其他电子器件，即，其中使用电路材料用于安装电子器件，例如以获得包括绝缘基底的封装LED。所述电子器件可以是生热半导体、二极管或晶体管。
本发明的又一方面涉及一种制造电路材料的方法，所述方法包括：提供导热金属芯基底；在金属芯基底中形成(例如，钻孔)至少一个通孔通路；通过包括在金属芯基底的金属的表面层中将金属氧化转变成金属氧化物的工艺来在金属芯基底的相反侧上以及在所述通孔通路中形成金属氧化物介电层；至少在金属芯基底的相反侧上施加导电金属(例如，铜)。因此制造而得到的电路材料可以具有大于或等于约50瓦/米·开氏度的热导率。
本发明的一个实施方案涉及一种制造电路材料的方法，所述方法包括：提供铝芯基底；在铝芯基底中钻出导电通孔通路的图案；通过包括将芯基底的铝氧化转变成氧化铝的工艺来在铝芯基底的相反侧上以及在所述通路中形成氧化铝(氧化铝或Al2O3)介电层，其中所述方法包括：在容纳水性电解液和电极的电解室中布置铝芯基底，其中至少铝芯基底的表面以及电极的一部分接触水性电解液；以及通过施加电压(具体为一系列具有交替极性的电压脉冲)达预定时间段而对铝芯基底相对于电极加电偏压，其中正电压脉冲对铝芯基底相对于电极加阳极偏压并且负电压脉冲对铝芯基底相对于电极加阴极偏压，其中可以控制正电压脉冲和负电压脉冲的幅值，使得铝介电层的表面(包括通孔通路的围阻壁(containingwall))然后可以被选择性的镀覆铜。
热管理电路材料可以具有期望的特性组合，包括提供较高的热导率、低的电导率、以及高的热稳定性和尺寸稳定性的金属氧化物介电层，其中所述特性组合优于可比较的电路材料中所得到的特性组合。有利地，所述电路材料还可以被设置在薄的截面中。另外，所述电路材料可以被制成较大的面板，其随后可被细分，导致用于制造优良产品的更加经济的工艺。
本领域技术人员根据下面的详细描述及附图将意识并理解本发明的特征和优点。
附图说明
现在参照示例性附图，其中在若干附图中相同的元件以相同的附图标记表示：
图1是根据本发明的一个实施方案的热管理电路材料的透视图；
图2是热管理电路材料的截面的显微图像，例如如图2中所示；
图3A、图3B和图3C示出根据本发明的一个实施方案的可以用于安装LED封装件的热管理电路材料，其中图3A至图3C是俯视图、仰视图和截面图，其中电路材料芯基底已被钻出多个通孔通路；以及
图4A和图4B是其中已安装LED器件的热管理电路材料的两个替代实施方案的截面图。
具体实施方式
本发明的发明人已发现可以有利地制造热管理电路材料，所述热管理电路材料包括：导热金属芯基底；在金属芯基底的相反的基本上平坦侧上的金属氧化物介电层；在金属氧化物金属氧化物介电层中的每一个上的导电金属层；以及填充有导电含金属的芯元件的至少一个通孔通路，所述导电含金属的芯元件连接导电金属层中的每一个的至少一部分。在一个实施方案中，通孔通路的围阻壁被金属氧化物介电材料层覆盖，所述金属氧化物介电材料层连续地连接至在金属芯基底的相反侧上的金属氧化物介电层，共同地形成对于金属芯基底与所述导电金属层以及通孔通路中的导电含金属的芯元件的“金属氧化物介电绝缘体”。
金属氧化物介电绝缘体可以通过包括使金属芯基底的表面部分中的金属氧化的工艺而形成。还公开了一种具有安装在电路材料上的电子器件(例如，HBLED)的制品。
金属氧化物介电层可以被设计成提供优异的热导率和介电强度二者以及其他所期望的电特性。电路材料可以具有大于或等于约50瓦/米·开氏度的热导率。也可以获得有利的物理特性，包括小于或等于25ppm/℃的z轴热膨胀系数。另外，金属氧化物介电层可以提供例如在500℃或更高的操作温度下的优异的热稳定性。最后，金属氧化物介电层可以为电路材料的后续处理提供所期望的化学稳定性。无论使用有机材料、无机材料、还是有机/基于填料的介电材料，这样的特性平衡媲美于在可比较的电路材料中所得到的。在一个实施方案中，金属氧化物介电层包含氧化铝，但是也可以存在其他金属氧化物及其组合，如下所讨论的。
相较于有机介电材料，金属氧化物介电层不存在对导热芯金属基底的粘合问题。因此，可以通过消除在介电层与金属芯基底之间的粘合层(即，粘合改进层)的需要而高效地制备电路材料，所述粘合层可能是不利的，这是因为所述粘合层可能使电路材料的热阻增大。
相较于使用其他无机材料(例如，氮化铝(AlN))，可以利用相对廉价的材料及制造工艺来制造本发明的金属氧化物介电层。另外，热阻Rth(热导率的倒数)可以明显小于AlN介电层的热阻。在一个实施方案中，基于金属氧化物材料的优异物理特性，通过如下工艺来制造金属氧化物介电层，所述工艺提供热导率或介电强度的优异平衡，即使与由金属芯基底中的金属制造类似的含金属氧化物的组合物的替代工艺相比时也是如此。
特别地，可以通过如下工艺制造电路材料，所述工艺出乎意料地使金属芯基底的相反侧以及通孔通路的围阻壁在同一氧化工艺期间同时且有效地被同一金属氧化物材料覆盖。这是出乎意料的，尤其是考虑到通孔通路的配置以及若绝缘不充分则会发生短路的风险。另外，这样的工艺可以消除对通过钻透金属氧化物介电层和金属芯基底二者(这可能需要激光钻孔)而更困难地制造通孔通路的需求。因此，可以通过如下工艺来制造本发明电路材料，所述工艺包括对金属芯基底进行钻孔，而不对陶瓷或其他无机介电层钻孔。因此，可以利用机械钻孔来节省激光钻孔的花费，同时也将钻孔工艺的碎屑影响限于低成本的铝(而非更加昂贵的AlN或其他陶瓷材料)。
又一优点在于，可以将电路材料制造成面板的形式，所述面板具有实质上大于当前业内LED的4.5英寸×4.5英寸(4.5×4.5英寸)的尺寸。在本发明的方法中，实用的是制造面板，所述面板可接着被细分成具有这样的标准尺寸并各自用于HBLED或其他LED的多个面板。或者，可以考虑用于所安装的LED的较大规格，例如8英寸晶片。相比之下，现有技术中的陶瓷坯板难以被制成实质上大于4.5×4.5规格的尺寸。
在其上待形成介电层的金属芯基底可以被施加掩模，使得金属氧化物涂层仅被施加至期望具有介电功能性的预定区域。或者，金属芯基底可以被完全涂覆有金属氧化物层。金属芯基底可以具有任意期望的形状。具体地，金属芯基底可以是如在HBLED中所使用的基本上平坦的薄板。
本文中所使用的术语“金属的或金属”旨在描述这样的材料(包括半金属组合物)的广义类别。因此，这些术语描述例如纯铝或纯镁等单质金属、以及一种或更多种元素的合金、以及金属间化合物。实际上，金属芯基底可以是可以在本发明的上下文中发挥作用的市售金属或半金属组合物。具体地，用于芯金属基底的金属可以为铝、镁、钛、锆、钽、铍、以及其合金或金属间化合物。更具体地，该金属基本上为铝或其合金，该合金具体地主要或基本上为铝。
在提及介电层或绝缘时的术语“金属氧化物”或“含金属氧化物”是指基于一种或更多种金属氧化物的材料，但是其他化合物(例如，金属氢氧化物)可以以较少的量存在。例如，基于铝金属向氧化铝(Al2O3或氧化铝)的氧化的介电层可以包括如在氧化期间可能产生的其他化合物，例如氢氧化铝或Al(OH)3。另外，如下所述，固体颗粒(例如玻璃)或其他非金属材料可以通过电解而在介电层生长期间被引入到介电层中。金属氧化物介电层可以包含至少60wt％的一种或更多种金属氧化物，具体地至少80wt％或90wt％的一种或更多种金属氧化物，例如，氧化铝。
可以通过从导热金属芯基底选择性地去除金属以产生从金属芯基底的一侧延伸至另一侧的孔来形成金属芯基底中的一个或更多个通孔通路。这可以在形成金属氧化物介电层之前完成。具体地，可以通过以机械方式钻透金属芯基底来形成通孔通路。或者，可以通过蚀刻或激光钻孔来形成通孔通路。因此，有利地，通孔通路无需通过增加费用和难度的钻透或蚀刻透过金属氧化物介电层来形成。
通孔通路的截面可以具有各种截面形状，包括圆形或非圆形形状。通孔通路可以具有各种直径或等效直径，例如，在10微米至1000微米的范围内、具体地在50微米至500微米的范围内、更具体地在100微米至300微米的范围内、最具体地在150微米至250微米的范围内。可以独立地预先确定多个通孔通路中的每一个的、或者通孔通路图案的截面形状和/或尺寸。在一个实施方案中，电路材料中的通孔通路具有直径基本上均一的圆形形状。
为了实现第一导电金属层与第二导电金属层之间的连接，电路材料中可以存在多个通路，例如每个单独的电路具有1个至40个、具体地2个至16个通路，其中每个面板(例如，4.5英寸×4.5英寸的面板)具有50个至35000个电路。因此，例如，可以将电路材料制成具有1000个单独电路的面板形式，每个电路含有4个通路，致使每个4.5×4.5的面板具有4000个通路。在经封装的LED的制造中，随后可以例如利用金刚石刀片将每个面板分割成许多单元，每个单元具有例如30个用于60瓦灯泡的发光二极管。
因为可以在形成绝缘介电层之前形成通孔通路，使得在所述通路中也可以形成介电层，所以由此稍后在所述介电层上施加粘合改进层(例如，金属籽晶层)也可以致使该粘合改进层亦存在于通孔通路的壁上的介电层上，以及存在于被施加至经绝缘的金属芯基底的导电金属下方。因此，在一个实施方案中，在通孔通路中，在所述通路中的导电含金属的芯元件与通孔通路的围阻壁上的金属氧化物层之间具有粘合促进层，例如，溅射金属籽晶层，所述粘合促进层可以被均匀地同时施加至导热芯基底上的介电层的整个表面，并且随后在不期望铜或其他金属镀层之处去除所述粘合促进层。
金属氧化物介电层的厚度可以为约1微米至50微米(约0.04密耳至约2密耳)、具体地为约0.13密耳至约1.2密耳(约5微米至约30微米)、且更具体地为约10微米至约30微米、最具体地为12微米至20微米。在一个实施方案中，在金属芯基底的相反侧上以及在通孔通路中的第一介电层和第二介电层的平均厚度可以是基本上均匀的，例如，彼此偏差在50％以内、更具体在25％以内、最具体在10％以内。
在一个实施方案中，金属氧化物介电层的厚度具体为小于40微米、且具体地小于20微米、更具体地小于15微米。金属氧化物介电层越薄，则跨所述层的热传递越有效。因此，提供具有甚至更小厚度(例如，5微米至15微米)的金属氧化物介电层可以是有利的。
可以至少部分地通过使金属芯基底的表面的一部分氧化来形成使导热芯基底绝缘的金属氧化物介电层。根据本发明的一个方面的电路材料可以包括已被选择性地施加至金属芯基底的一部分或整个金属芯基底的金属氧化物介电层。因此，在一个实施方案中，通过如下方法来形成金属芯基底上的金属氧化物介电绝缘体，所述方法包括在容纳水性电解液和电极的电解室中布置其中形成有一个或更多个通孔通路的金属芯基底。所述金属芯基底可以是例如电路板、具体为薄面板的形式，该薄面板具有两个基本上平坦侧，在所述薄面板中，已通过钻孔形成或以其他方式制得一个或更多个通孔通路。为了在金属芯基底的上表面部分中转变及生长金属氧化物层，可以向金属芯基底施加电压以对该金属芯基底相对于电极加电偏压。金属芯基底的至少在其上期望形成金属氧化物介电层的表面(具体为金属芯基底的两侧以及通孔通路的围阻壁)以及电极的一部分接触水性电解液。
在一个实施方案中，施加一系列具有交替极性的电压脉冲达预定时间段。正电压脉冲对基底相对于电极加阳极偏压，而负电压脉冲对基底相对于该电极加阴极偏压。正电压脉冲的幅值可以被以恒电压方式控制，即，针对电压而被控制，而负电压脉冲的幅值可以被以恒电流方式控制，即，参照电流而被控制。这样的在本发明电路材料中形成金属氧化物介电层的方法例如在WO2012/1077555和WO2012/107754中被详细公开，其公开的全部内容通过引用并入本文中。通过施加一系列具有交替极性的电压脉冲(其中正脉冲以恒电压方式控制并且负脉冲被以恒电流方式控制)，可以将高电压脉冲施加至金属芯基底而不会引起明显程度的微放电。通过在形成金属氧化物介电层期间最小化或避免微放电事件，可以控制表面粗糙度以及涂层孔隙率的大小。已发现，这会有效且连续地对通孔通路(尽管其具有形状精细的性质)涂覆金属氧化物绝缘层，使得在所安装电子器件的操作期间在所述通路中避免短路。另外，单一或连续镀覆操作可以同时“涂覆”金属基底层的相反侧以及通孔通路，而非必须单独或独立地进行单元操作，这使得制造非常高效。另外，尤其考虑到有利的制造以及所涉及的经济性材料，对于介电层(包括精细特征的通路中的介电层)的电特性，可以获得优异且有利的特性平衡。
在其中施加一系列具有交替极性的电压脉冲的工艺的一个实施方案中，可以通过对正电压脉冲和负电压脉冲进行定形而避免在电压脉冲期间出现电流尖峰，例如，如在WO2012/107754中公开描述的。在一个实施方案中，正电压脉冲和负电压脉冲中之一或二者在形状上基本上为梯形。期望避免、减少或消除电流尖峰，这是因为其与金属氧化物介电层的击穿以及微放电相关联。微放电可能对用于绝缘目的的介电层的特性具有不利影响。例如，微放电可能影响金属氧化物介电层中孔的结构和尺寸，并因此影响介电层的介电强度。
在一个实施方案中，在正电压脉冲期间发生金属芯基底中的材料向金属氧化物绝缘体表面层的转变，其中金属芯基底相对于电极被施加阳极偏压，如下所述。在水性电解液中的含氧物质与金属芯基底反应时，形成金属氧化物绝缘体。因此，连续的正电压脉冲可以增大金属氧化物层的厚度。随着金属氧化物层的厚度增大，绝缘体的电阻可能增大，并因此对于所施加电压来说较少的电流可以流动。因此，尽管使各正电压脉冲的峰值电压在预定时间段中恒定可能是有利的，但是伴随每个连续电压脉冲的电流流动在预定时间段中可能减小。
此外，随着金属氧化物绝缘体的厚度增大，金属氧化物介电层的电阻可能增大，因此在每个连续负电压脉冲期间流经金属氧化物层的电流可能使金属氧化物层发生电阻加热。负电压脉冲期间的这种电阻加热可以有助于使金属氧化物层中的扩散水平增大，并因此可以有助于在形成中的介电层内的期望的结晶和晶粒形成。在一个优选实施方案中，通过控制金属氧化物层的形成(其中避免了微放电)，可以形成用于绝缘的较致密的金属氧化物层，该金属氧化物层包含尺度非常小的微晶或晶粒尺寸。本文中所使用的术语“晶粒尺寸”是指跨金属氧化物介电层中的晶粒或晶体的平均尺寸的距离。
在一个实施方案中，电压脉冲的脉冲重复频率可以为0.1KHz至20KHz、具体为1.5KHz至15KHz或者2KHz至10KHz。例如，有利的脉冲重复频率可以为2.5KHz或3KHz或4KHz。在低的脉冲重复频率下，金属氧化物层可能经历一段时间的生长，然后经历一段时间的欧姆加热。因此，与利用较高的脉冲重复频率相比，所得到的金属氧化物层可能获得较粗糙的结构或表面轮廓，并且相对较高的脉冲重复频率可以产生更加精细的结构以及更加光滑的涂层表面，但是该工艺的生长速率以及效率在一定程度上可能减小。
形成用于绝缘的金属氧化物层的方法可以在电解液中进行，该电解液为碱性水溶液，具体是pH为9或更大的电解液。具体地，该电解液具有大于1mScm-1的电导率。电解液可以包含碱金属氢氧化物，特别是包含氢氧化钾或氢氧化钠的那些。
有利地，该电解液可以为胶态的并且包含分散于水相中的固体颗粒。具体地，该电解液可以包含一定比例的颗粒尺寸小于100纳米的固体颗粒，其中颗粒尺寸是指颗粒的最大尺寸的长度。
因此，在一个实施方案中，在所施加的电压脉冲期间产生的电场可以使分散于水相中的带静电的固体颗粒朝着其上正在生长金属氧化物层的金属芯基底的表面运送。当固体颗粒接触生长中的金属氧化物层时，固体颗粒可以与所述层反应和/或与所述层物理混合，并变得结合到所述层中。因此，在使用胶态电解液时，金属氧化物层可以任选地包括通过使金属基底的表面的一部分氧化而形成的材料以及源自电解液的胶态颗粒二者。具体地，分散于水相中的金属氧化物固体颗粒可以在电解过程的电场作用下迁移至生长中的金属氧化物层的孔中。一旦在所述孔内，所述固体颗粒就可以例如通过烧结工艺而与金属氧化物层以及已迁移进入金属氧化物层的孔中的其他固体颗粒二者发生交互作用或反应。以此方式，据信孔的尺寸可以减小并且金属氧化物层会形成所期望的纳米孔隙率。通过减小孔隙率，金属氧化物介电层的密度增加。透过金属氧化物介电层的孔隙的尺寸减小可以显著增大所述层的介电强度和热导率，已发现这有助于在金属芯基底的各个侧上以及在通孔通路中形成有效的介电层。
电解液可以包含最初存在于电解质溶液中的固体颗粒。或者，可以在电解过程期间向水性电解液添加固体颗粒。固体颗粒可以是陶瓷颗粒，例如结晶陶瓷颗粒或玻璃颗粒，并且一定比例的颗粒可以具有小于100纳米的最大尺寸。在一个实施方案中，固体颗粒可以是选自硅、铝、钛、铁、镁、钽、稀土金属、及其组合中的元素的一种或更多种金属氧化物或氢氧化物。在一个实施方案中，胶态电解液中的固体颗粒可以具有特征等电点，对应于该等电点的pH可以与该电解液的水相的pH相差1.5或更多，使得在施加双极性电脉冲期间，所述固体颗粒可以在所施加电场的影响下朝向金属芯基底的表面迁移并且在形成金属氧化物绝缘层时变得结合到该金属氧化物绝缘层中。
如上所述，形成金属氧化物层的方法可以持续预定时间。特别地，可执行该过程达提供金属氧化物介电层的所期望或所预先选择的厚度所需要的时间，以为预期目的或应用提供必要的绝缘。在一个实施方案中，预定时间可以为1分钟至2小时、具体为8分钟至20分钟。金属氧化物材料的层的形成速率可以取决于许多因素，包括：电压、用于对基底相对于电极加偏压的波形、和/或当该方法采用胶态电解液时胶态电解液中的颗粒的密度和尺寸、以及所涉及的时间。
如可以被本领域技术人员所理解的，适用于在金属芯基底的表面上形成金属氧化物介电层的设备可以包括：用于容纳水性电解液的电解室；可位于该电解室中的电极；以及能够在金属芯基底与电极之间施加电压(具体为一系列具有交替极性的电压脉冲)的电源。在一个实施方案中，电源包括第一脉冲发生器，所述第一脉冲发生器用于产生以恒电压方式受控的系列正电压脉冲，以对金属芯基底相对于电极加阳极偏压。所述电源还可以包括第二脉冲发生器，所述第二脉冲发生器用于产生以恒电流方式受控的系列负电压脉冲，以对所述基底相对于电极加阴极偏压。
利用这样的技术，电路材料的金属氧化物介电层的表面中的孔的平均直径可以小于500纳米、具体地小于400纳米、更具体地小于300纳米或小于200纳米。金属氧化物介电层可以具有平均晶粒尺寸小于500纳米(0.5微米)的结晶结构。
可以使用使金属芯基底的表面氧化的其他方法。例如，可以使用经适当优化的常规阳极化来在金属芯基底上形成金属氧化物介电层，如通过常规阳极化所熟知的。然而，常规阳极化往往产生更多孔的且通常具有非晶结构(即，经阳极化的涂层很少为结晶的)的介电层。其中已通过阳极处理工艺而形成有介电层的电路材料可能被限于要求较不严格的较低功率的应用。使金属芯基底的表面氧化的又一方法是通过等离子体电解氧化(PEO)，其为一种阳极化，如本领域技术人员将理解的。所产生的介电层可以是结晶的，但往往具有较高的平均孔隙大小，这可能限制介电特性和热导率。
因此，期望在金属氧化物绝缘体中获得纳米尺度的孔隙，其可有助于实现所期望的和有益的机械特性和电特性，并且使通孔通路的绝缘更加有效。例如，低的平均孔径可以增大层的介电强度。高的介电强度可以意味着可以减小针对特定应用而实现预定最小介电强度所需的金属氧化物介电厚度，这进而可以增大该层的热导率。此外，较低的孔尺寸也可以通过改进穿过该层的热流动路径来提高金属氧化物介电层的热导率。具体地，在一个实施方案中，电路材料中的金属氧化物介电层的孔的平均尺寸小于400纳米、具体地小于300纳米，以提高电路材料的特性。
更具体地，根据电路材料的一个实施方案，电路材料的介电层是结晶氧化铝材料，该结晶氧化铝材料包含平均直径小于200纳米、具体地小于100纳米(例如约50纳米或40纳米)的晶粒。这样的晶粒可以被称为晶体或微晶。因此，电路材料的一个具体实施方案可以包括作为纳米结构层的氧化铝介电层，其中氧化铝介电层包括具有纳米尺度尺寸的结构特征。细小的晶粒尺寸可以改进结构均匀性以及诸如硬度、耐磨性和光滑表面轮廓等特性。细小的晶粒尺寸也可以增大介电材料的热导率、介电强度和介电常数。
布置在金属氧化物介电层上的导电金属层有利地既是导电性又是导热性。用于形成本文中所公开的电路材料的有用导电金属层包括不锈钢、铜、镀镍的铜、铝、铜覆铝、锌、锌覆铜、铁、过渡金属、以及包括上述中至少之一的合金，其中铜特别有用且在本文中作为导电金属的代表。关于导电金属层的厚度没有特别限制，而且对导电金属层的表面的形状、尺寸或纹理也没有任何限制。在一个示例性实施方案中，导电金属层的厚度为约3微米至约200微米、具体地为约5微米至约180微米、更具体地为约7微米至约75微米。当存在两个或更多个导电金属层时，所述两个层的厚度可以相同或不同。
包含镀覆金属(具体地，电镀铜)的导电金属层特别有用。
在一个实施方案中，第一导电金属层和第二导电金属层以及通孔通路中的含金属的芯元件包含铜。镀铜的导电金属层还可以涂覆有银或金。第一导电金属层和第二导电金属层的总厚度可以为1微米至250微米，而金属芯基底的厚度可以为0.5mm至1.5mm、具体地为0.38mm至1.0mm，该厚度对应于所存在的通孔通路的厚度。
位于金属芯基底的相反侧上的第一导电金属层和第二导电金属层可以通过选自以下的工艺来形成：丝网印刷、金属墨印刷、无电镀金属化、电镀金属化、化学气相沉积(CVD)、以及等离子体气相沉积(PVD)金属化。因此，金属箔或挠性电路可以得以消除。导电金属层可以如以下所进一步讨论的被图案化，或者不被图案化。电路材料可以有利地呈面板的形式，所述面板所具有的面积为4.5英寸×4.5英寸的常规面板(图像面积为4英寸×4英寸的陶瓷坯板)的面积的15倍至20倍。随后，这样的较大的面板可以被分成单独的单元或者被用于制造较大的单独面板。例如，可以制成14英寸×22英寸的电路材料。例如，尺寸为14英寸×22英寸的面板可以实现3×5个面板图像的阵列或者相当于15个4.5英寸×4.5英寸的面板。
一般而言，可以通过总体上包括如下步骤的方法来制造电路材料：提供导热的金属芯基底；在该金属芯基底中形成至少一个通孔通路；通过包括使该金属芯基底的上表面部分中的金属氧化转变成金属氧化物的工艺而在该金属芯基底的相反侧上以及在所述通孔通路中形成金属氧化物介电层；以及然后在该金属芯基底的相反侧上的至少因此形成的金属氧化物介电层的表面之上施加铜或其他导电金属。(在以下对该方法的讨论中，将使用铜来代表导电金属，但应理解不将该方法限于铜)。
在一个实施方案中，可以在镀覆导电金属层期间用含金属的芯元件填充通孔通路，从而形成作为块体金属的含金属的芯元件，所述含金属的芯元件电连接金属芯基底的相反侧上的导电层。或者，可以在施加导电金属层之后用含金属的芯元件填充通孔通路，所述含金属的芯元件电连接金属芯基底的相反侧上的导电层，其中所述含金属的芯元件是通过用包含金属颗粒和有机树脂的金属膏填充通孔通路而制成，如本领域技术人员所理解的。因此，可以在镀覆导电金属层之后、之前、或同时填充通孔通路。第一金属氧化物介电层、第二金属氧化物介电层、和/或通孔通路中的介电层可以涂覆有粘合改进材料，具体地在形成金属氧化物介电层之后并且在于金属氧化物介电层的表面之上施加铜之前。例如，可以将金属籽晶层涂覆在金属氧化物层的表面上，以促进后续所施加的导电金属的粘合或者启动后续所施加的导电金属的镀覆来形成导电金属层。在一个实施方案中，金属籽晶层为溅射层，该溅射层包含厚度为100纳米至150纳米的钛(Ti)、接着为1微米至2微米厚的铜(Cu)。
在一个实施方案中，制造电路材料的方法还可以包括：在形成金属氧化物介电层以及任选地涂覆有粘合增强材料之后、但在镀覆或以其他方式施加铜之前，向经涂覆或未经涂覆的金属氧化物介电层施加抗蚀剂涂层，使抗蚀剂曝光并且对抗蚀剂进行显影。因此，在金属氧化物介电层的表面上镀覆铜之后，可以剥离抗蚀剂以产生图案化导电金属层。或者，可以镀覆铜或其他金属而不对其图案化，然后通过印刷和蚀刻铜来选择性地进行图案化。然而，附加镀覆可以更为成本有效。
在介电层的表面上溅射任选的金属籽晶层以提高后续铜层的粘合性的情况下，可以在金属氧化物介电层的表面上镀覆铜并且进行图案化之后，去除(例如，通过蚀刻)金属籽晶层。
在一个实施方案中，制造电路材料的方法包括：在形成金属氧化物介电层之后，用金属籽晶层涂覆所述金属氧化物介电层；并且在施加导电金属层之前，向经涂覆的金属氧化物介电层施加抗蚀剂涂层；使抗蚀剂曝光；对抗蚀剂进行显影；在金属氧化物介电层的其中抗蚀剂已被显影的区域之上镀覆导电金属层；剥离该抗蚀剂；以及从未被镀覆导电金属层的区域去除金属籽晶层。在一个替代实施方案中，可以用金属膏(例如，铜膏)填充通孔通路，并且对金属芯基底的相反侧上的导电金属层进行丝网印刷。所述方法还可以包括用另一金属(例如，银)镀覆铜层的表面以保护铜不被氧化并且提供改进的钎焊性。随后，在金属氧化物介电层的表面上镀覆一种或更多种金属之后，可以施加钎焊终止层，如本领域技术人员将理解的。
所述方法还可以包括：在金属氧化物介电层的表面上镀覆铜之后，将电路材料分成多个单独的面板，各个面板为约4.5英寸×4.5英寸(或者每一尺寸的偏差在50％以内、具体地在30％以内、更具体地在10％以内)，如单独的LED单元或封装件的标准尺寸。
所述方法还可以包括：在经绝缘的金属芯基底的表面上镀覆铜之后，在电路材料的表面上安装电子器件以提供包括电子器件的产品单元。在一个实施方案中，电子器件可以是HBLED，如以下进一步所讨论的。
在一个更具体的实施方案中，制造电路材料的方法可以包括：提供导热的金属芯基底；在该金属芯基底中钻出或以其他方式形成至少一个通孔通路；通过至少使该金属芯基底的金属氧化转变成金属氧化物而在该金属芯基底的相反侧上以及在所述通路中形成金属氧化物介电层；任选地用无机粘合改进材料涂覆所述金属氧化物介电层，其中所述方法还包括对导电金属层进行图案化。具体地，在一个实施方案中，可以通过向经籽晶层涂覆的金属氧化物介电层施加抗蚀剂涂层来对导电金属层进行图案化，然后，在对抗蚀剂进行曝光及显影之后，在金属氧化物介电层的表面之上镀覆铜，剥离该抗蚀剂，然后从金属氧化物介电层的未经镀覆的区域蚀刻掉或以其他方式去除无机粘合改进材料(例如，经溅射涂覆的金属籽晶层)。
因此，在用包含经溅射镀覆的金属籽晶层的无机粘合改进层涂覆金属氧化物介电层以促进铜对于介电层的粘合性的情况下，可以随后从金属氧化物介电层的未经镀覆的区域去除金属籽晶层，以防止短路。
可以通过在样品上测量多个点处的介电击穿电压来确定金属氧化物介电层的(并因此电路材料的)介电强度，所述测量是通过跨经与介电材料的表面以及内芯金属中任一者紧密接触的两个电极之间施加电压而进行的，使得所述电极间隔一段距离，所述距离等于在测量点处的金属氧化物介电层的厚度，其中可以经由侧面或者通过去除金属氧化物层的一部分来实现电极在介电层下方的接通。跨经电极布置直流电势，且随着电压增大而测量对于电压流的电阻。电流开始在所述电极之间流动时的电压被称为介电击穿电压，并且以伏/密耳厚度(V/mil)或V/mm为单元来度量。不同的介电击穿电压与不同的构造材料相关联，并且可以根据介电层的组成(包括导热金属的金属)、将表面部分转变成介电层的工艺、以及其他组成或处理因素而改变。厚度均匀性也可以影响介电击穿电压，并且较薄的区域显示出较低的介电击穿电压。然而，在任何情况下，连续且有效的覆盖率在必要时对于防止短路来说是重要的。
在一个实施方案中，可以向制造者供应电路材料以附接至表面，从而提供使热从电子器件(例如，半导体器件)进一步消散的路径。这样的表面的实例包括散热片等的表面。可以使用任意适合的方法以将热管理电路材料或源自热管理电路材料的电路附接至所述表面。在一个实施方案中，可以使用合适的导热层或处理(例如，导热粘合剂)将热管理电路材料附接至表面。这样的导热粘合剂在使用时可以是导电、半导体或非导电的。
在一个实施方案中，可以将电路材料附接至显著厚于金属芯基底层并且包括高热导率金属的导热散热片等。具有这样的特性的合适的金属包括：铝、铜、铝覆铜等；或者工程化热材料(例如，AlSiC、Cu/Mo合金等)。这样的导热散热片可以包括单个层、单一材料的多个层、或者包含两种或更多种不同材料的多个层。散热片可以具有单一均匀厚度，或者可以具有可变的厚度。导热基体层可以包括例如冷却片、管等特征，或者具有钻透散热片的管，冷却剂可以穿过所述管以进一步增大热传递。
在又一实施方案中，可以在图案化导电层或电路上以适当方式设置至少一个附加层以形成多层电路，所述至少一个附加层包括介电层、结合叠层、导电金属层、电路层、或包括前述中的至少之一的组合。
本文中所述的电路材料尤其在高温下可以具有优异的特性，例如良好的尺寸稳定性以及增强的可靠性(例如，经镀覆的通孔可靠性)、以及优异的铜(金属)剥离强度。
在一个实施方案中，电路材料(具体为金属氧化物介电层)在高于或等于150℃、具体地高于或等于400℃、更具体地500℃或更高的温度下热稳定。尤其在与高功率型固态器件组合使用时，电路材料可以具有可耐受暴露于例如钎焊、铜焊、和焊接等加工操作期间所经受的温度的热特性。可以经受在惰性气氛或氢气氛中约400℃的温度。通常，钎焊操作为约200℃的较低温度，而铜焊操作可以具有超过约425℃的较高温度。可以通过利用金属(例如，镍、锌、或可以减少氧化物在铜表面上形成的其他合适金属)的镀覆来减少由于利用这些高温工艺而引起的铜氧化物的形成。
对于一些应用而言，介电涂层可以具有高的介电常数。例如，在电路材料用于RF或微波应用中时期望高的介电常数。具体地，在一个实施方案中，电路材料可以包括介电常数大于7、具体地大于7.5、更具体地为约8至12(例如，9至10)的介电涂层。
在一个实施方案中，介电材料或金属氧化物层具有大于或等于1W/m·K、具体地大于或等于5W/m·K、更具体地大于或等于10W/m·K的热导率。此外，在一个实施方案中，所得到的包含两个金属氧化物层和导热金属的电路材料具有大于或等于50W/m·K、具体地大于或等于120W/m·K的热导率。
金属氧化物介电材料可以具有大于或等于800伏/密耳厚度(或大于50KV/mm(KVmm-1))、具体地60KV/mm(KVmm-1)至110KV/mm(KVmm-1)的介电强度。
介电层的耗散因数在以1GHz至10GHz的频率测量时可以小于或等于约0.008。
期望介电材料的热膨胀系数(CTE)尽可能地低。除了热导率方面的其他有益效果之外，低CTE在高温度操作期间对利用介电材料制备的电路材料施加较小的应变，其中CTE与导电金属层以及导热基体层的CTE更紧密地匹配。所述层之间的CTE匹配有助于防止电路基底在操作期间因粘合故障而引起的破裂、分层以及故障。
在一个实施方案中，介电材料的CTE小于或等于50ppm/℃、具体地小于或等于25ppm/℃。此外，金属氧化物介电材料的CTE可以大于0ppm/℃、具体地大于或等于1ppm/℃、更具体地大于或等于2ppm/℃。(相比之下，有机介电材料可以具有约25ppm/℃至约65ppm/℃的较高CTE，该CTE平均显著高于相邻金属层的CTE)。
具有金属氧化物介电层的电路材料可以对在印刷电路工艺中所经受的化学品表现出优异的抵抗力，以及对可能由切割、模塑、拉削、压印或折叠造成的机械故障表现出优异的抵抗力，所述机械故障可能引起一个或更多个层的损坏(例如，切割、裂开、破裂或刺穿)。电路材料的机械特性和电特性可以提供电底座，该电底座可以承受在后续组装期间以及在最终产品的功能操作期间所预期的加工条件。例如，电路材料可以承受对在印刷电路制造期间所经受的化学品的暴露，并且成品可以具有充足的机械耐用性以承受例如在LED制造中的安装技术及条件。
图1示出热管理电路材料的一个实施方案。参照图1，电路材料1包括：导热金属芯基底3；在金属芯基底3的第一基本上平坦侧上的第一金属氧化物介电层5；以及在导热金属芯基底的第二侧上的第二金属氧化物介电基底层7，所述第二侧与金属芯基底的第一侧相反。第一导电金属层9(在该实施方案中未被图案化)包括在第一氧化物金属氧化物介电层5上的导电金属(例如，铜)。第二导电金属层11被布置在第二金属氧化物介电层7上。
通孔通路13被填充(例如，被镀覆)有导电金属(其也可以是铜)，从而在该通孔通路中同时形成含金属的芯元件15，含金属的芯元件15可以电连接第一导电金属层9与第二导电金属层11中的每一个的至少一部分，其中通孔通路13形成在导热金属芯基底(及其金属氧化物介电层)中(由导热金属芯基底(及其金属氧化物介电层)限定)并从其一侧延伸至另一侧。
因此，限定通孔通路的围阻壁覆盖有中间层或第三金属氧化物介电层17，所述中间层或第三金属氧化物介电层17将第一金属氧化物介电层9与第二金属氧化物介电层11以物理方式接合(连续地连接)，而不包括可能造成短路的间隙。
如上所述，可以在施加导电金属层之前在金属氧化物介电层之上施加任选的粘合改进层(例如，金属籽晶层)，所述粘合改进层的厚度明显小于金属氧化物介电层的厚度，具体地小于介电层的厚度的四分之一。因此，在图1的热管理电路材料中，粘合改进层(未示出)可以存在于第一导电金属层9与第一金属氧化物介电层5之间、第二导电金属层11与第二金属氧化物介电层7之间、以及通孔通路15的金属氧化物层17与通孔通路13中导电含金属的芯元件15之间。在一个实施方案中，粘合改进层是包括溅射金属(例如，铜和/或钛)的金属籽晶金属。
图2是如图1所示并根据制造电路材料的工艺的一个实施方案所制造的热管理电路材料的放大截面的显微图像。图1与图2中的对应特征被对应地进行标记。图2的显微照片示出铝芯基底3的表面部分被转变成金属氧化物介电层5中的氧化铝，其中通孔通路中金属芯基底3在铝芯基底3中。
图3A至图3C示出可以被用作LED器件封装的副底座的热管理电路材料，该热管理电路材料包括钻孔有多个通孔通路20的金属芯基底18，所述通孔通路20能够在形成金属氧化物介电层和铜镀层之前被钻出。图3A示出热管理电路材料的俯视平面图，在图3B中以仰视图示出且在图3C中以截面图(沿图3B中的线C-C)示出。特别地，图3A示出镀覆有第一导电金属层24和第二导电金属层25的热管理电路材料22的一个实施方案的俯视平面图，第一导电金属层24被图案化成部分24a和24b，并且第二导电金属层25被图案化成部分25a和25b。在图3A中，虚线表示在第一导电金属层24下方的多个通孔通路26的位置，第一导电金属层24的各部分通过第一金属氧化物介电层28的各区域而被划分。在图3B中，第二金属氧化物介电层29可以在仰视图中被看到。在图3C中，明显看到填充有含金属的芯元件26的通孔通路20。
对于某些应用而言，电路材料可以具有多层结构。例如，然后可以在图1的电路材料中的第一导电金属层9和/或第二导电金属层11之上形成一个或更多个附加介电材料层以及相关联的金属导电层(未示出)。所述一个或更多个附加介电层可以包括例如FR-4玻璃纤维层叠体或者可以包括有机树脂，所述有机树脂例如可以选自含氟聚合物、聚酰亚胺、聚丁二烯、聚异戊二烯、聚(亚芳基醚)及其组合物。形成在基础电路材料上的多层结构可以使得能够制造大量外部连接。
如上所述，可以将电子器件有利地附接至如图3B中所示的热管理电路材料以提供高热导率。因此，本发明的另一方面涉及包括电子器件(例如，光电子器件、RF器件、微波器件、功率开关、功率放大器、或电路的其他发热部件)的制品，所述电子部件或器件可以被支承在电路材料的第一导电金属层上。具体地，电子器件可以是半导体类型，例如，LED、HBLED、MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅极双极晶体管)、或用于功率应用的其他发热部件，如将被本领域技术人员所理解的。在某些应用中，制品可以包括RF部件，其中形成在电路材料的表面上的电路包括高Q值输入/输出传输线、RF解耦及匹配电路。
在LED器件(特别地包括HBLED)的情况下，可以例如通过金属导线或倒装芯片布置将LED器件电连接至第一导电金属层的至少一部分。可以将LED的两端中的每一端依次连接至电压源以向LED提供电力。在一个实施方案中，第一导电金属层和第二导电金属层可以被图案化并且来自LED器件的导线可以连接至第一导电金属层的第一接触部和第二接触部。另外，至少一个导电通孔通路可以将第一接触部和第二接触部中的每一个电连接至电路材料上的第二导电金属层的对应接触部。
LED器件(“芯片”)可以直接附接至导热金属芯基底上的金属氧化物介电层，该金属氧化物介电层提供芯片与金属芯基底之间的电绝缘，或者LED器件可以由金属氧化物介电层上的电隔离的热焊盘或支承焊盘来支承，该热焊盘或支承焊盘与LED的阳极或阴极隔开。金属氧化物层的厚度可以由芯片的击穿电压要求决定，并且可以生长至满足击穿电压要求的最小厚度。这可以在芯片中的发热的半导体部件与金属芯基底之间提供最短的热路径。图4A和图4B示出制品30的两个不同的示例性实施方案，制品30具有安装在基体热管理电路材料上的LED封装件或单元。图4A和图4B中的对应特征被对应地进行标记。在图3A的实施方案中，LED器件32设置(安装)在电路材料上，该电路材料包括电连接至接触焊盘38和接触焊盘40的引线34和引线36、第一导电金属层42的一部分。金属芯元件44和金属芯元件46填充通孔通路48和通孔通路50中的每一个，并且将第一导电金属层42中的电接触焊盘38和电接触焊盘40分别电连接至第二导电金属层56中的电接触焊盘52和电接触焊盘54，所述电接触焊盘可以是包括镀覆铜的图案化电路的一部分。在金属芯基底60的相反侧上的一体连接的且基本上均匀的金属氧化物介电层57和金属氧化物介电层58、以及圆柱形中间金属氧化物介电层62使导电金属绝缘于导热金属芯基底60。如上所述，介电层包括可以至少部分地通过使金属芯基底的表面部分氧化而形成的金属氧化物。
图4B的实施方案示出倒装芯片布置，其中LED器件32被支承在第一导电金属层42的电接触焊盘38上。该LED的一端具有电连接至第一导电金属层42的电接触焊盘40的导线36。金属芯元件44和金属芯元件46填充通孔通路48和通孔通路50中的每一个，并且将第一导电金属层中的电接触焊盘38和电接触焊盘40分别电连接至第二导电金属层中的电接触焊盘52和电接触焊盘54，所述接触焊盘可以是包括镀覆铜的图案化电路的一部分。介电层56、介电层58和介电层62使导电金属绝缘于导热金属芯基底60，如针对图4A的实施方案所讨论的。
通过以下非限制性实施例来进一步说明本文中所公开的电路材料。
实施例
实施例1
该实施例示出了一种在铝芯基底上形成氧化铝绝缘的方法。铝芯基底呈尺寸为100mm×100mm×_0.5mm的Al6082合金板的形式，其中以机械方式钻孔有1092个通孔通路，每个通孔通路具有直径为0.195mm的圆形截面。
将铝芯基底布置在包括容纳电解液的槽的电解设备中，并且铝芯基底和电极耦接至脉冲电源。应用脉冲发生器，在基底与电极之间产生一系列具有交替极性的电压脉冲。所施加的正电压脉冲具有在500V至700V的范围内的固定正电压幅值(Va)，并且负电压脉冲具有在0V至500V的范围内的连续增长的负电压幅值(Vc)。脉冲重复频率在1KHz至3KHz的范围内。
施加脉冲达12分钟，从而使在铝芯基底的表面上并且在通孔通路中形成具有期望厚度的氧化铝层。
图2示出根据这样的工艺制造的热管理电路材料的放大截面的显微图像，其中铝芯基底3的表面部分已被转变成金属氧化物介电层5中的氧化铝，通孔通路中的金属芯基底3在铝芯基底3中。
除非上下文清楚地另外指明，否则单数形式包括复数个指代物。涉及同一特征或部件的所有范围的端点可独立组合并且包括所记载的端点。所有参考文献均通过引用并入本文中。如在本文中且贯穿全文所使用的，“设置”、“接触”及其变型是指各材料、基底、层、膜等之间的完全或部分物理接触。另外，本文中的术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个元件与另一元件区分开来。
尽管为了说明目的而阐述了典型的实施方案，然而前述描述不应被视为对本文范围的限制。因此，在不脱离本发明的精神和范围的条件下，本领域技术人员可以做出各种修改方案、适应方案和替代方案。

Claims (46)

1.一种能够用于安装电子器件的热管理电路材料，包括：
导热金属芯基底；
在所述金属芯基底的第一侧上的第一金属氧化物介电层；
在所述导热金属芯基底的第二侧上的第二金属氧化物介电基底层，所述金属芯基底的所述第二侧与所述第一侧相反；
在所述第一氧化物金属氧化物介电层上的第一导电金属层；
在所述第二金属氧化物介电层上的第二导电金属层；
填充有导电金属的至少一个通孔通路，所述导电金属形成含金属的芯元件，所述含金属的芯元件电连接所述第一导电金属层和所述第二导电金属层的每一个的至少一部分，其中限定所述通孔通路的壁具有中间金属氧化物介电层，所述中间金属氧化物介电层横向地接合所述第一金属氧化物介电层与所述第二金属氧化物介电层，所述中间金属氧化物介电层使所述通孔通路中的所述含金属的芯元件绝缘于所述导热金属芯基底；
其中所述第一金属氧化物介电层、所述第二金属氧化物介电层和所述中间金属氧化物介电层通过包括使所述金属芯基底的表面部分氧化的工艺制成，并且其中所述第一金属氧化物介电层、所述第二金属氧化物介电层和所述中间金属氧化物介电层共同地形成所述导热金属芯基底的金属氧化物绝缘体。
2.根据权利要求1所述的电路材料，其中所述第一金属氧化物介电层和所述第二金属氧化物介电层具有大于或等于约5瓦/米·开氏度的热导率以及大于或等于约50KV/mm的介电强度。
3.根据权利要求1至2中任一项所述的电路材料，其中所述介电材料在大于或等于约400℃的温度下热稳定，以及其中所述介电层具有百万分之零/℃至约百万分之25/℃的热膨胀系数。
4.根据权利要求1至3中任一项所述的电路材料，其中所述第一金属氧化物介电层和所述第二金属氧化物介电层的厚度各自为5微米至30微米。
5.根据权利要求1至4中任一项所述的电路材料，其中所述第一导电金属层和所述第二导电金属层的厚度为1微米至250微米。
6.根据权利要求1至5中任一项所述的电路材料，其中所述导热金属芯基底的厚度为0.25mm至3.0mm。
7.根据权利要求1至6中任一项所述的电路材料，其中具有图案化或未图案化的导电金属层的所述电路材料形成面积为4.5英寸×4.5英寸的常规面板的面积的15倍至20倍的面板。
8.根据权利要求1至7中任一项所述的电路材料，其中所述第一导电金属层、所述第二导电金属层和所述含金属的芯元件包括铜、金、银、或它们的组合。
9.根据权利要求1至8中任一项所述的电路材料，其中所述金属芯基底包括：铝；或者铝与选自镁、钛、锆、钽和铍中的一种或更多种金属的合金。
10.根据权利要求1至9中任一项所述的电路材料，还包括粘合改进层，所述粘合改进层将所述第一导电金属层直接结合至所述第一金属氧化物介电层、将所述第二导电金属层直接结合至所述第二金属氧化物介电层、以及将所述通路中的所述导电含金属的芯元件直接结合至所述中间金属氧化物介电层。
11.根据权利要求10所述的电路材料，其中所述粘合改进层是用于镀覆所述导电金属层的金属籽晶层，所述金属籽晶层的厚度明显小于其所涂覆的所述金属氧化物层的厚度。
12.根据权利要求1至11中任一项所述的电路材料，其中所述通孔通路通过以下步骤形成：在形成所述金属氧化物介电层之前，从所述导热金属芯基底选择性地去除金属以产生从所述金属芯基底的一侧延伸至另一侧的通孔通路。
13.根据权利要求12所述的电路材料，其中所述通孔通路通过钻透所述金属芯基底而形成。
14.根据权利要求13所述的电路材料，其中所述通孔通路不是通过钻透或蚀刻透过金属氧化物介电层或陶瓷介电层形成。
15.根据权利要求1至14中任一项所述的电路材料，其中在所述通孔通路中在形成所述通路中的所述含金属的芯元件的所述导电金属与形成所述通孔通路的所述壁的所述中间金属氧化物层之间存在溅射金属籽晶金属层。
16.根据权利要求1至15中任一项所述的电路材料，其中所述金属氧化物介电层通过包括电解氧化的工艺制造。
17.根据权利要求16所述的电路材料，其中所述金属氧化物介电层具有平均晶粒尺寸小于500纳米的结晶结构，其中在所述金属氧化物绝缘体的表面中限定的孔具有小于500纳米的平均直径。
18.根据权利要求1至17中任一项所述的电路材料，其中所述金属氧化物介电层通过使所述金属芯基底的表面部分电解氧化而形成，其中所述金属氧化物介电层具有大于50KVmm-1的介电强度、大于5Wm-1K-1的热导率、5微米至30微米的厚度、以及平均晶粒尺寸小于500纳米(0.5微米)的结晶结构，并且其中在所述金属氧化物介电层的表面中限定的孔具有小于500纳米的平均直径。
19.根据权利要求1至18中任一项所述的电路材料，其中所述金属氧化物绝缘体通过包括如下步骤的工艺制造：通过在水性电解液中对所述基底相对于电极加电偏压来形成所述绝缘体，所述基底通过一系列具有交替极性的电压脉冲而被加偏压。
20.根据权利要求1至19中任一项所述的电路材料，其中所述金属氧化物介电层通过包括电解氧化的工艺制造，在所述工艺中包含铝的金属芯基底接触水性胶态电解液，其中分散在所述胶态电解液中的胶态颗粒被结合到所述金属氧化物介电层中。
21.根据权利要求1至20中任一项所述的电路材料，其中所述导电金属层被图案化。
22.根据权利要求1至21中任一项所述的电路材料，其中所述导电金属层在被施加至所述金属氧化物介电层时未被图案化，而是随后通过去除工艺进行图案化。
23.一种包括安装在根据权利要求1至22中任一项所述的电路材料上的发热电子器件的制品。
24.根据权利要求23所述的制品，其中所述电子器件选自光电子器件、RF器件、微波器件、开关半导体或放大半导体、或者功率晶体管，其中所述电子器件被支承在所述电路材料的所述第一导电金属层上。
25.根据权利要求24所述的制品，其中所述功率晶体管为MOSFET或IGBT。
26.根据权利要求23所述的制品，其中所述制品包括RF部件，以及其中形成在所述电路材料的表面上的电路包括高Q值输入/输出传输线、RF解耦和匹配电路、或功率晶体管。
27.根据权利要求23所述的制品，其中所述第一导电金属层和所述第二导电金属层被图案化，其中在所述电子器件与所述第一导电金属层的第一接触部之间以及在所述电子器件与所述第一导电金属层的第二接触部之间存在电连接，以及其中至少一个导电通路将所述第一接触部和所述第二接触部中的每一个连接至所述第二导电金属层的对应接触部。
28.根据权利要求23所述的制品，其中所述电子器件是LED。
29.根据权利要求28所述的制品，包括安装在所述第一金属氧化物介电层之上的或者安装在所述第一金属氧化物介电层上的焊盘之上的LED器件，所述LED器件被电连接至所述第一导电金属层的至少一部分。
30.一种制造电路材料的方法，包括：
提供导热的金属芯基底；
在所述金属芯基底中形成至少一个通孔通路；
通过将所述金属芯基底的金属转变成金属氧化物的氧化反应来在所述金属芯基底的相反侧上以及在所述通孔通路中形成金属氧化物介电层；以及
在所述金属氧化物介电层的至少在所述金属芯基底的相反侧上的表面之上施加导电金属层。
31.根据权利要求30所述的方法，其中在镀覆所述导电金属层期间用含金属的芯元件填充所述通孔通路，所述含金属的芯元件电连接所述金属芯基底的相反侧上的所述导电层。
32.根据权利要求30所述的方法，其中在施加所述导电金属层之后用含金属的芯元件填充所述通孔通路，所述含金属的芯元件电连接所述金属芯基底的相反侧上的所述导电层，其中所述含金属的芯元件通过用包含金属颗粒和有机树脂的金属膏填充所述通孔通路而制成。
33.根据权利要求30所述的方法，其中在形成所述金属氧化物介电层之后并且在于所述金属氧化物介电层的所述表面之上施加导电金属之前，在所述金属氧化物层的所述表面上涂覆金属籽晶层。
34.根据权利要求30所述的方法，其中在形成所述金属氧化物介电层之后并且在于所述金属氧化物介电层的所述表面之上施加所述导电金属层之前，用粘合改进材料涂覆所述金属氧化物介电层。
35.根据权利要求30所述的方法，还包括在形成所述金属氧化物介电层之后，用金属籽晶层涂覆所述层；以及在施加所述导电金属层之前，向经涂覆的金属氧化物介电层施加抗蚀剂涂层；使所述抗蚀剂曝光；对所述抗蚀剂进行显影[去除曝光的区域]；在所述金属氧化物介电层的所述抗蚀剂已被显影的区域之上镀覆导电金属层；剥离所述抗蚀剂；以及从未被导电金属层镀覆的区域去除所述金属籽晶层。
36.根据权利要求30至35中任一项所述的方法，其中所述导电金属层是铜，以及所述方法还包括用另一金属镀覆所述铜层的表面以防止所述铜的氧化并且提高钎焊性。
37.根据权利要求30至36中任一项所述的方法，还包括在向所述金属氧化物介电层的所述表面上施加铜层之后，将所述电路材料分成多个较小面板，每个所述较小面板在两侧的每一侧上具有在约4.0英寸至5.0英寸的范围内的尺寸。
38.根据权利要求30至37中任一项所述的方法，其中所述金属层被图案化，并且其中所述方法还包括在经图案化的电路材料上安装电子器件。
39.根据权利要求30至38中任一项所述的方法，其中所述电子器件是高亮度发光二极管。
40.根据权利要求30至39中任一项所述的方法，所述方法包括通过在容纳水性电解液和电极的电解室中布置所述金属芯基底来形成所述金属氧化物介电层，其中所述金属芯基底和所述电极接触所述水性电解液，并且通过施加一系列具有交替极性的电压脉冲达预定时间段来对所述基底相对于所述电极加电偏压，正电压脉冲对所述基底相对于所述电极加阳极偏压并且负电压脉冲对所述基底相对于所述电极加阴极偏压，其中控制所述正电压脉冲和所述负电压脉冲的幅值。
41.根据权利要求40所述的方法，其中所述电解液为胶态的并且包括分散在水相中的固体颗粒，其中所述电解液包括一定比例的颗粒尺寸小于100纳米的固体颗粒，并且其中来自所述电解液的所述固体颗粒被结合到生长中的金属氧化物介电层中。
42.根据权利要求41所述的方法，其中所述固体颗粒包括选自硅、铝、钛、铁、镁、钽、稀土金属、及它们的组合的元素的金属氧化物和/或氢氧化物。
43.根据权利要求40所述的方法，其中在所述金属芯基底的所述表面上形成所述金属氧化物介电层的方法包括：在容纳胶态电解液的电解室中布置所述金属芯基底，所述胶态电解液包含分散在碱性水相中的固体颗粒，所述室还容纳电极，所述金属芯基底的两侧的至少一部分以及所述电极的至少一部分接触所述电解液；以及对所述基底相对于所述电极加电偏压达预定时间段以通过施加一系列双极电脉冲从而在所述金属芯基底上产生含金属氧化物的介电层，使得所述基底的极性从相对于所述电极为阳极的循环为相对于所述电极为阴极的，所述含金属氧化物的层在所述基底相对于所述电极为阳极的循环时间段期间形成，其中所述固体颗粒在所施加的电场的影响下朝向所述基底的所述表面迁移并且被结合到所述含金属氧化物的介电层中以形成所述金属氧化物介电层。
44.一种制造电路材料的方法，包括：
提供铝芯基底；
在所述铝芯基底中钻出导电通孔通路的图案；
通过将所述芯基底的铝转变成氧化铝的氧化反应来在所述铝芯基底的相反侧上以及在所述通孔通路中形成氧化铝介电层，所述方法还包括：在容纳水性电解液和电极的电解室中布置所述铝芯基底，其中所述铝芯基底的两侧的至少一部分和所述电极的至少一部分接触所述水性电解液；以及通过施加一系列具有交替极性的电压脉冲达预定时间段来对所述基底相对于所述电极加电偏压，正电压脉冲对所述基底相对于所述电极加阳极偏压并且负电压脉冲对所述基底相对于所述电极加阴极偏压，其中控制所述正电压脉冲和负电压脉冲的幅值，使得在所述铝芯基底的相反侧上以及在所述通孔通路的壁中产生氧化铝介电层，从而使所述铝芯基底有效绝缘并且防止在使用期间短路；
在所述铝芯基底的相反侧上的以及在所述通孔通路中的所述氧化铝介电层之上镀覆铜。
45.根据权利要求44所述的方法，其中向所述氧化铝介电层施加金属籽晶层，并且在镀覆铜以形成图案化电路材料之后，从所述氧化铝层的未被镀覆的区域去除所述金属籽晶层。
46.根据权利要求44所述的方法，还包括在图案化电路材料的表面上安装高亮度发光二极管器件。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106793483A (zh) * 2016-12-30 2017-05-31 广州市铭基电子实业有限公司 一种复合基板及其制备方法
CN110383511A (zh) * 2017-03-07 2019-10-25 欧司朗光电半导体有限公司 光电子器件和用于制造光电子器件的方法
TWI751257B (zh) * 2017-03-08 2022-01-01 美商雷神公司 用於多層陶瓷之整合式溫度控制件及方法
CN113996358A (zh) * 2021-11-02 2022-02-01 哈尔滨工业大学 一种基于阳极氧化法的超疏水数字微流控芯片、制造方法和液滴控制系统
CN114916155A (zh) * 2021-02-08 2022-08-16 庆鼎精密电子（淮安）有限公司 电路板及其制作方法、背光板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2521813A (en) 2013-11-15 2015-07-08 Cambridge Nanotherm Ltd Flexible electronic substrate
DE102014204116A1 (de) * 2014-03-06 2015-09-10 Osram Gmbh LED-Modul mit Substratkörper
US9379298B2 (en) * 2014-10-03 2016-06-28 Henkel IP & Holding GmbH Laminate sub-mounts for LED surface mount package
DE102015108345A1 (de) * 2015-05-27 2016-12-01 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und optoelektronisches Halbleiterbauteil
DE102015108420A1 (de) * 2015-05-28 2016-12-01 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Trägerelements, Trägerelement und elektronisches Bauelement mit einem Trägerelement
DE102015111667A1 (de) * 2015-07-17 2017-01-19 Rogers Germany Gmbh Substrat für elektrische Schaltkreise und Verfahren zur Herstellung eines derartigen Substrates
US9823691B2 (en) * 2015-07-23 2017-11-21 Toshiba Memory Corporation Semiconductor storage device
DE102015217426A1 (de) * 2015-09-11 2017-03-16 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
US10237967B2 (en) * 2015-10-02 2019-03-19 Analogic Corporation Cooling assembly for electronics assembly of imaging system
CN109075186B (zh) 2015-12-15 2023-09-05 谷歌有限责任公司 超导凸起接合件
KR102059610B1 (ko) * 2015-12-18 2019-12-26 주식회사 엘지화학 고전도성 방열 패드를 이용한 인쇄회로기판의 방열 시스템
WO2017163077A1 (en) * 2016-03-24 2017-09-28 Cambridge Nanotherm Limited Multi-metal conductors with inorganic insulation
US20170325327A1 (en) * 2016-04-07 2017-11-09 Massachusetts Institute Of Technology Printed circuit board for high power components
KR102378938B1 (ko) * 2016-08-10 2022-03-25 주식회사 아모센스 고주파 기판의 제조 방법
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
WO2019083807A1 (en) * 2017-10-26 2019-05-02 Wellinks, Inc. GAUGE SYSTEM BASED ON PRINTED CIRCUIT BOARD
WO2019114968A1 (en) * 2017-12-14 2019-06-20 Osram Opto Semiconductors Gmbh Semiconductor device and method for producing a carrier element suitable for a semiconductor device
JP7116843B2 (ja) * 2018-08-20 2022-08-10 コメット アーゲー Ｒｆコンポーネント用マルチスタック冷却構造
US10638604B1 (en) 2019-06-19 2020-04-28 Borgwarner, Inc. Insulated metal printed circuit board
AT17081U1 (de) * 2020-04-14 2021-05-15 Zkw Group Gmbh Verfahren zur Herstellung einer Isolationsschicht auf einer IMS-Leiterplatte
US11830836B2 (en) * 2021-10-04 2023-11-28 Nanya Technology Corporation Semiconductor device with wire bond and method for preparing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2203445A1 (de) * 1972-01-25 1973-08-02 Max Planck Gesellschaft Aluminiumformgegenstand mit oxidoberflaeche
GB2162694A (en) 1984-08-04 1986-02-05 British Aerospace Printed circuits
WO2002090623A1 (fr) * 2001-05-09 2002-11-14 Ebara-Udylite Co., Ltd. Bain galvanoplastique et procede pour substrat de galvanoplastie faisant appel audit bain
US20040041757A1 (en) * 2002-09-04 2004-03-04 Ming-Hsiang Yang Light emitting diode display module with high heat-dispersion and the substrate thereof
TWI231586B (en) * 2003-09-30 2005-04-21 Neo Led Technology Co Ltd Chip module having high heat dissipation property and its substrate
JP2006100631A (ja) * 2004-09-30 2006-04-13 Tdk Corp 配線基板及びその製造方法
GB2422249A (en) 2005-01-15 2006-07-19 Robert John Morse Power substrate
KR20100125805A (ko) * 2009-05-21 2010-12-01 삼성전기주식회사 방열기판 및 그 제조방법
KR101018109B1 (ko) * 2009-08-24 2011-02-25 삼성전기주식회사 다층 배선 기판 및 그의 제조방법
KR101095202B1 (ko) * 2010-06-15 2011-12-16 삼성전기주식회사 하이브리드형 방열기판 및 그 제조방법
KR101273724B1 (ko) * 2010-08-18 2013-06-12 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 발광소자 패키지
GB2499560B (en) 2011-02-08 2014-01-22 Cambridge Nanotherm Ltd Insulated metal substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106793483A (zh) * 2016-12-30 2017-05-31 广州市铭基电子实业有限公司 一种复合基板及其制备方法
CN110383511A (zh) * 2017-03-07 2019-10-25 欧司朗光电半导体有限公司 光电子器件和用于制造光电子器件的方法
TWI751257B (zh) * 2017-03-08 2022-01-01 美商雷神公司 用於多層陶瓷之整合式溫度控制件及方法
US11350490B2 (en) 2017-03-08 2022-05-31 Raytheon Company Integrated temperature control for multi-layer ceramics and method
CN114916155A (zh) * 2021-02-08 2022-08-16 庆鼎精密电子（淮安）有限公司 电路板及其制作方法、背光板
CN113996358A (zh) * 2021-11-02 2022-02-01 哈尔滨工业大学 一种基于阳极氧化法的超疏水数字微流控芯片、制造方法和液滴控制系统

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