KR20160074661A - 열 관리 회로 재료, 이의 제조 방법, 이로부터 형성된 물품 - Google Patents

열 관리 회로 재료, 이의 제조 방법, 이로부터 형성된 물품 Download PDF

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KR20160074661A
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파벨 샤쉬코프
세르게이 유소프
스티븐 커티스
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Abstract

열 전도성 금속성 코어 기판, 열 전도성 금속성 코어 기판의 양면들 상의 금속 산화물 유전층, 금속 산화물 금속 산화물 유전층들 상의 전기 전도성 금속층들 및 각각의 전기 전도성 금속층들의 적어도 일 부위를 연결하는 전기 전도성 금속-함유 코어 요소로 채워진 하나 이상의 관통-홀 비아를 포함하고, 관통-홀 비아의 컨테이닝 벽들은 금속성 코어 기판의 양면들의 금속 산화물 유전층들의 적어도 일 부위를 연결하는 금속 산화물 유전층에 의해 커버된다. 또한, 이러한 회로 재료를 만드는 방법으로서, 금속성 코어 기판의 표면 부위를 산화 변환시켜 금속 산화물 유전층들을 형성하는 것을 포함하는 방법이 개시된다. 회로 재료에 장착된 HBLED 등과 같은 발열 전자 기기를 갖는 물품 또한 개시 된다.

Description

열 관리 회로 재료, 이의 제조 방법, 이로부터 형성된 물품{THERMAL MANAGEMENT CIRCUIT MATERIALS, METHOD OF MANUFACTURE THEREOF, AND ARTICLES FORMED THEREFROM}
본 발명은 하나 이상의 전기 전도성 비아들(vias)을 포함하는 열 관리 회로 재료에 관한 것이다. 이러한 회로 재료는 광전자, 마이크로웨이브, RF, 전력 반도체(power semiconductor), 또는 다른 전자 기기를 지지하는데 사용될 수 있다.
오늘날 입수 가능한 다양한 회로 재료들이 있지만, 고 전력 어플리케이션(high power applications), 즉, 높은 비에너지를 생산하거나 높은 작동온도(operating temperature)를 갖는 어플리케이션용으로의 회로 재료들에 대한 요구가 특히 존재한다. 특히, 상대적으로 높은 전류 부하를 수반하도록 설계된 반도체들은 작동 온도의 상한이 존재할 수 있으며, 이 범위를 벗어나면 상기 반도체의 회로전체의 동작 신뢰성을 위태롭게 되어 고장 날 수 있다. 열 관리를 하도록 설계된 회로 재료들은 방열시킬 필요가 있는 곳에서 작동 온도를 바람직한 범위로 유지하기 위해 사용되어 왔다. 이러한 방열(heat-dissipating) 열 관리 회로 재료들은 고 전력 다이오드, 트랜지스터 등에 유용할 수 있다. 예를 들어, 광전자, 마이크로웨이브, RF, 스위칭(switching), 증폭 또는 다른 전자 기기는 이를 지지하고 상기 기기로부터 열을 제거하는 기판 상에 장착될 수 있다. 이러한 기판은 충분한 유전 강도 및 우수한 열 전도도를 요구한다.
열 관리 회로 재료는 고 전력 성분(high power component)로부터 열을 제거하기 위해 일반적으로 열 전도성 베이스 또는 코어 기판(일반적으로, 알루미늄과 같은 열 전도성 금속)를 갖는다. 유전층(dielectric layer)은 유전층에 배치된 패턴가능한 혹은 패턴된 전자 전도성 금속층(일반적으로 구리 같은 금속)으로부터 코어 기판을 절연시킨다. 이러한 회로 재료는 때때로 절연 금속 기판(insulated metal substrate) 또는 IMS로 지칭된다. 이는 유전 재료를 사용하여 열 전도성 베이스의 일 면 혹은 양 면(one or both sides)을 절연시키는 것으로 알려져 있다. 이러한 절연된 금속 기판들은 금속 코어 인쇄 회로 보드(Metal Core Printed Circuit Boards, MCPCB)로 지칭될 수 있다. 또한, 열 관리 회로 재료는 선택적으로 열 계면 물질(thermal interface material)층을 통해 히트 싱크(heat sink)에 부착된 기판 층을 포함할 수 있다. 그러나, 열 관리 회로 재료는 별도로 개별적으로 구성된 히트 싱크 유무에 관계없이 코어 기판으로서 금속 보드 또는 지지 프레임을 포함할 수 있다.
열 관리 회로 재료 상의 유전 재료는 전자 기기와 관련된 회로로부터 전기 절연을 확보하는 높은 유전 강도를 가져, 단락을 피하거나 방지할 수 있어야 한다. 그러나, 열 전도성 코어 기판 상에 배치된 유전층 혹은 층들은 회로 재료의 목표하는(desired) 열 전도도(desired thermal conductivity)를 제한할 수 있다. 따라서, 유전 재료는 기기에 의해 발생된 열을 제거하기에 충분한 열 전도도를 가져야 하고, 그렇지 않으면 회로물질 상에 장착된 기기의 성능, 신뢰도 및 수명에 부정적인 영향을 끼칠 수 있다. 일반적으로, 향상된 유전 강도를 갖는 유전 재료는 회로 재료로 하여금 더 얇은 절연층을 갖도록 하여 열 저항성을 낮출 수 있게 한다(동일한 절연 물질을 사용하였을 때). 유전 재료의 다른 전자적 특성 역시 관련되어 있을 수 있다. 예를 들어, RF 및 마이크로웨이브 응용 분야(application)에서, 열 관리 회로 재료가 높은 유전 상수를 갖는 유전 재료를 포함하는 것이 또한 유익할 수 있다.
다양한 다수의 유기 및 무기 유전 재료가 종래 기술에 공지되어 있다. 특히, 예를 들어, 에폭시, 불소 수지, 폴리이미드 또는 열 전도성 세라믹 분말로 충전된 이들의 복합체와 같은 중합체인 유전 재료 사용하여 열 전도성 베이스를 절연시키는 것이 알려져 있다. 그러나, 이러한 중합체 유전 재료들(polymeric dielectric materials)은 낮은 열 전도도를 가질 수 있고, 또한, 예를 들어, 150℃를 초과하는 높은 작동 온도에 필요한 열 안정성이 충분하지 않을 수 있다. 한편, 무기 유전 재료는 더 높은 열 전도도(일반적으로, 미터-켈빈 온도 당, 20 와트 또는20 W/m-K 이상), 낮은 열 팽창 계수(일반적으로, 섭씨 온도당 10 ppm(parts per million) 혹은 10 ppm/℃ 미만) 및 높은 열안정성(즉, 약 900℃ 까지)를 가질 수 있다. 그러나, 무기 유전 재료는 전기 전도성 금속층에 부착되기 위한 접착제가 필요할 수 있다. 무기 재료는 일반적으로 유전 두께 mm당 약 20 킬로볼트(V/mil) 이하의 보다 낮은 유전 강도를 가질 수 있으며 이에 따라, 상대적으로 두께가 두꺼운 층이 필요할 수 있으며(10 밀리미터/250 마이크로미터 이상), 이것은 열 전도도의 감소를 초래할 수 있다. 이것은 점점 더 작은 구성요소 및 높은 열 전도도를 필요로 하는 분야에서 불리할 수 있다.
절연 금속 기판용으로서의 무기 유전층은 다양한 기술에 의해 수득될 수 있다. 유전층은 GB 2162694에 기술된 양극 산화 공정(anodizing process) 혹은 US 특허 2008257585A1에 기재된 플라즈마 전해 산화(Plasma Electrolytic Oxidation, PEO)공정에 의해 히트 싱크에 직접 형성될 수 있다. 이와 달리, WO 2012/107754에서 shashkov 등은 열분해 챔버 내에서 교번 극성(alternating polarity)의 전압 펄스 시퀀스(a sequence of voltage pulses)를 인가하여 금속 기판을 전극에 대하여 전기적으로 바이어싱시켜, 금속 기판 상에 비금속 코팅 혹은 층을 형성하는 방법을 개시하였다. 이러한 기술에 따르면, 높은 전압의 펄스가 금속 기판에 인가되어 마이크로-방전이 원하지 않는 수준까지 상당하게 감소 또는 제거될 수 있고, 이것은 목표하는 코팅 특성에 유해한 영향을 미칠 수 있다. WO 2012/107754의 공정은 바람직하게는 수성 상(aqueous phase)에 분산된 고체 입자를 포함하는 콜로이드인 전해질을 사용할 수 있다. 고체 입자들은 성장하는 비금속 코팅(growing non-metallic coating)으로 이동 및 혼입될 수 있으며, 이들은 쉽게 성장하는 코팅의 특정 기공 수치와 결정 구조를 변화시킬 수 있어 개선된 경도, 열전도도 및 전기 절연 파괴(electrical breakdown)를 제공할 수 있다.
WO 2012/1077555, 또는 Shashkov 등은 WO 2012/107754의 공정에 의해 제조되는 절연 금속 기판(insulated metal substrate)이 기기를 지지하는데 사용될 수 있고, 히트 싱크의 일 면에 부착될 수 있다고 개시하고 있다. 절연 금속 기판 상의 세라믹 유전 코팅은 50 KV mm-1을 초과하는 유전 강도 및 5 Wm-1K-1 를 초과하는 열 전도도를 가질 수 있다. Shashkov 등은 한 면이 절연되고 다른 면에 히트 싱크를 가지며, 패키징된 디바이스 또는 LED와 같은 칩에 사용되는 절연 금속 기판(IMS)을 개시한다. 세라믹 코팅을 통한 열적 비아들(thermal vias)은 금속 히트 싱크와 연결되어 보다 우수한 열전달을 제공할 수 있다. WO 2012/107754 는 일반적으로 이러한 열적 비아들은 유전 코팅 형성 전에 마스킹 공정, 코팅 형성 후의 식각 공정 또는 세라믹 유전 코팅(ceramic dielectric coating)의 레이저 절제(laser ablation)에 의해 형성될 수 있다고 개시한다.
고-휘도 발광 다이오드(high-brightness light-emitting diode, HBLED)와 같은 고 전력 기기의 사용시 요구되는 것으로서 목표하는 열 및 전기적 특성을 갖는 고 전력 어플리케이션(high power applications)용 열 관리 회로 재료가 요구된다. 회로 재료는 상대적으로 얇은 것이 바람직하다. 이러한 회로 재료들은 코어 금속 기판의 일 면들에 형성된 전기 전도성 금속층들용으로 코어 금속 기판의 양면들에 유전 절연체(dielectric insulation)를 갖는다. 이러한 열 관리 회로 재료는 유전 절연체가 우수한 균형의 높은 열 전도도 및 낮은 전기 전도도를 제공하는 것이 바람직하고, 상기 회로 재료는 고-휘도 발광 다이오드(HBLED) 패키지와 같은 고 전력 어플리케이션 용의 하나 이상의 전자 기기를 장착하는데 사용될 수 있다. 또한, 열 관리 회로 재료는 효율적이고 경제적으로 만들어지는 것이 바람직하다.
개요
전술된 것 뿐만 아니라 이 밖의 종래의 열 관리 회로 재료의 단점 및 결함은, 회로 재료에 의해 극복되거나 완화될 수 있으며, 상기 회로 재료는 열 전도성 금속성 코어 기판; 열 전도성 금속성 코어 기판의 제1 면(a first side) 상의 제1 금속 산화물 유전층; 열전도성 금속성 코어 기판의 제1 면에 반대되는 열전도성 금속성 코어 기판의 제2 면 (a second side) 상의 제2 금속 산화물 유전층; 제1 산화 금속 산화물 유전층 상의 제1 전기 전도성 금속층; 제2 금속 산화물 유전층 상의 제2 전기 전도성 금속층; 제1 및 제2 전기 전도성 금속층들의 각각의 적어도 일 부위를 전기적으로 연결하는 전기 전도성 금속-함유 코어 요소로 채워진, 금속성 코어 기판 내의 하나 이상의 관통-홀 비아(though-hole via)를 포함하고, 여기서 상기 관통 홀-비아를 특정하는 벽들은 제1 금속 산화물 유전층 및 제2 금속 산화물 유전층을 가로질러 연결시키는(transversely joining) 중간 금속 산화물 유전층으로 덥히고, 금속 산화물 유전층들은 전기 전도성 금속을 절연한다. 이에 따라, 제1, 제2 및 중간 유전층들(함께 "유전층들")은 열 전도성 금속성 코어 기판을 전기 전도성 금속층들과 관통-홀 비아 내의 금속-함유 코어 요소로부터 절연시키는 연속적인 유전층(유전층들에 회로의 단락을 야기할 수 있는 홀(holes)이 형성되지 않음)을 형성할 수 있고, 상기 유전층들은 금속성 코어 기판의 표면 부위를 산화시키는 것을 포함하는 공정에 의해 제조된다. 일 실시예에서, 금속 산화물 유전층은 미터-켈빈 온도당 약 5 W/m-K 이상의 열 전도도 및/또는 50 KV mm-1 이상의 유전 강도를 가질 수 있다.
선택적으로, 접착-향상 층은 유전층들과 및 전기 전도성 금속층들 또는 관통-홀 비아 내의 금속-함유 코어 요소 사이에 존재할 수 있다. 일 실시예에서, 금속성 접착-향상 층은 제1 전기 전도성 금속층 및 제1 금속 산화물 유전층 사이, 제2 전기 전도성 금속층 및 제2 금속 산화물 유전층 사이 그리고 관통-홀 비아 내의 금속-함유 코어 요소와 중간 금속 산화물 층 사이에 존재할 수 있으나, 전기 전도성 금속층들과 접촉하고 있지 않은 금속 산화물 유전 층들의 다른 부위로부터 제거된다.
본 발명의 다른 측면은, 패턴된 전기 전도성 층을 갖는 전술된 회로 재료에 지지된 것으로서, 특히 HB LEDs(고-휘도 LEDs)를 포함하는 LED(발광 다이오드)와 같은 광전자 기기, RF 기기, 마이크로웨이브 기기, 스위칭, 증폭 또는 다른 전자 기기로 이루어진 그룹에서 선택된 전자 기기를 포함하는 물품에 관한 것이고, 즉, 상기 회로 재료는 예를 들어, 절연된 기판을 포함하는 패키징된 LED를 수득하기 위해, 전자 기기의 장착용으로 사용된다. 전자 기기는 발열 반도체, 다이오드 또는 트랜지스터일 수 있다.
본 발명의 또 다른 측면은, 열 전도성인 금속성 코어 기판을 제공하는 것; 금속성 코어 기판 내에 하나 이상의 관통-홀 비아를 형성(예를 들어, 천공)하는 것; 금속성 코어 기판의 금속의 표면 층의 금속을 금속 산화물로 변환시키는 산화 반응에 의해 양면들(opposite sides) 및 금속성 코어 기판의 관통-홀 비아들 내에 금속 산화물 유전층들을 형성하는 것; 금속성 코어 기판의 적어도 양면들에 구리와 같은 전기 전도성 금속을 도포하는 것을 포함하는 회로 재료의 제조 방법에 관한 것이다. 이에 따라, 제조되는 최종 회로 재료는 약 50 W/m-K 이상의 열 전도도를 가질 수 있다.
본 발명의 일 실시예에서, 알루미늄 코어 기판을 제공하는 것; 알루미늄 코어 기판 내에 전도성 관통-홀 비아들의 패턴을 천공하는 것; 코어 기판의 알루미늄을 알루미나로 산화시켜 변화시키는 것을 포함하는 공정에 의해 알루미늄 코어 기판의 관통-홀 비아 안 및 양면들에 알루미나(알루미늄 산화물 또는 Al2O3) 유전층을 형성하는 것을 포함하는 회로 재료의 제조 방법에 관한 것으로서, 상기 방법은 수성 전해질 및 전극을 포함하는 전기분해 챔버 내에 알루미늄 코어 기판을 위치시키는 것으로서, 알루미늄 코어 기판의 표면과 전극의 일 부위는 적어도 수성 전해질과 접촉하는 것, 그리고, 일정한 시간동안 전압, 바람직하게는 교번 극성의 전압 펄스의 시퀀스를 인가하여, 전극에 대하여 기판을 전기적으로 바이어싱시키는 것으로서, 포지티브 전압 펄스는 알루미늄 코어 기판을 전극에 대하여 양극(anodically)으로 바이어싱시키고, 네거티브 펄스 전압은 알루미늄 코어 기판을 전극에 대하여 음극(cathodically)으로 바이어싱시키되, 포지티브 및 네거티브 펄스의 진폭은 조절되며, 관통-홀 비아들의 컨테이닝 벽들(containing walls)을 포함하는 알루미늄 유전층의 표면은 선택적으로 구리로 도금되는 것을 포함한다.
열 관리 회로 재료는 상대적으로 높은 열 전도도, 낮은 전기 전도도 및 높은 열 및 수치 안정성을 포함하는 특성의 바람직한 조합을 가질 수 있고, 상기 특성의 조합은 유사한 회로 재료에 비하여 우수함이 발견된다. 바람직하게는, 회로 재료들은 얇은 단면으로 제공될 수 있다. 더욱이, 회로 재료들은 추후에 분할되는 더 큰 패널들로 제조될 수 있어, 우월한 제품을 더 경제적인 공정으로 제조할 수 있다.
본 발명의 특징들과 장점들은 후술되는 상세한 설명과 도면으로부터 당업자에 대해 인식되고 이해될 수 있다.
여러 개의 도면에서 유사한 구성요소가 동일하게 번호매겨진 예시적인 도면을 참조한다:
도 1은 본 발명의 일 실시예에 따른 열 관리 회로 재료의 사시도 이다;
도 2는 도 2에 도시된 바와 같은 열 관리 회로 재료 단면의 마이크로그래픽 이미지이다;
도 3A, 3B 및 3C는 본 발명의 일 실시예에 따른 열 관리 회로 재료가 LED 패키지에 장착되는 용도로서 사용될 수 있음을 나타내며, 도 3A 내지 3C는 상면, 저면 및 단면도이고, 여기서, 회로 재료 코어 기판은 복수 개의 관통-홀 비아로 천공되어있다; 그리고
도 4A 및 4B는 LED 소자가 장착된 열 온도 관리 회로 재료(heat thermal management circuit material)의 두 가지의 다른 실시예들의 단면도들이다.
본 발명의 발명자들은 열 전도성 금속성 코어 기판, 열 전도성 금속성 코어 기판의 실질적으로 평평하며 양면들 상에 형성되는 금속 산화물 유전층들; 각각의 금속 산화물 금속 산화물 유전층들 상에 형성되는 전기 전도성 금속층들 및 전기 전도성 금속-함유 코어 요소(core element)으로 채워지며, 전기 전도성 금속층들 각각의 적어도 일 부위를 연결하는 하나 이상의 관통-홀 비아를 포함하는 열 관리 회로 재료가 이롭게 형성될 수 있음을 발견하였다. 일 실시예에서, 관통-홀 비아의 컨테이닝 벽들(containing walls)은 금속성 코어 기판의 양면들 상의 금속 산화물 유전층들을 연속적으로 연결하는 금속 산화물 유전 재료의 층으로 덮여 있고, 함께(collectively) 전기 전도성 금속층들 및 관통-홀 비아 내의 전기 전도성 금속-함유 코어 요소로부터 금속성 코어 기판에 "금속 산화물 유전 절연체(metal oxide dielectric insulation)"를 형성한다.
금속 산화물 유전 절연체는 금속성 코어 기판의 표면 부위의 금속 산화를 포함하는 공정을 통해 형성될 수 있다. 또한, 상기 회로 재료에 장착된 HBLED와 같은 전자 기기를 갖는 물품이 개시된다.
금속 산화물 유전층들은 우수한 열 전도도 및 유전 강도뿐만 아니라, 목표하는 전기적 특성을 제공할 수 있도록 설계될 수 있다. 회로 재료는 약 50 W/m-K 이상의 열 전도도를 가질 수 있다. 또한, 25 ppm/℃ 이하의 z-축 열 팽창 계수를 포함하는 유리한 물리적 특성을 얻을 수 있다. 더욱이, 금속 산화물 유전층들은 예를 들어, 500℃ 이상의 작동 온도에서 우수한 열 안정성을 제공할 수 있다. 마지막으로, 금속 산화물 유전층들은 회로 재료의 후속 공정에 대해 목표하는 화학적 안정성을 제공할 수 있다. 이러한 특성들의 균형은 유사한 회로 재료들 대비, 유기, 무기 혹은 유기/필러-기판 유전 재료를 사용하든 안하든 유리한 것으로 비교된다. 일 실시예에서, 금속 산화물 유전층들은 알루미나를 포함할 수 있고, 다른 금속 산화물들 및 이들의 조합도 후술되는 바와 같이 존재할 수 있다.
유기 유전 재료들과 비교하여, 금속 산화물 유전층들은 열 전도성 코어 금속 기판에 대한 접착 문제를 갖고 있지 않다. 접착층들은 회로 재료의 열 저항을 증가시킬 수 있기 때문에 해로울 수 있으며, 이에 따라, 회로 재료들은 유전층과 금속성 코어 기판 사이의 접착(예를 들어, 접착-향상) 층들에 대한 필요성을 제거함으로써 효율적으로 제조될 수 있다.
알루미늄 질화물(AIN)과 같은 다른 무기 재료들을 사용하는 것과 비교하여, 본 발명의 금속 산화물 유전층들은 상대적으로 경제적인 재료 및 제조 공정을 이용하여 제조될 수 있다. 더욱이, 열 저항성 Rth(열 전도도의 역수)은 AIN 유전층들의 열저항성 보다 상당히 낮을 수 있다. 일 실시예에서, 금속 산화물 유전층들은 우수한 균형의 열 전도도 또는 유전 강도를 제공하는 공정을 통해 만들어지며, 이는 금속 산화물 재료의 우수한 물리적 특성에 기초한 것으로서, 금속성 코어 기판의 금속으로부터 유사한 금속-산화물 함유 조성물을 제조하는 다른 공정보다 우수할 수 있다.
특히, 회로 재료는 놀랍게도 금속성 코어 기판의 양면들 및 관통-홀 비아의 컨테이닝 벽들을 동일 산화 공정 동안 동시에 효율적으로 동일한 금속 산화물 재료로 피복하게 하는 공정에 따라 제조될 수 있다. 이것은 특히, 관통-홀 비아의 구성 및 불충분하게 절연된 경우의 단락의 위험성의 관점에서 놀랍다. 또한, 이러한 공정은 레이저 천공을 필요로 하는, 금속 산화물 유전층들 및 금속성 코어 기판들 모두를 천공하는 관통-홀 비아의 더 어려운 제조에 대한 필요성을 제거할 수 있다. 따라서, 본 회로 재료들은 세라믹 또는 다른 무기 유전층 없이 금속성 코어 기판을 천공하는 것을 포함하는 공정을 통해 제조될 수 있다. 따라서, 기계적인 천공은 레이저 천공의 비용을 절약하고, 저렴한 알루미늄(AIN 또는 다른 세라믹 소재보다 더 비싸지 않다)을 천공하는 공정에 대한 소정의 영향을 제한하는데 사용될 수 있다.
또 다른 이점은, 회로 재료가 LED 용의 4.5 X 4.5 인치(4.5 X 4.5)의 현재 산업보다 실질적으로 큰 치수를 갖는 패널의 형태로 제조될 수 있다는 것이다. 본 발명의 방법에서, HBLED 또는 다른 LED에 사용되기 위한 각각의 표준 크기를 갖는 다수의 패널들로 분할될 수 있는 패널을 제조하는 것이 실용적이다. 이와 달리, 장착된 LED용으로서, 예를 들어, 8-인치 웨이퍼들과 같은 더 큰 포맷들이 고려될 수 있다. 반대로, 종래의 세라믹 블랭크들(ceramic blacks)은 실질적으로 4.5 X 4.5 포맷보다 더 큰 사이즈로 제조되기 어렵다.
유전층들이 형성되는 금속성 코어 기판은 유전 기능이 요구되는 소정의 부위에만 금속 산화물 코팅이 도포되도록 마스킹될 수 있다. 이와 달리, 금속성 코어 기판은 완전히 금속 산화물 층들로 코팅될 수 있다. 금속성 코어 기판은 임의의 형상일 수 있다. 바람직하게는, 금속성 코어 기판은 HBLED 등에서 사용되는 것과 같은 실질적으로 평평한 얇은 보드일 수 있다.
여기서 사용되는 금속성(metallic) 또는 금속(metal)이라는 용어는 반-금속성 조성물을 포함하는 다양한 종류의 이러한 재료를 설명하기 위해 사용된다. 따라서, 이러한 용어들은 순수한 알루미늄 또는 마그네슘뿐만 아니라 하나 이상의 성분의 합금 및 금속간 화합물들(intermetallic compounds)을 지칭한다. 실제로, 금속성 코어 기판은 본 문맥상 기능할 수 있는 상업적으로 입수 가능한 금속성 또는 반 금속성 조성물 일 수 있다. 바람직하게는, 코어 금속 기판용으로의 금속은 알루미늄, 마그네슘, 티타늄, 지르코늄, 탄탈륨(tantalum), 베릴륨 및 이들의 합금 또는 금속간 화합물일 수 있다. 보다 바람직하게는, 금속은 실질적으로 알루미늄 또는 이들의 합금일 수 있으며, 가장 바람직하게는(specifically predominantly) 또는 본질적으로는 알루미늄일 수 있다.
유전층 또는 절연체에서 언급되는 "금속 산화물" 또는 "금속 산화물 포함"이라는 용어는 하나 이상의 금속 산화물을 기반으로 한 재료를 의미하며, 기타 합성물, 예를 들어, 금속 수산화물도 소량 존재할 수 있다. 예를 들어, 알루미늄 금속의 알루미늄 산화물(Al2O3 또는 알루미나)로의 산화를 기반으로 하는 유전층들은 상기 제조 동안 생성될 수 있는 알루미늄 수산화물 또는 Al(OH3)와 같은 다른 화합물을 포함할 수 있다. 또는, 후술되는 바와 같이 유리와 같은 고체 입자들 또는 다른 비-금속성 재료들이 전기 분해에 의해 성장하는 동안 유전층에 혼입될 수 있다. 금속 산화물 유전층은 적어도 60wt%의 하나 이상의 금속 산화물을 포함할 수 있으며, 바람직하게는 적어도 80 또는 90 wt% 의 하나 이상의 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
금속성 코어 기판 내의 하나 이상의 관통-홀 비아들은 열 전도성 금속성 코어 기판으로부터 금속을 선택적으로 제거하여 금속성 코어 기판의 일 면에서 다른 면까지 연장되는 홀을 생성함에 따라 형성될 수 있다. 이는 금속 산화물 유전층들을 형성하기 전에 수행될 수 있다. 바람직하게는, 관통-홀 비아는 금속성 코어 기판을 관통하는 기계적인 천공에 의해 형성될 수 있다. 또는, 관통-홀 비아는 식각(etching) 또는 레이저 천공에 의해 형성될 수 있다. 따라서 관통-홀 비아가 추가적인 비용 및 어려움이 발생하는 금속 산화물 유전층을 관통하는 천공 또는 식각에 의해 형성될 필요가 없어 유익하다.
관통-홀 비아의 단면은 원형 또는 비-원형(non-circular) 형상을 포함하는 다양한 단면 형상을 가질 수 있다. 관통-홀 비아는 예를 들어, 10 내지 1000 마이크로미터, 바람직하게는 50 내지 500 마이크로미터, 보다 바람직하게는 100 내지 300 마이크로 미터, 가장 바람직하게는 150 내지 250 마이크로 미터의 범위 내에 있는 다양한 직경 또는 동등한 직경을 가질 수 있다. 복수 개 관통-홀 또는 관통-홀의 패턴 각각의 단면 모양 및/또는 치수는 독립적으로 사전 결정(predetermined)될 수 있다. 일 실시예에서, 회로 재료 내의 관통-홀 비아들은 실질적으로 동일한 직경을 갖는 원형 형상을 갖는다.
회로 재료 내에서 비아들은 제1 및 제2 전기 전도성 금속층들을 연결하기 위하여 복수 개로 존재할 수 있으며, 예를 들어 각각의 회로당 1 내지 40, 바람직하게는 2 내지 16개로 존재할 수 있고, 회로들은 패널당 50 내지 35,000 개가 존재할 수 있으며, 예를 들어, 패널은 4.5 인치 X 4.5 인치 패널일 수 있다. 이에 따라, 예를 들어, 회로 재료는 각각 4 개의 비아들을 포함하는 1,000 개의 개별적인 회로를 갖는 패널의 형태로 제조될 수 있으며, 이에 따라 4.5 인치 X 4.5 인치 패널 당 4,000 비아가 포함되도록 제조될 수 있다. 나중에, 패키징된 LED의 제조되는 경우, 각각의 패널들은 예를 들어, 60 와트 전구용으로서 각각 30개의 발광 다이오드들을 갖는 다수의 유닛으로 예를 들어, 다이아몬드 블레이드(diamond blade)에 의해 분할될 수 있다.
관통-홀-비아는 절연 유전층들(insulating dielectric layers) 의 형성 전에 형성되기 때문에, 유전층 또한 비아들 내에 형성될 수 있고, 유전층 상에 접착-향상 층(예를 들어, 금속 시드층)이 추후 도포될 때, 접착-향상층은 절연된 코어 금속성 기판에 도포된 전기 전도성 금속 아래뿐만 아니라 관통-홀 비아의 벽(walls)상의 유전층 상에도 있을 수 있다. 따라서, 일 실시예에서, 비아 내의 전기 전도성 금속-함유 코어 요소와 관통-홀 비아의 컨테이닝 벽(containing wall) 상의 금속 산화물 층 사이에 관통-홀 비아 내에 예를 들어, 스퍼터링된 금속 시드층과 같은 접착-촉진 층(adhesive-promoting layer)이 존재하고, 접착-촉진층은 열 전도성 코어 기판 상의 유전층의 전체 표면에 균일하게 동시에 도포되고, 그리고 이후 구리 또는 이 밖의 다른 금속 도금이 바람직하지 않는 곳에서는 제거된다.
금속 산화물 유전층들은 1 내지 50 마이크로미터(약 0.04 밀(mil) 내지 약 2 밀), 바람직하게는 약 0.13 내지 약 1.2 밀(약 5 내지 약 30 마이크로미터), 그리고 보다 바람직하게는 약 10 내지 30 마이크로미터, 가장 바람직하게는 12 내지 20 마이크로미터의 두께를 가질 수 있다. 일 실시예에서, 관통-홀 비아 안 및 금속성 코어 기판의 양면들 상에 형성된 제1 및 제2 유전층들의 평균 두께는 실질적으로 예를 들어, 50 퍼센트 이내, 보다 바람직하게는 25 퍼센트 이내, 가장 바람직하게는 10 퍼센트 이내로 서로 동일할 수 있다.
일 실시예에서, 금속-산화물 유전층들의 두께는 바람직하게는 40 마이크로 미터 미만, 바람직하게는 20 마이크로미터 미만, 보다 바람직하게는 15 마이크로미터 미만일 수 있다. 금속 산화물 유전층의 두께가 얇을수록 층간의 열 교환이 보다 효율적일 수 있다. 따라서, 예를 들어, 5 마이크로미터 내지 15 마이크로미터보다 더 낮은 두께를 갖는 금속 산화물 유전층들을 제공하는 것이 유익할 수 있다.
열 전도성 코어 기판을 절연시키는 금속 산화물 유전층들은 금속성 코어 기판 표면 부위를 적어도 부분적으로 산화시키는 것에 의해 형성될 수 있다. 본 발명의 일 측면에 따른 회로 재료는 금속성 코어 기판의 일 부위 혹은 금속성 코어 기판의 전부에 선택적으로 도포되는 금속 산화물 유전층들을 포함할 수 있다. 따라서, 일 실시예에서, 금속성 코어 기판 상에 형성된 금속 산화물 유전 절연체는 수성 전해질(aqueous electrolyte) 및 전극을 포함하는 전기 분해 챔버 안에서 하나 이상의 관통-홀 비아를 포함하는 금속성 코어 기판을 위치시키는 것(positioning)을 포함하는 방법에 의해 형성된다. 금속성 코어 기판은, 예를 들어, 회로 보드 형태로 있을 수 있으며, 바람직하게는, 하나 이상의 관통-홀 비아들이 드릴되거나 또는 다른 방법에 의해 제조된 것으로서 두 개의 실질적으로 평평한 면들을 갖는 얇은 패널일 수 있다. 금속성 코어 기판의 상부 표면 부위 내에서 금속 산화물 층을 전환시키고 성장시키기 위하여, 금속성 코어 기판에 전압이 인가되고, 전극에 대하여 금속성 코어 기판을 전기적으로 바이어싱시킬 수 있다. 금속 산화물 유전층이 형성되기에 바람직한 금속성 코어 기판의 적어도 일 표면, 바람직하게는 관통-홀 비아의 컨테이닝 벽과 금속성 코어 기판의 양쪽 면들, 그리고 전극의 일 부위는 수성 전해질(aqueous electrolyte)과 접촉한다.
일 실시예에서, 교번 극성(alternating polarity)의 전압 펄스 시퀀스(a sequence of voltage pulses)가 소정의(predetermined) 기간 동안 인가된다. 포지티브 전압 펄스(positive voltage pulse)는 전극에 대하여 기판을 양극으로 바이어싱시키고(anodically bias), 네거티브 전압 펄스(negative voltage pulse)는 전극에 대하여 기판을 음극으로 바이어싱시킨다(cathodically bias). 포지티브 전압 펄스의 진폭은 정전위적으로 조절(potentiostatically controlled)되고, 즉, 전압에 대해 조절되며, 네거티브전압 펄스의 진폭은 정전류적으로 조절(galvanostatically controlled)되고, 즉, 전류에 대해 조절될 수 있다. 본 회로 재료 안에 금속 산화물 유전층을 형성하는 이러한 방법은, 예를 들어, WO 2012/1077555 및 WO 2012/107754에 자세히 기재되어 있고, 본 명세서에서 이들의 공개공보는 그 전체가 참조로 인용된다. 포지티브 전압 펄스가 정전위적으로 조절되고, 네거티브 전압 펄스가 정전류적으로 조절되는 교번 극성의 전압 펄스 시퀀스를 인가함으르써, 고전압 펄스는 실직적인 수준의 마이크로-방전을 유도하지 않고도 코어 금속 기판에 인가될 수 있다. 금속 산화물 유전층들의 형성 동안 마이크로-방전 사건(micro-discharge event)을 최소화 혹은 방지함으로써, 표면 거칠기 및 코팅의 공극률의 크기(magnitude of the coating porosity)가 조절될 수 있다. 이들의 미세 형상 특성에도 불구하고, 홀-관통 비아들(hole-through vias)을 금속 산화물의 절연층으로 효과적이고 지속적으로 코팅할 수 있고, 이에 따라 장착된 전자 기기의 동작 동안 비아들 내에서의 단락(short circuits)이 방지될 수 있음이 밝혀졌다. 또한, 단일 또는 연속 도금 공정은 필수적으로 개별 또는 독립적으로 진행되는 단일 공정으로 진행되는 것이 아니라 동시에 금속 기판 층의 양면들 및 관통-홀 비아를 "코팅" 할 수 있어, 매우 효율적인 공정일 수 있다. 또한, 미세 특성을 갖는 관통-홀 내의 유전층들을 포함하는 유전층들의 전기적인 특성에서, 우수하고 균형잡힌 특성들이 수득될 수 있고, 특히 재료의 경제성 및 제조의 측면에서 유리할 수 있다.
교번 극성의 전압 펄스 시퀀스가 인가되는 공정의 일 실시예에서, 전압 펄스동안 전류의 스파이크(current spike)는, 예를 들어, WO 2012/107754에 개시되고 기술된 바와 같이 포지티브 및 네거티브 전압 펄스들을 형상화하여(shaping) 방지할 수 있다. 일 실시예에서, 포지티브 및 네거티브 전압 펄스들 하나 혹은 둘 모두는 실질적으로 사다리꼴 형상이다. 전류 스파이크는 방지되거나, 감소되거나 제거되는 것이 바람직한데, 이는 금속 산화물 유전층들의 파괴(breakdown) 및 마이크로-방전과 관련이 있기 때문이다. 마이크로-방전은 절연 목적을 가진 유전층들의 특성에 악영향을 미친다. 예를 들어, 마이크로-방전은 금속 산화물 유전층의 기공 사이즈 혹은 구조에 영향을 미치고, 그 결과로서, 유전층들의 유전 강도에까지 영향을 미칠 수 있다.
일 실시예에서, 금속성 코어 기판의 재료의 금속 산화물 절연체 표면 층으로의 전환은 포지티브 전압 펄스 동안 일어나는데, 이때 금속성 코어 기판은 후술되는 바와 같이 전극에 대해 양극으로 바이어싱된다. 금속 산화물 절연체는 수성 전해질 중의 산소 함유 종이 기판 물질 자체와 반응함에 따라 형성된다.　 따라서, 연속적인 포지티브 전압 펄스는 금속 산화물 층의 두께를 증가시킬 수 있다. 금속 산화물 층의 두께가 증가함에 따라, 절연체(insulation)의 전기 저항성이 증가하고, 이에 따라, 인가된 전압에 보다 적은 양의 전류가 흐를 수 있다. 따라서, 포지티브 전압 펄스 각각의 피크 전압이 소정의 기간에 걸쳐 일정한 것이 바람직하지만, 연속적인 전압 펄스 각각에 따른 전류 흐름은 소정의 기간 동안 감소할 수 있다.
또한, 금속 산화물 절연체의 두께가 증가함에 따라, 금속 산화물 유전층의 저항이 증가할 수 있고, 이에 따라 각 연속적인 네거티브 전압 펄스 동안에 금속 산화물 층들을 통과하는 전류는 금속 산화물 층의 저항 가열(resistive heating)을 야기시킬 수 있다. 네거티브 전압 펄스 동안의 이러한 전항 가열은 금속 산화물 층 내에서의 증가된 수준의 확산에 기여할 수 있고, 성장하는 유전층 내에서 목표하는 결정화 및 그레인(grain) 형성을 보조할 수 있다. 금속 산화물 층들의 형성을 조절함으로써, 마이크로-방전이 방지되고, 선호되는 실시예에 따른 매우 작은 스케일의 미세결정(crystallite) 또는 그레인 크기(grain size)를 갖는 절연용의 조밀한(denser) 금속 산화물층이 형성될 수 있다. 여기서 사용되는 용어, 그레인 크기(grain size)는 금속 산화물 유전층에서 그레인 또는 결정의 평균 치수를 가로지는 거리를 지칭한다.
일 실시예에서, 전압 펄스의 펄스 반복 주파수는 0.1 내지 20 KHz, 바람직하게는 1.5 내지 15 KHz, 또는 2 내지 10 KHz 일 수 있다. 예를 들어, 유리한 펄스 반복 주파수는 2.5 KHz 또는 3KHz 또는 4KHz일 수 있다. 낮은 펄스 반복 주파수에서, 금속 산화물 층들은 일정 기간 성장된 후에 일정 기간의 옴 가열(ohmic heating)을 겪게 될 수 있다. 이에 의해 수득된 금속 산화물 층들은 보다 높은 펄스 반복 주파수가 사용된 경우보다 더 조악한 구조 또는 표면 프로파일을 가질 수 있다. 공정의 효율성 및 성장 속도가 일정 수준으로 감소하여도, 펄스 반복 주파수가 상대적으로 더 높을수록 더 미세한 구조 및 매끄러운 코팅 표면이 형성될 수 있다.
절연용 금속 산화물 층을 형성하는 방법은 알카리성 수용액 전해질, 바람직하게는 9 이상의 pH를 갖는 전해질로 수행될 수 있다. 바람직하게는, 전해질은 1 mS cm-1보다 큰 전기 전도도를 갖는다. 전해질은 특히, 포타슘 하이드록사이드 또는 소듐 하이드록사이드를 포함하는 알카리 금속 하이드록사이드를 포함할 수 있다.
전해질이 콜로이드이고, 수성 상(aqueous phase)에 분산된 고체 입자를 포함하는 것이 보다 유리할 수 있다. 바람직하게는, 전해질은 100 나노미터 미만의 입자 크기를 갖는 소정 비율의 고체 입자를 포함할 수 있고, 여기서, 입자 크기는 입자의 가장 큰 치수의 길이를 지칭한다.
따라서, 실시예에서, 인가된 전압 펄스동안 발생되는 전기장은 수성 상에 분산된 정전기적으로 대전된 고체 입자들을 금속 산화물 층들이 성장하는 금속성 코어 기판의 표면으로 이동하게 할 수 있다. 고체 입자들이 성장하는 금속 산화물 층들과 접촉함에 따라, 이들은 함께 반응 및/또는 물리적으로 혼합되어 층들에 혼입될 수 있다. 따라서, 콜로이드성 전해질이 사용되는 경우에, 금속 산화물 층들은 금속성 기판 표면 부위의 산화에 의해 형성된 물질 및 전해질로부터 유도된 콜로이드성 입자 모두를 선택적으로 포함할 수 있다. 바람직하게는, 수성 상에 분산된 금속 산화물 고체 입자들은 전기분해 공정(electrolytic process)의 전기장(electric field) 하에 성장하는 금속 산화물 층들의 기공으로 이동할 수 있다. 기공 내에서, 고체 입자들은 예를 들어 소결 공정에 의해, 금속 산화물 층의 기공으로 이동된 다른 고체 입자들 및 금속 산화물 층 둘 모두와 상호작용 혹은 반응할 수 있다. 이러한 방식으로, 기공의 수치는 감소되고, 금속 산화물 층들에 목표하는 나노공극률(nanoporosity)이 나타날 수 있다고 믿어진다. 공극률(porosity)을 감소시킴으로써, 금속 산화물 유전층의 밀도가 증가된다. 금속 산화물 유전층들을 통해 공극률의 수치가 감소됨에 따라, 층들의 유전 강도 및 열전도도가 실질적으로 증가될 수 있고, 이는 금속성 코어 기판의 관통-홀 비아들 안 뿐만 아니라 일 면들(sides) 상에 유효 유전층(effective dielectric layers)을 형성하는 것에 도움이 되는 것(conducive to)으로 밝혀졌다.
전해질은 초기에 전해질 용액에 존재하는 고체 입자들을 포함할 수 있다. 이와 달리, 고체 입자들은 전기분해 공정 중에 수성 전해질(aqueous electrolyte)에 추가될 수 있다. 고체 입자들은, 예를 들어, 결정성 세라믹 또는 유리 입자들과 같은 세라믹 입자일 수 있고, 소정 비율의 입자는 100 나노미터 미만의 최대 치수를 가질 수 있다. 일 실시예에서, 고체 입자들은 실리콘, 알루미늄, 티타늄, 철, 마그네슘, 탄탈륨, 희토류 금속 및 이들의 조합으로 이루어진 그룹으로부터 선택된 원소의 하나 이상의 금속성 산화물 혹은 수산화물일 수 있다. 일 실시예에서, 콜로이드 전해질의 고체 입자들은 특유의 등전점(isoelectric point)을 가지고, 이러한 등전점에 대응되는 pH는 전해질의 수성 상의 pH와 1.5 이상으로 차이 날 수 있다. 이에 따라, 양극성 전기 펄스(bipolar electric pulses)가 인가되는 동안, 고체 입자들은 인가된 전기장의 영향 하에서 금속성 코어 기판의 표면 쪽으로 이동하고, 이에 따라 형성되는 금속 산화물 절연층들에 혼입될 수 있다.
금속 산화물 층들을 형성하는 방법은, 상술한 바와 같이, 소정의 시간 동안 진행될 수 있다. 특히, 의도된 목적 또는 응용에 필요한 절연을 제공하기 위하여, 상기 공정은 금속 산화물 유전층들의 목표하는 또는 미리 선택된 두께를 제공하기 위한 시간 동안 수행될 수 있다. 일 실시예에서, 상기 소정의 시간은 1 분 내지 2시간, 바람직하게는 8 내지 20분 일 수 있다. 금속 산화물 재료 층들의 성장률(rate of development)은 소요된 시간뿐만 아니라, 전압, 전극에 대하여 기판을 바이어싱시키기 위해 사용된 파형, 및/또는 상기 방법이 콜로이드 전해질을 사용하는 경우에, 콜로이드 전해질 중의 입자들의 밀도 및 크기와 같은 여러 요소에 의해 의존적일 수 있다.
금속성 코어 기판의 표면에 금속 산화물 유전층들을 형성하기에 적합한 장치는 당업자에 의해 인식될 수 있는 바와 같이, 수성 전해질을 포함하기 위한 전기 분해 챔버, 전기 분해 챔버 내에 위치가능한 전극 및 전압, 바람직하게는, 금속성 코어 기판과 전극 사이에 교번 극성의 전압 펄스 시퀀스, 을 인가할 수 있는 전원(power supply)을 포함할 수 있다. 바람직하게는 일 실시예에서, 전원은 전극에 대해 금속성 코어 기판을 양극으로 바이어싱시키기 위해 정전위적으로(potentiostatically) 조절된 포지티브 전압 펄스 시퀀스를 발생시키는 제1 펄스 발생기를 포함한다. 전원은 전극에 대해 기판을 음극으로 바이어싱시키기 위해 정전류적으로(galvanostatically) 조절된 네거티브 전압 펄스 시퀀스를 발생시키는 제2 펄스 발생기를 더 포함한다.
이러한 기술을 사용하여, 회로 재료의 금속 산화물 유전층의 표면 내의 기공 들은 500 나노미터 미만, 바람직하게는 400 나노미터 미만, 보다 바람직하게는 300 나노미터 미만, 또는 200 나노미터 미만의 평균 직경을 가질 수 있다. 금속 산화물 유전층들은 500 나노미터(0.5 마이크로콘) 미만의 평균 그레인 크기(average grain size)를 갖는 결정 구조를 가질 수 있다.
금속성 코어 기판의 표면을 산화시키는 다른 방법들도 사용될 수 있다. 예를 들어, 종래의 양극산화(conventional anodizing)는 적절히 최적화되어 금속성 코어 기판 상에 금속 산화물 유전층을 형성하는 데 사용될 수 있으며, 이는 종래의 양극 산화에 의해 이해될 수 있다. 그러나, 종래의 양극 산화는 보다 다공성이고, 비정질 구조를 갖는 유전층을 생산하는 경향이 있다(즉, 양극 산화된 코팅들은 거의 결정질이 아니다). 양극 산화(anodic) 공정에 의해 유전층이 형성된 회로 재료는 요건들이 덜 엄격한 저전력 어플리케이션에 제한될 수 있다. 금속성 코어 기판의 표면을 산화시키는 또 다른 방법은 플라즈마 전해 산화(plasma electrolytic oxidation, PEO)이며, 이것은 당업자에게 알려져 있는 양극 산화의 한 종류이다. 이에 의해 생성된 유전층은 결정질일 수 있지만, 더 큰 평균 공극률을 갖는 경향을 보이고, 이것은 유전 특성 및 열 전도도를 제한할 수 있다.
따라서, 금속 산화물 절연체(metal oxide insulation)에서 나노스케일의 공극률을 얻는 것이 바람직하며, 이는 목표하는 유익한 기계적 및 전기적 특성에 기여할 수 있고, 관통-홀 비아들을 보다 효과적으로 절연시킬 수 있다. 예를 들어, 작은 평균 기공 직경은 층의 유전 강도를 개선시킬 수 있다. 높은 유전 강도는 특정 애플리케이션을 위한 소정의 최소 유전 강도를 달성하는데 요구되는 금속 산화물 유전체(metal oxide dielectric)의 두께가 낮아질 수 있음을 의미하고, 이것은 층의 열 전도도를 개선시킬 수 있다. 또한, 기공 크기가 작을 수록 층을 통한 열 흐름 경로를 개선하여 금속 산화물 유전층의 열 전도도 역시 개선시킬 수 있다. 바람직하게는, 일 실시예에서, 회로 재료의 금속 산화물 유전층들의 기공은 회로 재료의 특성을 개선시키기 위해, 400 나노미터 미만, 바람직하게는 300 나노미터 미만의 평균 크기를 갖는다.
보다 바람직하게는, 회로 재료의 일 실시예에 따르면, 회로 재료의 유전층들은 200 나노미터 미만, 바람직하게는 100 나노미터 미만, 예를 들어, 약 50 나노미터 또는 40 나노미터의 평균 직경을 갖는 그레인을 포함하는 결정질 알루미나 재료일 수 일 수 있다. 이러한 그레인들은 결정(crystal) 또는 미세 결정(crystallites)로 지칭될 수 있다. 따라서, 회로 재료의 특정 실시예는 나노구조화된 층인 알루미늄 산화물 유전층을 포함할 수 있으며, 여기서 이것은 나노미터 스케일의 수치를 갖는 구조적 특징을 갖는다. 미세한 그레인 크기는 구조적 균질성 및 경도, 내마모성(wear resistance) 및 매끄러운 표면 프로파일과 같은 성질들을 개선시킬 수 있다.　 미세한 그레인 크기는 또한, 유전 재료의 열 전도도, 유전 강도 및 유전 상수를 증가시킬 수 있다.
금속 산화물 유전층들 상에 배치된 전기 전도성 금속층들은 바람직하게는 기 전도성 및 열 전도성 둘 다일 수 있다. 본 명세서에서 개시된 회로 재료의 형성용으로서 유용한 전기 전도성 금속층들은 스테인레스 스틸, 구리, 니켈 도금 구리, 알루미늄, 구리-피복된 알루미늄(copper-clad aluminum), 아연, 아연-피복된 구리, 철, 전이금속 및 적어도 이들 하나를 포함하는 합금을 포함하며, 특히, 전기 전도성 금속으로 구리가 가장 유용하고, 본 명세서에서 전기 전도성 금속의 대표로 사용된다. 전기 전도성 금속층의 두께뿐만 아니라, 전도성 금속층 표면의 모양, 크기 또는 텍스쳐(texture) 역시 특별히 제한되지 않는다. 예시적인 실시예에서, 전도성 금속층은 약 3 마이크로미터 내지 약 200 마이크로미터, 바람직하게는 약 5 마이크로미터 내지 약 180 마이크로미터, 보다 바람직하게는 약 7 마이크로미터 내지 약 75 마이크로미터의 두께를 갖는다. 2 이상의 전도성 금속층이 존재하는 경우, 2 개의 층의 두께는 동일하거나 상이할 수 있다.
도금된 금속, 바람직하게는 전기도금된 구리를 포함하는 전기 전도성 금속층이 특히 유용하다.
일 실시예에서, 관통-홀 비아 안의 금속-함유 코어 요소뿐만 아니라 제1 및 제2 전기 전도성 금속층들은 구리를 포함한다. 구리 도금된 전기 전도성 금속층들은 은 또는 금으로 더 코팅될 수 있다. 제1 및 제2 전도성 금속층들은 1 내지 250 마이크로미터의 총 두께를 가질 수 있는 반면, 금속성 코어 기판은 이에 존재하는 관통-홀 비아의 두께에 대응되게, 0.5 내지 1.5mm, 바람직하게는 0.38 내지 1.0 mm의 두께를 가질 수 있다.
금속성 코어 기판의 양면들 상의 제1 전기 전도성 금속층 및 제2 전기 전도성 금속층은 스크린 인쇄, 금속 잉크 인쇄, 무전해 금속화, 갈바닉 금속화, 화학 기상 증착(CVD), 및 플라즈마 기상 증착(PVD) 금속화로부터 선택된 공정에 의해 형성될 수 있다. 이에 따라, 금속 호일(metal foil) 또는 플렉스 회로(flex circuits)가 제거될 수 있다. 전기 전도성 층들은, 후술되는 바와 같이 패턴되거나 혹은 비-패턴화(un-patterned)될 수 있다. 회로 재료는 바람직하게는 4.5 인치 X 4.5 인치인 종래 패널(4 인치 X 4 인치인 화상 영역을 구비하는 세라믹 블랭크)의 면적대비 15 내지 20 배의 면적을 갖는 패널의 형태일 수 있다. 추후에, 이와 같이 큰 패널은 개별 단위로 분할되거나 더 큰 개별 패널을 제조하는 데 사용될 수 있다. 예를 들어, 14 X 22 인치인 회로 재료가 생산될 수 있다. 14 인치 X 22 인치 수치를 갖는 패널은, 예를 들어, 3 X 5 패널 화상의 어레이 또는 15개의 4.5 인치 X 4.5 인치의 패널들의 등가물을 가능하게 할 수 있다.
일반적으로, 회로 재료는 열 전도성인 금속성 코어 기판을 제공하는 것, 금속성 코어 기판 내에 하나 이상의 관통-홀 비아를 형성하는 것, 금속성 코어 기판의 상면 일 부위의 금속을 금속 산화물로 산화 변환시키는 것을 포함하는 공정에 의해 금속성 코어 기판의 관통-홀 비아의 안 및 금속성 코어 기판의 양면들에 금속 산화물 유전층을 형성하는 것, 그리고 이후, 금속성 코어 기판의 양면들 상에 형성된 금속 산화물 유전층의 적어도 일 표면에 구리 또는 다른 전기 전도성 금속을 도포하는 것을 모두 포함하는 방법에 의해 제조될 수 있다(후술되는 방법에서는 구리가 전기 전도성 금속을 나타내는데 사용되지만, 상기 방법은 구리에 제한되지 않는 것으로 해석되어야 한다).
일 실시예에서, 관통-홀 비아는 전기 전도성 금속층들의 도금 동안 금속성 코어 기판의 양면들 상의 전기 전도성 층들(electrically conducive layers)을 전기적으로 연결시키는 금속-함유 코어 요소로 채워질 수 있고, 이에 따라, 벌크 금속(bulk metal)인 금속-함유 코어 요소를 형성한다. 이와 달리, 관통-홀 비아는 전기 전도성 금속층들의 도포 후, 금속성 코어 기판의 양면들 상의 전기 전도성 층들(electrically conducive layer)을 전기적으로 연결시키는 금속-함유 코어 요소로 채워질 수 있고, 여기서 금속- 함유 코어 요소는 당업자들에 의해 이해되는 바와 같이, 금속 입자들 및 유기 수지를 포함하는 금속성 페이스트로 관통-홀 비아를 채움으로써 제조될 수 있다. 따라서, 관통-홀 비아는 전기 전도성 금속층들의 도금 후에, 전에 혹은 동시에 채워질 수 있다. 제1 금속 산화물 유전층, 제2 금속 산화물 유전층, 및/또는 관통-홀 비아의 유전층은 바람직하게는 금속 산화물 유전층을 형성한 후로서 금속 산화물 유전층들의 표면에 구리를 도포하기 전에, 접착-향상 재료로 코팅될 수 있다. 예를 들어, 금속성 시드층은 추후에 전기 전도성 금속층들을 형성하기 위해 도포되는 전기 전도성 금속의 도금을 개시하거나 접착력을 향상시키기 위해 금속 산화물 층의 표면 상에 코팅될 수 있다. 일 실시예에서 금속 시드층은 100 내지 150 나노미터의 두께를 갖는 티타늄(Ti) 및 뒤이은 1-2 미크론의 구리(Cu)를 포함하는 스퍼터링된 층이다.
일 실시예에서, 회로 재료를 제조하는 방법은 금속 산화물 유전층들을 형성하고 그리고 선택적으로 접착-향상 물질로 코팅하고 나서 그리고 구리를 도금 혹은 도포 하기 전에, 코팅 혹은 비코팅된 금속 산화물 유전층에 레지스트 코팅을 도포하는 것, 레지스트를 노출시키는 것 및 레지스트를 현상시키는 것을 더 포함할 수 있다. 이에 따라, 금속 산화물 유전층들의 표면 상에 구리를 도금한 후에, 레지스트는 패턴된 전기 전도성 금속층을 생산하도록 스트립(stripped)될 수 있다. 이와 달리, 구리 또는 다른 금속이 비패턴화 도금 되고, 구리를 인쇄 및 식각하여 선택적으로 패턴화할 수 있다. 그러나, 추가적인 도금(Additive plating)이 보다 경제적일 수 있다.
선택적인 금속성 시드층이 유전층들의 표면에 스퍼터링되는 경우, 후속되는 구리 층의 밀착성을 개선시키기 위해, 금속성 시드층은 구리를 금속 산화물 유전층의 표면으로 도금하고 패턴한 후에 제거될 수 있다(예를 들어, 식각에 의해).
일 실시예에서, 회로 재료를 만드는 방법은, 금속 산화물 유전층들을 형성한 후, 전기 전도성 금속층들을 도포하기 전에, 금속 산화물 유전층들을 금속성 시드층으로 코팅하는 것, 코팅된 금속 산화물 유전층들에 레지스트 코팅을 도포하는 것, 레지스트를 노출시키는 것, 레지스트를 현상(developing)시키는 것, 레지스트들이 현상된 부위의 금속 산화물 유전층에 전기 전도성 금속층을 도금하는 것, 레지스트를 제거하는 것, 그리고 전기 전도성 금속층들이 도금되지 않은 부위에서 금속성 시드층을 제거하는 것을 포함한다. 대안적인 실시예에서, 관통-홀 비아는 예를 들어, 구리 페이스트와 같은 금속 페이스트로 채워질 수 있고, 및 금속성 코어 기판의 양면들 상의 전기 전도성 금속층들이 스크린이 인쇄될(screen printed) 수 있다. 상기 방법은 구리 층의 표면을 다른 금속, 예를 들어, 은으로 도금시켜 구리의 산화를 방지하고 개선된 땜납성(solderability)을 제공하는 것을 더 포함한다. 이후, 금속 산화물 유전층들의 표면에 하나 이상의 금속을 도금한 후에, 당업자에 의해 인식되는 바와 같이, 납땜 정지 층(a solder stop layer)이 도포될 수 있다.
상기 방법은 또한, 금속 산화물 유전층의 표면 상에 구리를 도금한 후에, 회로 재료를 개별적인 LED 유닛 혹은 패키지의 표준사이즈인 각 약 4.5 인치 X 4.5 인치의(혹은 50 퍼센트 이내, 바림직하게는 30 퍼센트 이내, 더욱이 각각의 수치가 10% 미만) 복수 개의 개별 패널로 분할하는 것을 더 포함할 수 있다.
상기 방법은 절연된 금속성 코어 기판의 표면에 구리를 도금한 후에, 회로 재료 상의 표면에 전자 기기를 장착하여 전자 기기를 포함하는 제품 유닛(product unit)을 제공하는 것을 더 포함한다. 일 실시예에서, 전자 기기는 후술되는 바와 같이 HBLED 일 수 있다.
보다 상세한 실시예에서, 회로 재료를 제조하는 방법은, 열 전도성인 금속성 코어 기판을 제공하는 것, 금속성 코어 기판 내에 하나 이상의 관통-홀 비아를 천공하거나 형성하는 것, 금속성 코어 기판의 금속을 금속 산화물로 적어도 산화 변환시켜 금속성 코어 기판의 양면들 및 금속성 코어 기판의 비아 내에 금속 산화물 유전층들을 형성하는 것, 금속 산화물 유전층들을 무기 접착-향상 재료로 선택적으로 코팅하는 것을 포함하며, 상기 방법은 전기 전도성 금속층을 패턴화하는 것을 더 포함한다. 구체적으로, 일 실시예에서, 전도성 금속층들은 시드층이 코팅된 금속 산화물 유전층 상에 레지스트 코팅을 도포하는 것, 레지스트를 노출시키고 성장시킨 후에, 금속 산화물 유전층들의 표면에 구리를 도금하는 것, 레지스트를 스트립하는 것, 이후 무기 접착-향상 물질(예를 들어, 스퍼터링으로 코팅된 금속 시드층(sputter coated metallic seed layer)을 금속 산화물 유전층들의 비-도금된 부위로부터 식각 또는 제거하는 것에 의해 패턴화될 수 있다.
이에 따라, 유전층에 대한 구리의 접착을 촉진하기 위해 스퍼터링 코팅된 금속 시드층을 포함하는 무기 접착-향상 층으로 금속 산화물 유전층들을 코팅하는 경우에는, 금속성 시드층은 단락(short circuit)을 방지하기 위해 나중에 금속 산화물 유전층들의 비-도금된 부위로부터 제거될 수 있다.
금속 산화물 유전층의 유전 강도(그리고, 이의 회로 재료)는 샘플의 여러 지점에서의 절연파괴 전압(dielectric breakdown voltage)을 측정하는 것에 의해 결정될 수 있으며, 이것은 유전 재료의 표면 및 내부 코어 금속에 밀착된 두 전극간에 전압을 인가함으로써 행해지고, 이 경우 전극은 측정 지점에서의 금속 산화물 유전체의 두께에 해당하는 거리만큼 분리되고, 유전층 하에서 전극에 대한 액세스는 금속 산화물 층의 일 부위를 제거함에 따라, 혹은 일 면을 통해 얻어질 수 있다. 직류 전위는 전극을 가로질러 배치되고, 전압흐름에 대한 저항은 전압이 증가됨에 따라 측정된다. 전극들 사이에서 전류가 전압 사이에 흐르기 시작하는 전압은 절연 파괴 전압(dielectric breakdown voltage)으로 명시되고, 두께 밀(mil) 당 볼트(V/mil) 또는 V/mm로 측정된다. 절연 파괴 전압은 구조의 재료가 상이함에 따라 상이하고, 열 전도성 금속의 금속을 포함하는 유전층의 조성, 표면 부위를 유전층으로 변환시키는 제조 공정 및 다른 조성 또는 공정적인 요인에 따라 상이할 수 있다. 두께의 균일도 역시 절연 파괴전압에 영향을 미칠 수 있고, 더 얇은 부위는 더 낮은 절연 파괴 전압을 보일 수 있다. 그러나, 어느 경우에도 단락을 방지하기 위해 연속적이고 효과적인 차폐율(coverage)이 필요하다.
실시예에서, 회로 재료는 표면에 부착하기 위한 조립체(fabricator)에 공급되어 전자기기(예를 들어, 반도체 소자)로부터의 방열 통로를 더 제공할 수 있다. 이러한 표면의 예는 히트 싱크 등의 표면들을 포함한다. 임의의 적절한 수단이 열 관리 회로 재료 혹을 이로부터 유래된 회로를 표면에 부착하는 데 사용될 수 있다. 실시예에서, 열 관리 회로 재료는 적절한 열 전도층 혹은 열 전도성 접착제와 같은 처리를 이용하여 표면에 부착될 수 있다. 이러한 열 전도성 접착제가 사용되는 곳은 전기 전도성, 반도체성 또는 전기 비-전도성 일 수 있다.
일 실시예에서, 회로 재료는 금속성 코어 기판보다 실질적으로 두께가 더 두껍고, 높은 열 전도성을 갖는 금속을 포함하는 열 전도성 히트 싱크 등에 부착될 수 있다. 이러한 특성을 갖는 적절한 금속은 알루미늄, 구리, 알루미늄 피복 구리 등; 혹은 AlSiC, Cu/Mo 합금, 등과 같은 설계된 열전 재료(engineered thermal material)를 포함할 수 있다. 이러한 열전도성 히트 싱크는 단일층, 단일 물질의 다중층(multiple layers) 또는 2 이상의 서로 다른 물질들을 포함하는 다중층을 포함할 수 있다. 히트 싱크는 두께가 하나로 균일하거나, 다양할 수 있다. 열전도성 베이스 층은 냉각 핀, 튜브 또는 히트싱크를 관통하는 튜브와 같은 기능을 포함할 수 있으며, 이를 통해 냉각제가 전달되어 열 전달이 더 증가될 수 있다.
다른 실시예에서, 유전층, 본드 플라이(bond ply), 전도성 금속층, 회로 층 또는 이들 중 적어도 하나를 포함하는 조합을 포함하는 적어도 하나의 추가 층이 적절한 방법으로, 패턴된 전기 전도성 층(patterned electrically conducive layer) 또는 회로에 배치되어, 다층의 회로가 형성될 수 있다.
본 명세서에서 설명된 회로 재료들은 특히 고온에서, 예를 들어 우수한 수치 안정성 및 예를 들어, 도금된 관통-홀 신뢰성과 같은, 개선된 신뢰성, 그리고 우수한 구리(금속) 박리 강도와 같은 우수한 특성을 가질 수 있다.
실시예에서, 회로 재료, 바람직하게는 금속 산화물 유전층들은 150℃ 이상, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃ 이상의 온도에서 열적으로 안정하다. 특히, 고 출력형(high power type) 고체-상태 기기와 함께 사용되기 위해, 회로 재료는 솔더링(soldering), 경납땜(brazing) 및 용접(welding )과 같은 공정이 진행되는 동안 발생하는 온도에 대한 노출을 견딜 수 있는 열 특성을 가질 수 있다. 불활성 또는 수소 분위기에서, 약 400℃의 온도에 노출될 수 있다. 일반적으로, 솔더링 공정은 약 200℃의 낮은 온도에서 수행되는 반면, 경납땜은 약 425 ℃를 초과하는 높은 온도에서 수행된다. 이러한 높은 온도 공정을 사용함에 따른 구리 산화물의 형성은, 구리 표면상에 산화물의 형성을 완화시킬 수 있는 니켈, 아연 또는 다른 적합한 금속과 같은 금속의 도금을 이용하여 완화될 수 있다.
일 어플리케이션(application)용으로, 유전체 코팅은 높은 유전 상수를 가질 수 있다. 예를 들어, 높은 유전 상수는 회로 재료가 RF 또는 마이크로웨이브 어플리케이션에 사용될 때 바람직하다. 바람직하게는, 일 실시예에서, 회로 재료는 7 초과, 바람직하게는 7.5 초과, 보다 바람직하게는 약 8 내지 12, 예를 들어 9 내지 10의 유전 상수를 갖는 유전 코팅을 포함할 수 있다.
일 실시예에서, 유전 재료 또는 금속 산화물 층은 1 W/m-K 이상, 바람직하게는 5W/m-k 이상, 보다 바람직하게는 10 W/m-k 이상의 열 전도도를 갖는다. 또한, 일 실시예에서, 2 개의 금속 산화물 층 및 열 전도성 금속을 포함하는 생성된 회로 재료는 50 W/m-K 이상, 바람직하게는 120 W/m-K 이상의 열 전도도를 갖는다.
금속 산화물 유전 재료는 밀(mil) 두께 당 800 볼트 (또는 mm 당(mm-1) 50KV 이상) 이상의 유전강도를 가질 수 있으며, 바람직하게는 mm당 60 내지 110 KV의 유전강도를 가질 수 있다.
유전층의 방열인자(dissipation factor)는 1 내지 10 GHz의 주파수에서 측정했을 때, 약 0.008 이하일 수 있다.
유전 재료의 열팽창 계수(coefficient of thermal expansion, CTE)는 가능한 한 낮은 것이 바람직하다. 열 전도도에 있어서의 이점 이외에도, 낮은 CTE는 고온 공정 동안 유전 재료를 이용하여 제조된 회로 재료에 대한 부담을 줄여주고(place less strain on), 여기서 상기 CTE는 전기 전도성 금속층 및 열 전도성 베이스 층의 CTE에 거의 매칭(match)된다. 층들 간의 CTE의 매칭은 균열, 박리 및 접착 불량에 의한 공정 중의 상기 회로 기판의 불량을 방지하는데 유용하다.
일 실시예에서, 유전 재료는 50 ppm/℃ 이하, 바람직하게는 25 ppm/℃ 이하의 CTE를 갖는다. 또한, 금속 산화물 유전층은 0ppm/℃ 초과, 바람직하게는 1 ppm/℃ 이상, 보다 바람직하게는 2 ppm/℃ 이상의 CTE를 가질 수 있다(이와 달리, 유기 유전 재료는 약 25 내지 65 ppm/℃의 상대적으로 높은 CTE를 가질 수 있으며, 이것은 인접한 금속층들의 CTE보다 평균적으로 상당히 높은 것이다).
금속 산화물 유전층들을 갖는 회로 재료는 인쇄 회로 공정에서 발생하는 화학물질에 대한 우수한 내성을 보일 수 있을 뿐만 아니라, 절단, 성형, 브로칭(broaching), 코이닝(coining) 또는 접합에 의해 발생되어, 하나 이상의 층들의 절단, 리핑(ripping), 균열(cracking) 또는 천공(puncturing)과 같은 손상을 야기시킬 수 있는 기계적 결함(mechanical failures)에 대하여 우수한 내성을 보일 수 있다. 회로 재료의 기계적 및 전자적 특성들은 후속 어셈블리 및 최종 제품의 기능적 공정 동안 예측되는 공정 컨디션을 견딜 수 있는 전기적인 마운트(electrical mount)를 제공할 수 있다. 예를 들어, 회로 재료는 인쇄 회로 제조 동안 발생하는 화학물질들에 대한 노출을 견딜 수 있고, 최종 제품은 예를 들어, LED 제조에서, 장착 기술 및 조건에 충분히 견딜 수 있다.
열관리 회로 재료의 일 실시예는 도 1에 도시되어 있다. 도 1에 따르면, 회로 재료 1은 열 전도성 금속성 코어 기판 3, 금속성 코어 기판 3의 실질적으로 평평한 제1 면 상의 제1 금속 산화물 유전층 5; 및 열 전도성 금속성 코어 기판의 제2 면 상의 제2 금속 산화물 유전 기판 층 7을 포함하고, 제2 면은 금속성 코어 기판의 제1 면과 정반대이다. 제1 산화물 금속 산화물 유전층 5 상의 제1 전기 전도성 금속층 9(이번 실시예에서 패턴화되지 않음)은 예를 들어, 구리와 같은 전도성 금속을 포함한다. 제2 전도성 금속층 11은 제2 금속 산화물 유전층 7 상에 배치된다.
관통-홀 비아 13은 예를 들어, 전기 전도성 금속의 도금으로 채워지고, 상기 금속은 구리일 수 있고, 이에 따라 형성과 동시에, 관통-홀 비아 내에서 금속-함유 코어 요소 15은 각 제1 및 제2 전기 전도성 금속층 9 및 11의 일 부위를 전기적으로 연결시킬 수 있고, 관통-홀 비아 13은 (이에 의해 정의된) 전기 전도성 금속성 코어 기판 내(및 이의 금속 산화물 유전층)에 형성되고 그리고 일 면에서 다른 일 면으로 연장된다.
따라서, 관통-홀 비아를 정의하는 컨테이닝 벽들은 중간(intermediate) 혹은 제3 금속 산화물 유전층 17으로 커버될 수 있고, 이것은 단락을 야기할 수 있는 컨테이닝 갭들(containing gaps) 없이 제1 금속 산화물 유전층 9을 제2 금속 산화물 유전층 11으로 물리적으로 연결(지속적으로 연결)한다.
상술한 바와 같이, 금속성 시드층과 같은 선택적인 접착-향상층은 금속 산화물 유전층들 보다 실질적으로 더 얇은 두께를 갖고, 바람직하게는 유전층들의 두께의 1/4 미만의 두께를 가지며, 접착-향상층은 전기 전도성 금속층들의 도포 전에 금속 산화물 유전층에 도포될 수 있다. 따라서, 도 1의 열 관리 회로 재료에서, 접착-향상 층(도시되지 않음)은 제1 전기 전도성 금속층 9 및 제1 금속 산화물 유전층 5 사이, 제2 전도성 금속층 11 과 제2 금속 산화물 유전층 7 사이 및 관통-홀 비아 15의 금속 산화물 층 17과 관통-홀 비아 13 내의 전기 전도성 금속-함유 코어 요소 15 사이에 존재할 수 있다. 일 실시예에서, 접착-향상 층은 예를 들어, 구리 및/또는 티타늄과 같은 스퍼터링된 금속을 포함하는 금속성 시드 금속이다.
도 2는 회로 재료의 제조 공정의 일 실시예에 따라 제조되며 도 1에 도시된 것과 같은 열 관리 회로 재료의 확대 단면의 현미경 사진이다. 도 1 및 2에서 상응되는 특징들은 동일하게 번호 매겨졌다. 도 2의 현미경 사진은 알루미늄 코어 기판 3의 일 표면 부위가 알루미늄 코어 기판 3 내의 관통-홀 비아 안의 금속성 코어 기판 3과 같이 금속 산화물 유전층 5 의 알루미나로 변환된 것을 도시한다.
도 3A 내지 3C는 열 관리 회로 재료가 LED 기기 패키지용의 서브마운트(submount)로 사용될 수 있음을 나타내고, 상기 열 관리 회로 재료는 금속 산화물 유전층의 형성 및 구리 도금 전에 천공될 수 있는 복수 개의 관통-홀 비아들 20로 천공된 금속성 코어 기판 18을 포함한다. 도 3A는 열관리 회로 재료의 상부 평면도를 도시하고, 도 3B는 저면도를 나타내고, 도 3C에서는 (도 3B의 C-C 라인에 따른) 단면도를 나타낸다. 구체적으로, 도 3A는 부위들 24a 및 24b로 패턴된 제1 전기 전도성 금속층 24과 부위들 25a 및 25b로 패턴된 제2 전기 전도성 금속층 25으로 도금된 열 관리 회로재료 22의 일 실시예의 상부 단면도를 나타낸다. 도 3A에서, 점선들은 제1 전기 전도성 금속층 24 아래의 복수 개의 관통-홀 비아들 26을 나타내고, 이들의 일 부위들(portions)는 제1 금속 산화물 유전층 28의 영역들(areas)에 의해 분할된다. 도 3B에서 제2 금속 산화물 유전층 29은 저면도로 도시될 수 있다. 도 3C에서 관통-홀 비아 20는 명백히 금속-함유 코어 요소 26로 채워진다.
특정 어플리케이션용으로서, 회로 재료는 다층 구조를 가질 수 있다. 예를 들어, 유전 재료의 추가적인 층 또는 층들과 관련된 금속 전도성 층들(도시되지 않음)이 도 1의 회로 재료의 제1 및/또는 제2 전기 전도성 금속층들 9 및 11 상에 형성될 수 있다. 추가적인 유전층 또는 층들은 예를 들어, FR-4 섬유유리 적층체(fiber class laminates)를 포함하거나 예를 들어, 불소수지, 폴리이미드, 폴리부타디엔, 폴리이소프렌, 폴리(아릴렌 에테르) 및 이들의 조합으로 이루어진 그룹에서 선택된 유기 수지를 포함할 수 있다. 베이스 회로 재료에 형성된 다층 구조는 다수와 외부의 연결되도록 제조될 수 있다.
상술한 바와 같이, 높은 열 전도도를 제공하기 위해 전자 기기는 바람직하게는 도 3B 도시된 것과 같은 열 관리 회로 재료에 부착될 수 있다. 따라서, 본 발명의 다른 측면은 예를 들어, 광전자 기기, RF 기기, 마이크로 웨이브 기기, 전력 스위치(power switch), 전력 증폭기 또는 이 밖의 회로의 발열 부품(heat-generating component)과 같은 전자 기기를 포함하는 물품에 관한 것으로, 전자 부품 또는 기기는 회로 재료의 제1 전기 전도성 금속층에 지지될 수 있다. 바람직하게는, 전자 기기는 예를 들어, LED, HBLED, MOSFET(금속-산화물-반도체-전계-효과-트랜지스터), IGBT(절연-게이트-양극성 트랜지스터)과 같은 일 종류의 반도체 또는 이 밖의 전력 어플리케이션용 발열 부품일 수 있으며, 이는 당업자에 이해 인식될 수 있다. 특정 어플리케이션의 경우, 물품은 RF 부품을 포함할 수 있고, 회로 재료의 표면에 형성된 회로는 높은-Q 입력/출력 전송 라인(high-Q input/output transmission lines), RF-디커플링(RF decoupling) 및 정합 회로(matching circuit)를 포함할 수 있다.
LED 기기의 경우(바람직하게는 HBLED를 포함한다), LED 기기는 제1 전기 전도성 금속층의 적어도 일 부위와, 예를 들어, 금속 도선 또는 플립 칩 구성(flip chip arrangement) 중 어느 하나에 의해 전기적으로 연결될 수 있다. LED 각 양 끝단은 나중에 전압 소스와 연결되어 LED에 전력을 제공할 수 있다. 일 실시예에서, 제1 전기 전도성 금속층과 제2 전기 전도성 금속층은 패터닝될 수 있고, LED 기기의 배선은 제1 전기 전도성 금속층의 제1 및 제2 접촉 부(contact portion)와 연결될 수 있다. 또한, 하나 이상의 관통-홀 비아는 각각의 제1 및 제2 접촉부와 전기적으로 연결되어, 회로 재료 상의 제2 전기 전도성 금속층의 접촉부에 대응될 수 있다.
LED 기기(칩)는 열 전도성 금속 코어 기판 상의 금속 산화물 유전층에 직접적으로 부착될 수 있고, 금속 산화물 유전층은 칩과 금속성 코어 기판 사이의 전기 절연을 제공하거나, 혹은 LED 기기는 금속 산화물 LED의 양극 또는 음극으로부터 이격된 금속 산화물 유전층 상의 전기 절연 열(an electrically isolated thermal) 또는 지지 패드에 의해 지지 될 수 있다. 금속 산화물 층의 두께는 칩의 파괴 전압 요건(breakdown voltage requirement)에 의해 결정될 수 있고, 파괴 전압 요건을 만족하는 최소의 두께로 성장될 수 있다. 이는 칩 안의 발열하는 반도체 부품들 및 금속성 코어 기판 간의 최단 열 경로를 제공할 수 있다. 도 4A 및 4B는 베이스 열 관리 회로 재료에 장착된 LED 패키지 또는 유닛을 갖는 물품 30의 서로 다른 2개의 실시예를 도시한다. 도 4A 및 4B에서 상응되는 특징들은 상응되도록 번호 매겨졌다. 도 3A의 실시예에서, 회로 재료에 배치된(장착된) LED 기기 32는 제1 전기 전도성 금속층 42 일부분인 콘택 패드 38 및 40에 전기적으로 연결된 배선 리드들 34 및 36을 포함한다. 금속 코어 요소 44 및 46은 각각의 관통-홀 비아들 48 및 50을 채우고, 제1 전기 전도성 금속층 42 내의 전기 콘택 패드들 38 및 40은 제2 전기 전도성 금속층 56의 전기 콘택 패드들 52 및 54과 각각 전기적으로 연결되며, 전기 콘택 패드는 도금된 구리를 포함하는 패터닝된 회로의 일 부분일 수 있다. 금속성 코어 기판 60의 양면들 상의 일체로 연결되고 실질적으로 균일한 금속 산화물 유전체층 57 및 58과 원통형 중간 금속 산화물 유전층 62은 열 전도성 금속성 코어 기판 60으로부터 전기전도성 금속을 절연시킨다. 상술한 바와 같이, 유전층은 금속성 코어 기판의 표면 부위의 산화에 의해 적어도 부분적으로 형성될 수 있는 금속 산화물을 포함한다.
도 4B의 실시예는 플립 칩 배열(flip chip arrangement)을 도시하며, LED 기기 32는 제1 전기 전도성 금속층 42의 전기 콘택 패드 38에 지지되어 있다. LED의 일 말단은 제1 전기 전도성 금속층 42의 전기 콘택 패드 40에 전기적으로 연결된 배선 36을 갖는다. 금속 코어 요소 44 및 46은 각각의 관통-홀 비아 48 및 50을 채우고, 제1 전기 전도성 금속층의 전기 콘택 패드들 38 및 40과 제2 전기 전도성 금속층의 전기 콘택 패드들 52 및 54 각각을 전기적으로 연결하며, 콘택 패드들은 도금된 구리를 포함하는 패터닝된 회로의 일 부위일 수 있다. 도 4A의 실시예에 관해 논의된 바와 같이, 유전체층 56, 58 및 62는 전기 전도성 금속을 전기 전도성 금속성 코어 기판 60으로부터 절연시킨다.
본 명세서에 개시된 회로 재료는, 아래의 비 제한적인 예시들에 의해 보다 설명될 수 있다.
실시예들
실시예 1
이 실시예는 알루미늄 코어 기판에 알루미늄 산화물 절연체(insulation)를 형성하는 방법을 나타낸다. 알루미늄 코어 기판은 100mm X 100mm X_0.5mm의 수치를 갖고, 1,092 개의 관통-홀 비아들이 기계적으로 천공된 AL 6082 합금 도금 형태일 수 있으며, 각각의 관통-홀 비아는 0.195mm 직경의 원형 단면을 갖는다.
알루미늄 코어 기판은 전해질을 포함하는 수조(tank)를 포함하는 전기 분해 장치에 배치되고, 알루미늄 코어 기판과 전극은 펄스 전원 장치에 연결된다(coupled). 펄스 발생기는 기판과 전극 간의 교번 극성의 전압 펄스 시퀀스를 인가하였다. 500 내지 700V 범위 내의 고정된 포지티브 전압 진폭(Va)을 갖는 포지티브 전압 펄스를 인가하였으며, 네거티브 전압 펄스는 0 내지 500V 범위 내에서 연속적으로 증가하는 네거티브 전압 진폭(Vc)을 가졌다. 펄스 반복 주파수는 1 내지 3KHz 범위 내에 있다.
펄스를 12분 동안 인가하였고, 목표하는 두께의 알루미늄 산화물 층이 알루미늄 코어 기판의 표면과 관통-홀 비아들 안에 형성되었다.
도 2는 상기 공정에 따라 제조된 열 관리 회로 재료의 확대 단면의 현미경 사진을 도시하고, 알루미늄 코어 기판 3의 표면 부위는 알루미늄 코어 기판 3 안의 관통-홀 비아 안의 금속성 코어 기판 3과 함께 금속 산화물 유전 층 5으로 전환되었다.
문맥이 명확히 다른 것을 지시하지 않는 이상, 단수 형태 "a", "an" 및 "the"는 복수의 대상들을 포함한다. 동일 성분 또는 특성에 관한 모든 범위의 종점(endpoints)은 인용된 종점을 포함하여 포괄적이고 독립적으로 조합이 가능하다. 본 명세서에 인용된 모든 참조문헌들은 그 전체가 참조로서 포함된다. 본 명세서에서 전반적으로 사용된 "배치된(disposed)", "접촉하는(contacted)" 및 이들의 변형은 각각의 재료, 기판, 층, 필름 등 사이의 완전한 또는 부분적인 물리적 접촉을 지칭한다. 또한, 본 명세서에서 "제1", "제2" 등과 같은 용어는 임의의 순서, 양 또는 중요도를 나타내는 것이 아니라, 오히려 한 구성요소를 다른 구성요소로부터 구별하기 위해 사용된다.
　전형적인 실시예들은 설명의 목적으로 기재되었지만, 전술한 설명은 본 명세서의 범위에 제한되는 것으로 간주되어서는 안 된다. 따라서, 다양한 변형, 개조 및 대안은 본 명세서의 목적 및 범위를 벗어나지 않고 당해 분야의 기술자에게 발생할 수 있다.

Claims (46)

  1. 전자 기기 장착용도로 사용될 수 있는 열 관리 회로 재료로서,
    열 전도성 금속성 코어 기판;
    열 전도성 금속성 코어 기판의 제1 면 상의 제1 금속 산화물 유전층;
    금속성 코어 기판의 제1 면에 반대되는 열 전도성 금속 코어 기판의 제2면 상의 제2 금속 산화물 유전 기판 층;
    제1 산화 금속 산화물 유전층 상의 제1 전기 전도성 금속층;
    제2 금속 산화물 유전층 상의 제2 전기 전도성 금속층;
    제1 및 제2 전기 전도성 금속층들의 각각의 적어도 일 부위들을 전기적으로 연결하는 금속-함유 코어 요소를 형성하는 전기 전도성 금속으로 채워진 하나 이상의 관통-홀 비아를 포함하고, 상기 관통 홀-비아를 특정하는 벽들은 제1 금속 산화물 유전층 및 제2 금속 산화물 유전층을 가로질러 연결시키는 (transversely joining) 중간 금속 산화물 유전층을 갖고, 중간 금속 산화물 유전층은 열 전도성 금속성 코어 기판으로부터 관통-홀 비아 내의 금속-함유 코어 요소를 절연하고;
    제1, 제2 및 중간 금속 산화물 유전층들은 금속성 코어 기판의 표면 부위를 산화하는 것을 포함하는 공정으로 제조되고, 제1, 제2 및 중간 금속 산화물 유전층들은 함께 열 전도성 금속성 코어 기판에 대한 금속 산화물 절연체(metal oxide insulation)을 형성하는 회로 재료.
  2. 제1항의 회로 재료에 있어서, 제1 및 제2 금속 산화물 유전층들은 약 5W/m-K 이상의 열 전도도 및 약 50 KV/mm 이상의 유전 강도를 갖는 회로 재료.
  3. 제1항 내지 제2항 중 어느 한 항의 회로 재료에 있어서, 유전 재료는 약 400℃ 이상의 온도에서 열적으로 안정하고, 유전층은 0 내지 약 25 ppm/℃의 열 팽창 계수를 갖는 회로 재료.
  4. 제1항 내지 제3항 중 어느 한 항의 회로 재료에 있어서, 각각의 제1 및 제2 금속 산화물 유전층들은 5 내지 30 마이크로미터의 두께를 갖는 회로 재료.
  5. 제1항 내지 제4항 중 어느 한 항의 회로 재료에 있어서, 제1 및 제2 전기 전도성 금속층은 1 내지 250 마이크로미터의 두께를 갖는 회로 재료.
  6. 제1항 내지 제5항 중 어느 한 항의 회로 재료에 있어서, 열 전도성 금속성 코어 기판은 0.25 내지 3.0mm의 두께를 갖는 회로 재료.
  7. 제1항 내지 제6항 중 어느 한 항의 회로 재료에 있어서, 패턴된 또는 패턴화되지 않은 전기 전도성 금속층들을 포함하는 회로 재료는 4.5 인치 X 4.5인치의 종래 패널의 면적 대비 15 내지 20 배의 면적을 갖는 패널을 형성하는 회로 재료.
  8. 제1항 내지 제7항 중 어느 한 항의 회로 재료에 있어서, 제1 및 제2 전기 전도성 금속층들 및 금속-함유 코어 요소는 구리, 금, 은 또는 이들의 조합을 포함하는 회로 재료.
  9. 제1항 내지 제8항 중 어느 한 항의 회로 재료에 있어서, 금속성 코어 기판은 알루미늄, 또는 알루미늄과 마그네슘, 티타늄, 지르코늄, 탄탈륨 및 베릴륨으로 이루어진 그룹에서 선택된 하나 이상의 금속의 합금을 포함하는 회로 재료.
  10. 제1항 내지 제9항 중 어느 한 항의 회로 재료에 있어서, 제1 금속 산화물 유전층에 제1 전기 전도성 금속층을 직접 본딩(bonding)하고, 제2 금속 산화물 유전층에 제2 전기 전도성 금속층을 직접적으로 본딩하고, 비아 내의 전기 전도성 금속-함유 코어 요소를 중간 금속 산화물 유전층에 직접적으로 본딩하는 접착-향상 층을 더 포함하는 회로 재료.
  11. 제10항의 회로 재료에 있어서, 접착-향상 층은 전기 전도성 금속층들의 도금을 위한 금속성 시드층이고, 금속성 시드층은 이에 코팅되는 금속 산화물 층보다 실질적으로 더 얇은 두께를 갖는 회로 재료.
  12. 제1항 내지 제11항의 회로 재료에 있어서, 관통-홀 비아는, 금속 산화물 유전층들을 형성하기 전에, 금속성 코어 기판의 일 면으로부터 다른 면까지 연장되는 관통-홀 비아를 생성하기 위해 열 전도성 금속성 코어 기판에서 금속을 선택적으로(selectively) 제거하는 것에 의해 제조되는 회로 재료.
  13. 제12항의 회로 재료에 있어서, 관통-홀-비아는 금속성 코어 기판을 천공시켜 형성되는 회로 재료.
  14. 제13항의 회로 재료에 있어서, 관통-홀 비아는 금속 산화물 또는 세라믹 유전층을 천공 또는 식각하여 형성되지 않는 것인 회로 재료.
  15. 제1항 내지 제14항 중 어느 한 항의 회로 재료에 있어서, 비아 내에 금속-함유 코어 요소를 형성하는 전기 전도성 금속과 관통-홀 비아의 벽들을 형성하는 중간 금속 산화물 층 사이에서의 관통-홀 비아 안에 스퍼터링된 금속성 시드 금속층이 존재하는 회로 재료.
  16. 제1항 내지 제15항 중 어느 한 항의 회로 재료에 있어서, 금속 산화물 유전층들은 전해질 산화(electrolytic oxidation)를 포함하는 공정에 의해 제조되는 회로 재료.
  17. 제16항의 회로 재료에 있어서, 금속 산화물 유전층들은 500 나노미터 미만인 평균 그레인(grain) 크기를 갖는 결정 구조를 갖고, 금속 산화물 절연체(metal oxide insulation)의 표면에 정의된 기공들은 500 나노미터 미만의 평균 직경을 갖는 회로 재료.
  18. 제1항 내지 제17항 중 어느 한 항의 회로 재료에 있어서, 금속 산화물 유전층들은 금속성 코어 기판의 표면 부위의 전해질 산화에 의해 형성되고, 금속 산화물 유전층들은 50 KV mm- 1를 초과하는 유전 강도, 5 W m-1K- 1를 초과하는 열전도도, 5 내지 30 마이크로미터의 두께 및 500 나노미터(0.5 마이크로콘) 미만의 평균 그레인 크기를 갖는 결정구조를 갖고, 금속 산화물 유전층의 표면에 정의된 기공들은 500 나노미터 미만의 평균 직경을 갖는 회로 재료.
  19. 제1항 내지 제18항 중 어느 한 항의 회로 재료에 있어서, 금속 산화물 절연체(metal oxide insulation)는 수성 전해질(aqueous electrolyte) 안의 전극에 대하여 기판을 전기적으로 바이어싱시켜(biasing) 절연체를 형성하는 것을 포함하는 공정에 의해 제조되고, 기판은 교번 극성의 전압 펄스의 시퀀스에 의해 바이어싱되는 회로 재료.
  20. 제1항 내지 제19항 중 어느 한 항의 회로 재료에 있어서, 금속 산화물 유전층들은 알루미늄을 포함하는 금속 코어 기판이 수성 전해질 콜로이드와 접촉하는 전해질 산화를 포함하는 공정에 의해 제조되고, 전해질 콜로이드 안에 분산된 콜로이드 입자는 금속 산화물 유전층들로 혼입되는 회로 재료.
  21. 제1항 내지 제20항 중 어느 한 항의 회로 재료에 있어서, 전기 전도성 금속층은 패턴된 것인 회로 재료.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 전기 전도성 금속층들은 금속 산화물 유전층들에 도포될 때는 패턴화되지 않고, 후에 식각 공정(subtractive process)에 의해 패턴화되는 것인 회로 재료.
  23. 제1항 내지 제22항 중 어느 한 항의 회로 재료 상에 장착된 발열 전자 기기를 포함하는 물품.
  24. 제23항의 물품에 있어서, 전자 기기는 광전자 기기, RF 기기 또는 마이크로웨이브 기기, 스위칭 또는 증폭 반도체, 또는 전력 트랜지스터(power transistor)로 이루어지는 그룹에서 선택되고, 전자 기기는 회로 재료의 제1 전기 전도성 금속층에 지지되는 물품.
  25. 제24항의 물품에 있어서, 상기 전력 트랜지스터는 MOSFET 또는 IGBT인 물품.
  26. 제23항의 물품에 있어서, 상기 물품은 RF 성분을 포함하고, 그리고 회로 재료의 표면 상에 형성된 회로들은 고-Q 입력/출력 전송 라인(high-Q input / output transmission lines), RF 디-커플링(RF de-coupling) 및 정합 회로(matching circuits) 또는 전력 트랜지스터를 포함하는 물품.
  27. 제23항의 물품에 있어서, 제1 전기 전도성 금속층과 제2 전기 전도성 금속층은 패턴화되고, 전자 기기와 제1 콘택 영역 사이, 전자 기기와 제1 전기 전도성 금속층의 제2 콘택 영역 사이에 전기적인 연결이 존재하고, 하나 이상의 전도성 비아는 각각의 제1 및 제2 콘택 영역과 제2 전기 전도성 금속층의 대응되는 콘택 영역들을 연결하는 물품.
  28. 제23항의 물품에 있어서, 전자 기기는 LED인 물품.
  29. 제28항의 물품에 있어서, 물품은 제1 금속 산화물 유전층 또는 이에 형성된 패드에 장착된 LED 기기를 포함하고. LED 기기는 제1 전기 전도성 금속층의 적어도 일 부위(a portion)와 전기적으로 연결되는 물품.
  30. 열 전도성인 금속성 코어 기판을 제공하고;
    금속성 코어 기판 안에 하나 이상의 관통-홀 비아를 형성하고;
    금속성 코어 기판의 금속을 금속 산화물로 변환시키는 산화 반응에 의해 양면들 및 금속성 코어 기판의 관통-홀 비아들 내에 금속 산화물 유전층들을 형성하고; 그리고
    금속성 코어 기판의 적어도 양면의 금속 산화물 유전층들의 표면에 전기 전도성 금속 층을 도포하는 것을 포함하는 방법.
  31. 제30항의 방법에 있어서, 관통-홀 비아는 전기 전도성 금속층들이 도금되는 동안, 금속성 코어 기판의 양면 상의 전기 전도성 층들(electrically conducive layers)을 전기적으로 연결하는 금속-함유코어 요소로 채워지는 방법.
  32. 제30항의 방법에 있어서, 관통-홀 비아는 전기 전도성 금속층들(electrically conducive layers)의 도포 후에 금속성 코어 기판의 양면들에 형성된 전기 전도성 금속층들(electrically conducive layers)을 전기적으로 연결하는 금속-함유 코어 요소로 채워지고, 금속-함유 코어 요소는 관통-홀 비아를 금속 입자들 및 유기 수지를 포함하는 금속성 페이스트로 채우는 것에 의해 형성되는 방법.
  33. 제30항의 방법에 있어서, 금속 산화물 유전층들을 형성한 후로서, 금속 산화물 유전층들의 표면에 전기 전도성 금속을 도포하기 전에, 금속 산화물 층의 표면에 금속성 시드층을 코팅하는 방법.
  34. 제30항의 방법에 있어서, 금속 산화물 유전층들을 형성한 후로서 금속 산화물 유전층의 표면에 전기 전도성 금속층을 도포하기 전에, 접착-향상 층으로 금속 산화물 유전층을 코팅하는 방법.
  35. 제30항의 방법에 있어서, 금속 산화물 유전층들을 형성하고 층들을 금속성 시드층으로 코팅한 후로서, 전기 전도성 금속층을 도포하기 전에, 코팅된 금속 산화물 유전층들에 레지스트 코팅을 도포하고, 레지스트를 노출시키고, 레지스트를 현상(develop)하고[노출된 부분들이 제거되고], 레지스트가 현상된 자리의 금속 산화물 유전층 상에 전기 전도성 금속층을 도금하고, 레지스트를 박리(stripping)하고, 그리고, 전기 전도성 금속층들로 도금되지 않은 자리들에서 금속성 시드층들을 제거하는 것을 더 포함하는 방법.
  36. 제30항 내지 제35항 중 어느 한 항의 방법에 있어서, 전기 전도성 금속층은 구리이고, 상기 방법은 다른 금속으로 구리 층의 표면을 도금하여 구리의 산화를 방지하고 솔더링(solderability)를 개선시키는 것을 더 포함하는 방법.
  37. 제30항 내지 제36항 중 어느 한 항의 방법에 있어서, 금속 산화물 유전층의 표면 상에 구리 층을 도포한 후에, 양면 각각에서 회로 재료를 약 4.0 내지 5.0 인치 범위 내의 치수를 갖는 복수 개의 더 작은 패널로 분할하는 것을 더 포함하는 방법.
  38. 제30항 내지 제37항 중 어느 한 항에 있어서, 금속층은 패터닝되고, 상기 방법은 패턴된 회로 재료 상에 전자 기기를 장착하는 것을 더 포함하는 방법.
  39. 제30항 내지 제38항 중 어느 한 항의 방법에 있어서, 전자 기기는 고휘도 발광 다이오드(high-brightness light-emitting diode)인 방법.
  40. 제30항 내지 제39항 중 어느 한 항의 방법에 있어서, 금속성 코어 기판을 수성 전해질 및 전극을 포함하는 전기 분해 챔버 안에 위치시켜 금속 산화물 유전층을 형성하는 것으로서, 금속성 코어 기판과 전극은 수성 전해질과 접촉하는 것, 그리고,
    교번 극성의 전압 펄스의 시퀀스를 소정의 시간 동안 인가하여 전극에 대하여 기판을 전기적으로 바이어싱시키는 것으로서, 포지티브 전압 펄스는 기판을 전극에 대하여 양극으로 바이어싱시키고(anodically biasing), 네거티브 전압 펄스는 전극에 대하여 기판을 음극으로 바이어싱시키되(cathodically biasing) 포지티브 및 네거티브 전압 펄스의 진폭은 조절되는 것을 포함하는 방법.
  41. 제40항의 방법에 있어서, 전해질은 콜로이드이고 그리고 전해질은 수상에 분산된 고체 입자들을 포함하고, 전해질은 100 나노미터 미만의 입자크기를 갖는 일정 비율의 고체 입자를 포함하고, 전해질의 고체 입자는 성장하는 금속 산화물 유전층들에 혼입되는 것인 방법.
  42. 제41항의 방법에 있어서, 고체 입자들은 실리콘, 알루미늄, 티타늄, 철, 마그네슘, 탄탈륨, 희토류 금속 및 이들의 조합으로 이루어진 그룹에서 선택된 원소의 금속성 산화물 및/또는 수산화물을 포함하는 방법.
  43. 제40항의 방법에 있어서, 금속성 코어 기판의 표면에 금속 산화물 유전층들을 형성하는 방법은
    알카리성 수상에 분산된 고체 입자들을 포함하는 전해질 콜로이드를 포함하는 전기분해 챔버 내에 금속성 코어 기판을 위치시키는 것으로서, 챔버는 또한 전극, 금속성 코어 기판의 양 면들의 적어도 일 부위 및 전해질과 접촉하는 전극의 적어도 일 부위를 포함하는 것, 그리고,
    기판의 극성이 전극에 대해 양극에서 전극에 대해 음극으로 순환(cycle)하도록 양극성 전기 펄스 시퀀스(a series of bipolar electric pulse)를 인가함으로써 기판을 전극에 대해 소정 기간 동안 전기적으로 바이어싱시켜 금속성 코어 기판 상에 금속-산화물-함유 유전층을 생성하는 것으로서, 금속 산화물-함유 층은 기판이 전극에 대하여 양극인 순환 기간 동안 형성되고, 고체 입자들은 인가된 전기장의 영향하에 기판의 표면을 향해 이동하여, 금속-산화물-함유 유전층들에 혼입되어 금속 산화물 유전층들을 형성하는 것을 포함하는 방법.
  44. 회로 재료를 제조하는 방법에 있어서,
    알루미늄 코어 기판을 제공하는 것;
    알루미늄 코어 기판 내에 전도성 관통-홀 비아 패턴을 천공하는 것;
    코어 기판의 알루미늄을 알루미나로 변환시키는 산화 반응에 의해 알루미늄 코어 기판의 관통-홀 비아들 안과 양면들에 알루미늄 유전층을 형성하는 것을 포함하되,
    상기 방법은 수성 전해질 및 전극을 포함하는 전기분해 챔버 내에 알루미늄 코어 기판을 위치시키는 것으로서 알루미늄 코어 기판의 양면들의 적어도 일 부위와 전극의 적어도 일 부위는 수성 전해질과 접촉하는 것, 그리고, 소정의 시간동안 교번 극성의 전압 펄스를 인가하여 전극에 대하여 기판을 전기적으로 바이어싱시키는 것으로서, 포지티브 전압 펄스가 기판을 전극에 대하여 양극으로 바이어싱시키고, 네거티브 전압 펄스가 기판을 전극에 대하여 음극으로 바이어싱시키되, 포지티브 및 네거티브전압 펄스의 진폭은 조절되고, 알루미나 유전층들은 관통-홀 비아의 벽 내부 및 알루미늄 코어 기판의 양면들에 알루미나 유전체 층을 형성하여, 알루미늄 코어 기판을 효과적으로 절연하고 사용 동안(during use) 단락(short circuit)을 방지하기 위해 절연되는 것을 더 포함하고,
    상기 방법은 알루미늄 코어 기판의 양면들과 관통-홀 비아의 안의 알루미나 유전층들 상에 구리를 도금하는 것을 포함하는 방법.
  45. 제44항의 방법에 있어서, 패턴된 회로 재료를 형성하기 위해 구리를 도금한 후에, 금속성 시드층이 알루미나 유전층들에 도포되고, 도금되지 않은 부위에서는 알루미나 층들이 제거되는 방법.
  46. 제44항의 방법에 있어서, 패터닝된 회로 재료의 표면에 고휘도 발광 다이오드를 장착하는 것을 더 포함하는 방법.
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