DE112017008271T5 - Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement Download PDF

Info

Publication number
DE112017008271T5
DE112017008271T5 DE112017008271.4T DE112017008271T DE112017008271T5 DE 112017008271 T5 DE112017008271 T5 DE 112017008271T5 DE 112017008271 T DE112017008271 T DE 112017008271T DE 112017008271 T5 DE112017008271 T5 DE 112017008271T5
Authority
DE
Germany
Prior art keywords
component
layer
semiconductor
filling component
metal substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112017008271.4T
Other languages
English (en)
Inventor
Choo Kean Lim
Choon Keat Or
Siew Yan Chua
Choon Kim Lim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of DE112017008271T5 publication Critical patent/DE112017008271T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • H01L33/642Heat extraction or cooling elements characterized by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • H01L33/647Heat extraction or cooling elements the elements conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10106Light emitting diode [LED]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0315Oxidising metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Es wird ein Halbleiterbauelement (1) beschrieben umfassend
- ein Trägerelement (2) umfassend
- eine Trägerschicht (4) umfassend eine erste Vertiefung (5), die sich von einer ersten Hauptfläche (4A) der Trägerschicht (4) in Richtung einer der ersten Hauptfläche (4B) gegenüberliegenden, zweiten Hauptfläche (4B) der Trägerschicht (4) erstreckt, und ferner umfassend ein Metallsubstrat (7) und eine elektrisch isolierende Schicht (8) auf mindestens einem Teil des Metallsubstrats (7),
- eine erste elektrisch leitende Füllkomponente (9), die formschlüssig in der ersten Vertiefung (5) angeordnet ist, wobei die elektrisch isolierende Schicht (8) zwischen dem Metallsubstrat (7) und der ersten Füllkomponente (9) angeordnet ist,
- einen Halbleiterchip (3), der auf dem Trägerelement (2) angeordnet ist, wobei die elektrisch isolierende Schicht (8) eine Anodisationsschicht ist. Und es wird ein Verfahren zur Herstellung eines Trägerelements (2) beschrieben, das für ein Halbleiterbauelement (1) geeignet ist.

Description

  • Es wird ein Halbleiterbauelement angegeben umfassend ein Trägerelement, das für ein gutes Wärmemanagement sorgt. Außerdem wird ein Verfahren zur Herstellung eines Trägerelements angegeben, das für ein gutes Wärmemanagement in einem Halbleiterbauelement sorgt.
  • Einer bisherigen Technologie zufolge wird zur Verbesserung des Wärmemanagements in LED-Gehäusen ein Metallpfropfen in ein Substrat des LED-Gehäuses eingefügt. Das Substrat, das zum Beispiel ein Leiterrahmen, eine Keramik- oder bedruckte Leiterplatte sein kann, muss strukturiert werden, um eine Kavität auszubilden, in die der Metallpfropfen eingefügt werden kann. Die Größe der Kavität muss präzise sein, damit der Metallpfropfen mit enger Toleranz hineinpasst. Darüber hinaus ist der gesamte Propfeneinfügeprozess zeitaufwändig und führt zu hohen Prozesskosten. Dieses Problem könnte durch die Verwendung eines dickeren Metallpfropfens gelöst werden. Dies würde jedoch die Gesamthöhe des Gehäuses erhöhen.
  • Eine Aufgabe der vorliegenden Anmeldung besteht darin, ein Halbleiterbauelement mit einer kompakten Größe und einem guten Wärmemanagement anzugeben. Diese Aufgabe wird unter anderem durch ein Halbleiterbauelement gelöst, das die Merkmale des unabhängigen Produktanspruchs aufweist.
  • Eine weitere Aufgabe besteht darin, ein Verfahren zur Herstellung eines Trägerelements anzugeben, das für ein gutes Wärmemanagement in einem Halbleiterbauelement kompakter Größe sorgt. Diese Aufgabe wird unter anderem durch ein Verfahren gelöst, das die Merkmale des unabhängigen Verfahrensanspruchs aufweist.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement ein Trägerelement und einen Halbleiterchip auf, der auf dem Trägerelement angeordnet ist. Das Trägerelement hat insbesondere eine erste Hauptfläche, eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche und mindestens eine Seitenfläche, die die erste und zweite Hauptfläche verbindet. Die Anzahl der Seitenflächen wird durch die Geometrie des Trägerelements bestimmt. Beispielsweise kann das Trägerelement die Form eines Quaders haben. In diesem Fall hat das Element vier Seitenflächen. Die mindestens eine Seitenfläche ist vorzugsweise weitgehend quer zu der ersten und zweiten Hauptfläche angeordnet. „Quer“ bedeutet, dass ein Normalenvektor der Seitenfläche nicht parallel zu einem Normalenvektor der ersten und/oder zweiten Hauptfläche ist. Vorzugsweise begrenzt die mindestens eine Seitenfläche das Trägerelement in einer oder mehreren lateralen Richtungen. Die lateralen Richtungen sind in einer Ebene angeordnet, deren Normalenvektor parallel zu einer vertikalen Richtung angeordnet ist. Insbesondere bezeichnet die Richtung, in der der Halbleiterchip auf dem Trägerelement angeordnet ist, eine vertikale Richtung. Vorzugsweise begrenzen die erste und zweite Hauptfläche das Trägerelement in vertikalen Richtungen. Insbesondere ist der Halbleiterchip auf der ersten Hauptfläche des Trägerelements montiert.
  • Gemäß zumindest einer Ausführungsform weist das Trägerelement eine Trägerschicht auf, wobei die Trägerschicht eine erste Vertiefung aufweist. Es ist auch möglich, dass die Trägerschicht mehrere erste Vertiefungen aufweist. Insbesondere erstreckt sich die mindestens eine erste Vertiefung von einer ersten Hauptfläche der Trägerschicht in Richtung einer der ersten Hauptfläche gegenüberliegenden, zweiten Hauptfläche. Insbesondere verläuft die erste Hauptfläche der Trägerschicht parallel zur ersten Hauptfläche des Trägerelements, und die zweite Hauptfläche der Trägerschicht verläuft parallel zur zweiten Hauptfläche des Trägerelements. „Sich von der ersten Hauptfläche der Trägerschicht in Richtung der zweiten Hauptfläche der Trägerschicht zu erstrecken“, bedeutet, dass die Vertiefung die Trägerschicht von der ersten Hauptfläche zur zweiten Hauptfläche entweder teilweise oder vollständig durchdringt. In einer bevorzugten Ausgestaltung ist die erste Vertiefung ein Durchgangsloch, das die Trägerschicht in vertikaler Richtung vollständig durchdringt. Darüber hinaus kann die erste Vertiefung seitlich ganz oder teilweise von der Trägerschicht umgeben sein.
  • Gemäß zumindest einer Ausführungsform umfasst die Trägerschicht ein Metallsubstrat. Unter einem „Metallsubstrat“ ist ein Substrat zu verstehen, das aus einem Metall oder einer Metallverbindung gebildet ist und sich durch mindestens eine der folgenden Eigenschaften auszeichnet: hohe elektrische Leitfähigkeit, die mit steigender Temperatur abnimmt; hohe Wärmeleitfähigkeit; Duktilität; Spiegelglanz. Insbesondere besteht das Metallsubstrat aus einem Metall oder einer Metalllegierung. Geeignete Materialien für das Metallsubstrat sind zum Beispiel Aluminium oder Aluminiumlegierungen. Ein Aluminiumbasiertes Metallsubstrat hat den Vorteil, dass es von geringem Gewicht ist.
  • Gemäß zumindest einer Ausführungsform umfasst die Trägerschicht eine elektrisch isolierende Schicht auf mindestens einem Teil des Metallsubstrats. Insbesondere ist eine der ersten Vertiefung zugewandte Oberfläche des Metallsubstrats vollständig von der elektrisch isolierenden Schicht bedeckt, während andere Bereiche des Metallsubstrats frei von der elektrisch isolierenden Schicht sein können. Vorzugsweise besteht die Trägerschicht aus dem Metallsubstrat und der elektrisch isolierenden Schicht.
  • Vorzugsweise ist die elektrisch isolierende Schicht eine Anodisationsschicht. Die Anodisationsschicht ist eine Verbindungsschicht, die durch einen Anodisierungsprozess hergestellt wird, wobei der Anodisierungsprozess ein chemischer Umwandlungsprozess ist, bei dem das Material des Metallsubstrats in eine Verbindung mit dem Material des Metallsubstrats umgewandelt wird. Insbesondere ist die elektrisch isolierende Schicht eine oxidierte Schicht des Metalls oder der Metalllegierung des Metallsubstrats. Zum Beispiel ist die elektrisch isolierende Schicht eine oxidierte Schicht von Aluminium oder einer Aluminiumlegierung. Der Anodisierungsprozess beinhaltet vorteilhafterweise eine stoffschlüssige Verbindung zwischen der Anodisationsschicht und dem Metallsubstrat, wodurch eine mechanisch stabile Verbindung zwischen der elektrisch isolierenden Schicht und dem Metallsubstrat entsteht.
  • Gemäß zumindest einer Ausführungsform umfasst das Trägerelement eine erste elektrisch leitende Füllkomponente, die in der ersten Vertiefung formschlüssig angeordnet ist. Die formschlüssige Anordnung der ersten elektrisch leitenden Füllkomponente in der ersten Vertiefung kann insbesondere durch elektrolytische Abscheidung der Füllungkomponente in einem Galvanisierverfahren erreicht werden. In anderen Worten ist die erste elektrisch leitende Füllkomponente in der Vertiefung vorzugsweise elektrolytisch abgeschieden. Insbesondere dient die erste Füllkomponente als Wärmesenke. Die elektrolytische Abscheidung ermöglicht eine wirtschaftliche Herstellungsmethode der Füllkomponente oder der Wärmesenke. Die Integration der Wärmesenke in die Trägerschicht ermöglicht zudem ein kompaktes Gehäusedesign.
  • Vorzugsweise ragt die erste Füllkomponente nicht über die erste Hauptfläche der Trägerschicht hinaus. Die erste Füllkomponente kann die erste Vertiefung teilweise oder vollständig ausfüllen. Insbesondere schließt eine erste Oberfläche der ersten Füllkomponente bündig mit der ersten Hauptfläche der Trägerschicht ab. Darüber hinaus kann eine zweite Oberfläche der ersten Füllkomponente bündig mit der zweiten Hauptfläche der Trägerschicht abschließen. Die erste Oberfläche der ersten Füllkomponente ist an der ersten Hauptfläche des Trägerelements angeordnet, während die zweite Oberfläche der ersten Füllkomponente an der zweiten Hauptfläche des Trägerelements angeordnet ist. Die erste Füllkomponente kann seitlich vollständig von der Trägerschicht umgeben sein. In diesem Fall werden die Seitenflächen des Trägerelements durch Seitenflächen der Trägerschicht gebildet. Alternativ kann die erste Füllkomponente seitlich teilweise von der Trägerschicht umgeben sein, so dass mindestens eine Seitenfläche des Trägerelements teilweise durch eine Oberfläche der ersten Füllkomponente gebildet wird.
  • Gemäß zumindest einer Ausführungsform ist die elektrisch isolierende Schicht zwischen dem Metallsubstrat und der ersten Füllkomponente angeordnet. Somit sind das Metallsubstrat und die erste Füllkomponente durch die elektrisch isolierende Schicht elektrisch isoliert, und es fließt kein nennenswerter elektrischer Strom zwischen dem Metallsubstrat und der ersten Füllkomponente.
  • In einer bevorzugten Ausgestaltung des Halbleiterbauelements ist das Metallsubstrat vollständig von der elektrisch isolierenden Schicht bedeckt. Infolgedessen ist das Metallsubstrat vollständig elektrisch isoliert. Die vollständige Bedeckung des Metallsubstrats durch die elektrisch isolierende Schicht verbessert dessen Korrosionsbeständigkeit.
  • Die bevorzugte Dicke der elektrisch isolierenden Schicht bewegt sich zwischen etwa 30 Mikrometern und etwa 70 Mikrometern. Die am meisten bevorzugte Dicke liegt im Bereich zwischen etwa 35 Mikrometern und etwa 65 Mikrometern. Die elektrisch isolierende Schicht mit einer Dicke in diesem Bereich kann Spannungen von etwa 100 V bis 200 V standhalten.
  • In einer weiteren Ausgestaltung des Halbleiterbauelements weist die erste elektrisch leitende Füllkomponente Metall auf oder besteht aus Metall. Insbesondere weist die erste Füllkomponente die oben genannten Metalleigenschaften auf und besteht aus einem Metall, einer Metallverbindung oder einer Metallschichtenfolge. Vorzugsweise weist die erste Füllkomponente Kupfer auf oder besteht aus Kupfer. Kupfer oder eine Kupferlegierung sind wegen ihrer hohen Wärmeleitfähigkeit bevorzugte Materialien.
  • Gemäß zumindest einer Ausführungsform ist der Halbleiterchip auf einer ersten Oberfläche der ersten Füllkomponente montiert. Vorzugsweise ragt die erste Oberfläche lateral über den Halbleiterchip hinaus. Dies hat den Vorteil, dass die erste Füllkomponente als sogenannter „Heatspreader“ (engl. für Hitzeverteiler) wirkt, der die punktuelle Wärme des Halbleiterchips über eine grössere Fläche verteilt und so für eine effektive Kühlung des Halbleiterchips sorgt.
  • Gemäß einer vorteilhaften Ausgestaltung nimmt die laterale Ausdehnung der ersten Füllkomponente von der ersten Hauptfläche zur Mitte des Trägerelements in mindestens einer lateralen Richtung, vorzugsweise in allen lateralen Richtungen, in nicht kontinuierlicher Weise ab. Vorzugsweise umfasst die erste Füllkomponente mindestens einen ersten Bereich und mindestens einen zweiten Bereich, wobei der erste Bereich in der vertikalen Richtung auf den zweiten Bereich folgt und eine größere laterale Ausdehnung als der zweite Bereich aufweist. Darüber hinaus kann die erste Füllkomponente in nicht kontinuierlicher Weise von der Mitte des Trägerelements bis zur zweiten Hauptfläche zunehmen. Zum Beispiel kann die erste Füllkomponente einen zweiten Bereich umfassen, der zwischen zwei ersten Bereichen angeordnet ist, wobei ein erster Bereich an der ersten Hauptfläche und ein weiterer erster Bereich an der zweiten Hauptfläche des Trägerelements angeordnet ist. Diese Struktur der ersten Füllkomponente ermöglicht eine gute Verankerung derselben innerhalb der Trägerschicht. Insbesondere hat die erste Füllkomponente eine rotationssymmetrische dreidimensionale Form. So kann die erste Füllkomponente beispielsweise aus mindestens einem Zylinder oder Quader gebildet sein.
  • Darüber hinaus gilt: je kleiner eine vertikale Ausdehnung des ersten Bereichs ist, desto größer ist die laterale Ausdehnung des zweiten Bereichs. So kann eine gleich bleibend gute Wärmespreizung erreicht werden.
  • Gemäß zumindest einer Ausführungsform umfasst die Trägerschicht mindestens eine zweite Vertiefung, die sich von der ersten Hauptfläche der Trägerschicht in Richtung der der ersten Hauptfläche gegenüberliegenden, zweiten Hauptfläche der Trägerschicht erstreckt. Darüber hinaus kann das Trägerelement eine zweite elektrisch leitende Füllkomponente aufweisen, die formschlüssig in der zweiten Vertiefung der Trägerschicht angeordnet ist. Die zweite Füllkomponente kann sich von der ersten Füllkomponente in ihrer lateralen Ausdehnung unterscheiden. Insbesondere hat die erste Füllkomponente eine grössere laterale Ausdehnung als die zweite Füllkomponente. Während die erste Oberfläche der ersten Füllkomponente unter anderem als Montagefläche und Wärmesenke für den Halbleiterchip dient, dient eine erste Oberfläche der zweiten Füllkomponente vorzugsweise als Anschlußfläche für einen elektrischen Anschluss des Halbleiterchips und kann daher kleiner als die erste Oberfläche der ersten Füllkomponente sein. Die zweite elektrisch leitende Füllkomponente ist hinsichtlich ihrer Struktur und ihres Materials vorzugsweise identisch mit der ersten elektrisch leitenden Füllkomponente.
  • In einer vorteilhaften Ausgestaltung weist das Trägerelement eine strukturierte Deckschicht auf, die die erste Oberfläche der ersten und/oder zweiten Füllkomponente(n) und/oder eine zweite Oberfläche der ersten und/oder zweiten Füllkomponente(n) überdeckt. Vorzugsweise ist die Deckschicht eine Metallschicht oder eine Metallschichtenfolge. Insbesondere kann die Deckschicht Au, Pt, Pd oder Ni enthalten oder aus daraus bestehen. Beispielsweise kann die Deckschicht eine Schichtenfolge aus Ni/Au, Ni/Pd/Au oder Ni/Pd aufweisen. Es ist möglich, die Deckschicht durch ein elektrolytisches oder stromloses Abscheideverfahren herzustellen.
  • Gemäß zumindest einer Ausführungsform ist die erste Füllkomponente ein erster elektrischer Anschluss des Halbleiterbauelements, und die zweite Füllkomponente ist ein zweiter elektrischer Anschluss des Halbleiterbauelements. Insbesondere ist das Halbleiterbauelement oberflächenmontierbar, wobei die zweiten Oberflächen der Füllkomponenten für die elektrische und mechanische Verbindung des Halbleiterbauelements mit einer Leiterplatte vorgesehen sind.
  • Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip einen Halbleiterkörper mit einem ersten Halbleiterbereich und einem zweiten Halbleiterbereich. Darüber hinaus hat der Halbleiterkörper eine erste Hauptfläche und eine zweite Hauptfläche, die gegenüber der ersten Hauptfläche angeordnet ist. Insbesondere begrenzen die erste Hauptfläche und die zweite Hauptfläche den Halbleiterkörper in vertikalen Richtungen. Der erste Halbleiterbereich kann eine erste Leitfähigkeit und der zweite Halbleiterbereicht kann eine zweite Leitfähigkeit aufweisen. Vorzugsweise ist der erste Halbleiterbereich ein p-Typ Halbleiterbereich. Darüber hinaus ist der zweite Halbleiterbereich insbesondere ein n-Typ Halbleiterbereich. Der erste und zweite Halbleiterbereich können jeweils eine Halbleiterschichtenfolge aufweisen. In diesem Fall ist es möglich, dass der erste Halbleiterbereich und der zweite Halbleiterbereich dotierte und eine oder mehrere undotierte Schichten enthalten.
  • Der erste und das zweite Halbleiterbereich können schichtweise nacheinander auf einem Aufwachssubstrat mittels eines Epitaxieverfahrens hergestellt werden, wobei vorzugsweise zuerst der zweite Halbleiterbereich auf das Aufwachssubstrat und dann der erste Halbleiterbereich auf den zweiten Halbleiterbereich aufgebracht wird. Geeignete Materialien für das Aufwachssubstrat sind zum Beispiel Saphir, SiC und/oder GaN. Das Aufwachssubstrat kann nach der Herstellung des Halbleiterkörpers zumindest teilweise entfernt werden, so dass die zweite Hauptfläche oder eine Oberfläche des zweiten Halbleiterbereichs zumindest teilweise freigelegt ist. Ein alternatives Substrat kann im Halbleiterchip als Chipträger verwendet werden.
  • Gemäß einer bevorzugten Ausführungsform ist der Halbleiterchip ein optoelektronischer, insbesondere ein strahlungsemittierender Halbleiterchip. Der Halbleiterkörper umfasst insbesondere eine aktive Zone, die zur Strahlungserzeugung oder zur Strahlungsdetektion geeignet ist. Die aktive Zone ist insbesondere eine p-n-Übergangszone. Die aktive Zone kann als eine Schicht oder als Schichtenfolge aus mehreren Schichten ausgebildet sein. Während des Betriebs des Halbleiterchips kann die aktive Zone elektromagnetische Strahlung im sichtbaren, ultravioletten oder infraroten Spektralbereich aussenden. Alternativ kann die aktive Zone während des Betriebs des Halbleiterchips elektromagnetische Strahlung absorbieren und in elektrische Signale oder elektrische Energie umwandeln. Die aktive Zone ist insbesondere zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich angeordnet. Ein wesentlicher Anteil der von der aktiven Zone erzeugten oder absorbierten Strahlung geht vorzugsweise durch die erste Hauptfläche des Halbleiterkörpers hindurch.
  • Die Schichten des Halbleiterkörpers enthalten vorzugsweise mindestens ein III/V- Halbleitermaterial, zum Beispiel ein Material aus den Materialsystemen InxGayAl1-x-yP, InxGayAl1-x-yN oder InxGayAll-x-yAs, jeweils mit 0≤x, y≤1 und x + y ≤ 1. III/V- Halbleitermaterialien werden zur Strahlungserzeugung im ultravioletten (InxGayAl1-x-yN), über den sichtbaren (InxGayAll-x-yN, insbesondere für blaue bis grüne Strahlung, oder InxGayAl1-x-yP, insbesondere für gelbe bis rote Strahlung) bis hin zum infraroten (InxGayAl1-x-yAs) Spektralbereich eingesetzt.
  • Darüber hinaus kann der Halbleiterchip eine erste Elektrode und eine zweite Elektrode aufweisen, die zur elektrischen Kontaktierung des Halbleiterkörpers vorgesehen sind, wobei die erste Elektrode einen p-Kontakt und die zweite Elektrode einen n-Kontakt bilden kann. Insbesondere ist die erste Elektrode auf der ersten Hauptfläche des Halbleiterkörpers angeordnet, und die zweite Elektrode ist auf der zweiten Hauptfläche des Halbleiterkörpers angeordnet. Die Elektroden sind zum Beispiel elektrisch leitende Schichten. Insbesondere ist die zweite Elektrode mit der ersten Füllkomponente elektrisch verbunden. Und die erste Elektrode kann mit der zweiten Füllkomponente elektrisch verbunden sein.
  • Bei einer vorteilhaften Ausgestaltung ist das Halbleiterbauelement mittels einer Befestigungsschicht an dem Trägerelement befestigt, insbesondere mittels Chipbonden (engl. „die attach“). Die Befestigungsschicht kann abhängig von den Erfordernissen des Halbleiterbauelements elektrisch leitend oder elektrisch isolierend sein. Darüber hinaus kann die erste Elektrode mittels einer Drahtverbindung mit der zweiten Füllkomponente elektrisch verbunden sein.
  • Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines Trägerelements, das für ein Halbleiterbauelement geeignet ist, weist das Verfahren die folgenden Schritte auf:
    • - Bereitstellen eines Metallsubstrats,
    • - Erzeugen einer ersten Vertiefung in dem Metallsubstrat,
    • - Erzeugen einer elektrisch isolierenden Schicht auf zumindest einem Teil des Metallsubstrats,
    • - zumindest teilweises elektrolytisches Abscheiden einer ersten elektrisch leitenden Füllkomponente in der ersten Vertiefung in formschlüssiger Weise, wobei die elektrisch isolierende Schicht zwischen dem Metallsubstrat und der ersten Füllkomponente angeordnet wird, wobei die elektrisch isolierende Schicht durch Anodisieren zumindest eines Teils des Metallsubstrats hergestellt wird.
  • Zur Herstellung einer Vielzahl von Trägerelementen kann ein Metallsubstratverbund verwendet werden, und in dem Metallsubstratverbund werden mehrere erste Vertiefungen ausgebildet. Alle weiteren Verfahrensschritte können entsprechend den im Zusammenhang mit der Herstellung eines Trägerelements beschriebenen Verfahrensschritten durchgeführt werden.
  • Das Anodisieren ist ein Umwandlungsprozess, der durch Anwendung einer wässrigen Lösung, die zum Beispiel Schwefelsäure enthält, auf der Oberfläche des anodisch geladenen Metallsubstrats ungefähr bei Raumtemperatur durchgeführt werden kann. Vorzugsweise wird das Anodisieren nach Bildung der ersten Vertiefung durchgeführt. Vorzugsweise wird die erste Vertiefung durch Stanzen oder Bohren des Metallsubstrats erzeugt.
  • Gemäß zumindest einer Ausführungsform des Verfahrens kann die Herstellung der ersten Füllkomponente einen ersten Schritt der Erzeugung einer Keimschicht auf der Oberfläche beinhalten, die die erste Vertiefung seitlich begrenzt. Bei der Keimschicht kann es sich um eine Metallschicht handeln, die auf die entsprechende Oberfläche gesputtert wird. Die Keimschicht kann zum Beispiel eines der Materialien Cu, Au, Ti oder Pt enthalten oder aus einem dieser Materialien bestehen. Darüber hinaus kann die Herstellung der ersten Füllkomponente einen zweiten Schritt des Aufbringens einer Metallisierung auf die Keimschicht beinhalten, vorzugsweise durch ein Galvanisierverfahren. Insbesondere enthält oder besteht die Metallisierung aus Kupfer oder einer Kupferlegierung. Die Füllkomponente setzt sich dann aus der Keimschicht und der Metallisierung zusammen.
  • Bei einer vorteilhaften Ausführungsform des Verfahrens wird im Metallsubstrat eine zweite Vertiefung erzeugt und eine zweite Füllkomponente in der zweiten Vertiefung angeordnet. Die Herstellung der zweiten Vertiefung und der zweiten Füllkomponente kann vorzugsweise in Übereinstimmung mit der Herstellung der ersten Vertiefung und der ersten Füllkomponente erfolgen. Insbesondere kann die Herstellung der ersten und zweiten Vertiefung(en) und/oder der ersten und zweiten Füllkomponente(n) gleichzeitig erfolgen.
  • Bei einem bevorzugten Verfahren zur Herstellung eines wie oben beschriebenen Halbleiterbauelements wird ein wie oben beschriebenes Trägerelement bereitgestellt und ein Halbleiterchip auf die erste Oberfläche der ersten Füllkomponente montiert, zum Beispiel mittels eines Verfahrens zum Chipbonden.
  • Die im Zusammenhang mit dem Halbleiterbauelement beschriebenen Merkmale können auch auf das Verfahren Anwendung finden und umgekehrt.
  • Weitere Vorteile, vorteilhafte Ausführungsformen und zusätzliche Ausgestaltungen werden durch die nachfolgend im Zusammenhang mit den Figuren beschriebenen Ausführungsbeispiele deutlich.
  • 1 und 2 zeigen schematische Querschnittsansichten von Halbleiterbauelementen gemäß verschiedenen Ausführungsbeispielen;
  • 3 bis 7 zeigen schematische Querschnittsansichten verschiedener Verfahrensschritte eines Verfahrens zur Herstellung eines Trägerelements gemäß einem Ausführungsbeispiel eines Verfahrens, und 3 bis 8 zeigen schematische Querschnittsansichten verschiedener Verfahrensschritte eines Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einem Ausführungsbeispiel eines Verfahrens.
  • 1 zeigt ein erstes Ausführungsbeispiel eines Halbleiterbauelements 1, bei dem es sich vorzugsweise um ein strahlungsemittierendes Bauelement handelt. Das Halbleiterbauelement 1 umfasst ein Trägerelement 2 und vorzugsweise einen strahlungsemittierenden Halbleiterchip 3, der auf dem Trägerelement 2 angeordnet ist. Das Trägerelement 2 hat eine erste Hauptfläche 2A, eine der ersten Hauptfläche 2A gegenüberliegende zweite Hauptfläche 2B und Seitenflächen 2C, die die erste und zweite Hauptfläche 2A, 2B verbinden.
  • Das Trägerelement 2 weist eine Trägerschicht 4 auf, die eine erste Vertiefung 5 umfasst, die sich von einer ersten Hauptfläche 4A der Trägerschicht 4 in Richtung einer der ersten Hauptfläche 4A gegenüberliegenden zweiten Hauptfläche 4B der Trägerschicht 4 erstreckt, und eine zweite Vertiefung 6 umfasst, die sich von der ersten Hauptfläche 4A in Richtung der zweiten Hauptfläche 4B erstreckt. Insbesondere sind die erste und zweite Vertiefung 5, 6 Durchgangslöcher, die die Trägerschicht 4 vollständig durchdringen. Die Trägerschicht 4 umfasst ferner ein Metallsubstrat 7 und eine elektrisch isolierende Schicht 8 auf dem gesamten Metallsubstrat 7. Insbesondere besteht die Trägerschicht 4 aus dem Metallsubstrat 7 und der elektrisch isolierenden Schicht 8. Die elektrisch isolierende Schicht 8 ist eine Anodisationsschicht, die aus einer Verbindung mit dem Material des Metallsubstrats 7 besteht. Vorzugsweise weist das Metallsubstrat 7 Aluminium oder Aluminiumlegierungen auf oder besteht aus Aluminium oder Aluminiumlegierungen, und die elektrisch isolierende Schicht 8 ist eine oxidierte Schicht von Aluminium oder einer Aluminiumlegierung.
  • Das Trägerelement 2 umfasst eine erste elektrisch leitende Füllkomponente 9, die in der ersten Vertiefung 5 formschlüssig angeordnet ist, und eine zweite elektrisch leitende Füllkomponente 10, die in der zweiten Vertiefung 6 formschlüssig angeordnet ist. Die erste und zweite elektrisch leitende Füllkomponente 9, 10 sind jeweils zumindest teilweise elektrolytisch in den Vertiefungen 5, 6 abgeschieden. Insbesondere dient die erste Füllungskomponente 9 als Wärmesenke. Und die elektrolytische Abscheidung ermöglicht eine wirtschaftliche Herstellungsmethode der Wärmesenke. Die erste und die zweite elektrisch leitende Füllkomponente 9, 10 weisen Metall auf oder bestehen daraus. Vorzugsweise weisen die Füllkomponenten 9, 10 Kupfer auf oder bestehen daraus. Die Füllkomponenten 9, 10 können aus unterschiedlichen oder denselben Materialien bestehen.
  • Vorzugsweise ragen die erste und zweite Füllkomponente 9, 10 nicht über die erste Hauptfläche 4A der Trägerschicht 4 hinaus. Insbesondere schließen erste Oberflächen 9A, 10A der ersten und zweiten Füllkomponente 9, 10 bündig mit der ersten Hauptfläche 4A der Trägerschicht 4 ab. Außerdem ist es möglich, dass die erste und zweite Füllkomponente 9, 10 nicht über die zweite Hauptfläche 4B der Trägerschicht 4 hinausragen. Insbesondere schließen zweite Oberflächen 9B, 10B der ersten und zweiten Füllkomponente 9, 10 bündig mit der zweiten Hauptfläche 4B der Trägerschicht 4 ab. Diese Integration der Wärmesenke in die Trägerschicht 4 ermöglicht ein kompaktes und kleines Gehäusedesign.
  • Sowohl die erste als auch die zweite Füllkomponente 9, 10 haben eine laterale Ausdehnung S, die entlang einer ersten lateralen Richtung L gemessen wird und in nicht kontinuierlicher Weise von der ersten Hauptfläche 4A zu einer Mitte des Trägerelements 2 abnimmt und in nicht kontinuierlicher Weise von der Mitte bis zur zweiten Hauptfläche 4A zunimmt. Die Füllkomponenten 9, 10 weisen jeweils einen zweiten Bereich 91 auf, der in der vertikalen Richtung V zwischen zwei ersten Bereichen 90 angeordnet ist, wobei ein erster Bereich 90 an der ersten Hauptfläche 2A und ein weiterer erster Bereich 90 an der zweiten Hauptfläche 2B des Trägerelements 2 angeordnet ist und wobei die ersten Bereiche 90 eine größere laterale Ausdehnung S als der zweite Bereich 91 aufweisen. Diese Struktur der Füllkomponenten 9, 10 ermöglicht eine gute Verankerung derselben innerhalb der Trägerschicht 4. Sowohl die erste als auch die zweite Füllkomponente 9, 10 können eine laterale Ausdehnung aufweisen, die entlang einer zweiten lateralen Richtung (nicht dargestellt) gemessen wird und senkrecht zur vertikalen und ersten lateralen Richtung V, L verläuft und die entlang der vertikalen Richtung V konstant ist oder variieren kann. Die ersten und zweiten Bereiche 90, 91 können Zylinder oder Quader mit unterschiedlichen lateralen Ausdehnungen S sein.
  • Die erste und zweite Füllkomponente 9, 10 unterscheiden sich in ihrer lateralen Ausdehnung S voneinander. In anderen Worten ist die maximale laterale Ausdehnung S der ersten Füllkomponente 9 größer als die maximale laterale Ausdehnung S der zweiten Füllkomponente 10.
  • Die elektrisch isolierende Schicht 8 ist zwischen dem Metallsubstrat 7 und der jeweiligen Füllkomponente 9, 10 angeordnet. Hierbei sind nicht nur der ersten und zweiten Vertiefung 5, 6 zugewandte Oberflächen des Metallsubstrats 7 vollständig von der elektrisch isolierenden Schicht 8 bedeckt, sondern das gesamte Metallsubstrat 7 wird von der elektrisch isolierenden Schicht 8 bedeckt. Die allseitige Bedeckung des Metallsubstrats 7 durch die elektrisch isolierende Schicht 8 verbessert die Korrosionsbeständigkeit der Trägerschicht 4.
  • Das Trägerelement 2 weist eine strukturierte Deckschicht 11 auf, die die ersten Oberflächen 9A, 10A und die zweiten Oberflächen 9B, 10B der ersten und zweiten Füllkomponente 9, 10 überdeckt. Vorzugsweise ist die Deckschicht 11 eine Metallschicht oder Metallschichtenfolge, die ein Metall wie Au, Pd, Pt oder Ni enthält oder daraus besteht. Beispielsweise kann die Deckschicht 11 eine Schichtenfolge aus Ni/Au, Ni/Pd/Au oder Ni/Pd aufweisen.
  • Der Halbleiterchip 3 ist auf der ersten Oberfläche 9A der ersten Füllkomponente 9 montiert, wobei die erste Oberfläche 9A an einer ersten Hauptfläche 2A des Trägerelements 2 angeordnet ist. Die erste Oberfläche 9A ragt seitlich über den Halbleiterchip 3 hinaus. Dies hat den Vorteil, dass die erste Füllkomponente 9 als Heatspreader wirkt, der die punktuelle Wärme des Halbleiterchips 3 über eine größere Fläche verteilt und so für eine effektive Kühlung des Halbleiterchips 3 sorgt. Zudem ist die erste Füllkomponente 9 ein erster elektrischer Anschluss des Halbleiterbauelements 1 und die zweite Füllkomponente 10 ist ein zweiter elektrischer Anschluss des Halbleiterbauelements 1.
  • Der Halbleiterchip 3 umfasst einen Halbleiterkörper 12 mit einem ersten Halbleiterbereich 13 und einem zweiten Halbleiterbereich 15 und einer aktiven Zone 14 zur Erzeugung von Strahlung während des Betriebs, die zwischen dem ersten und dem zweiten Halbleiterbereich 13, 15 angeordnet ist. Außerdem hat der Halbleiterkörper 12 eine erste Hauptfläche 12A und eine der ersten Hauptfläche 12A gegenüberliegende, zweite Hauptfläche 12B. Vorzugsweise ist der erste Halbleiterbereich 13 ein p-Typ Halbleiterbereich, und der zweite Halbleiterbereich 15 ist ein n-Typ Halbleiterbereich.
  • Der Halbleiterchip 3 umfasst eine erste Elektrode 16 und eine zweite Elektrode 17, die zur elektrischen Kontaktierung des Halbleiterkörpers 12 vorgesehen sind, wobei die erste Elektrode 16 einen p-Kontakt und die zweite Elektrode 17 einen n-Kontakt bildet. Die erste Elektrode 16 ist auf der ersten Hauptfläche 12A des Halbleiterkörpers 12 angeordnet, und die zweite Elektrode 17 ist auf der zweiten Hauptfläche 12B des Halbleiterkörpers 12 angeordnet, wobei die Elektroden 16, 17 elektrisch leitende Schichten sind. Die zweite Elektrode 17 ist mit der ersten Füllkomponente 9 elektrisch verbunden, und die erste Elektrode 16 ist mit der zweiten Füllkomponente 10 elektrisch verbunden. Insbesondere ist das Halbleiterbauelement 1 durch eine Befestigungsschicht 18 mechanisch und elektrisch mit dem Trägerelement 2 verbunden. Darüber hinaus ist die erste Elektrode 16 mit der zweiten Füllkomponente 10 durch eine Drahtverbindung 19 elektrisch verbunden.
  • 2 zeigt ein zweites Ausführungsbeispiel eines Halbleiterbauelements 1, das eine ähnliche Struktur wie das erste Ausführungsbeispiel aufweist. Gemäß dem zweiten Ausführungsbeispiel haben jedoch die ersten Bereiche 90 der ersten Füllkomponente 9 eine größere vertikale Ausdehnung H als die ersten Bereiche 90 der ersten Füllkomponente 9 gemäß dem ersten Ausführungsbeispiel. Außerdem hat gemäß dem zweiten Ausführungsbeispiel der zweite Bereich 91 der ersten Füllkomponente 9 eine kleinere laterale Ausdehnung S als der zweite Bereich 91 der ersten Füllkomponente 9 gemäß dem ersten Ausführungsbeispiel.
  • Beide Ausführungsformen sorgen für eine gute Wärmeverteilung und zeigen, dass je kleiner eine vertikale Ausdehnung H des ersten Bereichs 90 ist, desto größer ist die laterale Ausdehnung S des zweiten Bereichs 91.
  • Ein Verfahren zur Herstellung eines Trägerelements 2 oder eines Halbleiterbauelements 1 wird in Verbindung mit den 3 bis 8 beschrieben.
  • Zunächst (siehe 3) wird ein Metallsubstrat 7 bereitgestellt. Das Metallsubstrat 7 hat eine quaderförmige Gestalt und weist eine ebene erste Hauptfläche 7A und eine der ersten Hauptfläche 7A gegenüberliegende, ebene zweite Hauptfläche 7B sowie mehrere Seitenflächen 7C auf.
  • Dann (siehe 4) werden in dem Metallsubstrat 7 eine erste Vertiefung 5 und eine zweite Vertiefung 6 so ausgebildet, dass sie das Metallsubstrat 7 vollständig durchdringen und zumindest teilweise von dem Metallsubstrat 7 umgeben sind. Die erste und zweite Vertiefung 5, 6 werden jeweils mit einer lateralen Ausdehnung S ausgebildet, die von der ersten Hauptfläche 7A zur Mitte des Metallsubstrats 7 in nicht kontinuierlicher Weise abnimmt und von der Mitte des Metallsubstrats 7 zur zweiten Hauptfläche 7B in nicht kontinuierlicher Weise zunimmt. Die erste und zweite Vertiefung 5, 6 können durch Stanzen oder Bohren des Metallsubstrats 7 hergestellt werden.
  • Als nächstes (siehe 5) wird eine elektrisch isolierende Schicht 8 auf dem gesamten Metallsubstrat 7 erzeugt, indem das Metallsubstrat 7 in den Vertiefungen 5, 6 und an allen Oberflächen 7A, 7B, 7C anodisiert wird. Für das Anodisieren wird eine wässrige Lösung, die zum Beispiel Schwefelsäure enthält, ungefähr bei Raumtemperatur auf die Vertiefungen und auf die Oberflächen 7A, 7B, 7C des anodisch geladenen Metallsubstrats 7 angewendet. Der Vorteil dieses Verfahrens besteht darin, dass die lateralen und vertikalen Ausdehnungen der Vertiefungen 5, 6 konstant bleiben und nicht durch die Herstellung der elektrisch isolierenden Schicht 8 beeinflusst werden. Das Metallsubstrat 7 und die elektrisch isolierende Schicht 8 bilden zusammen eine Trägerschicht 4.
  • Anschließend (siehe 6) wird in der ersten Vertiefung 5 eine erste elektrisch leitende Füllkomponente 9 formschlüssig erzeugt, wobei die elektrisch isolierende Schicht 8 zwischen dem Metallsubstrat 7 und der ersten Füllkomponente 9 angeordnet wird. Und eine zweite elektrisch leitende Füllkomponente 10 wird in der zweiten Vertiefung 6 formschlüssig erzeugt, wobei die elektrisch isolierende Schicht 8 zwischen dem Metallsubstrat 7 und der zweiten Füllkomponente 10 angeordnet wird. Insbesondere können die erste und zweite Füllkomponente 9, 10 durch ein Galvanisierverfahren hergestellt werden. Beipsielsweise kann die Herstellung der ersten und zweiten Füllkomponente 9, 10 einen ersten Schritt der Herstellung einer Keimschicht auf der Oberfläche beinhalten, die die Vertiefungen 5, 6 seitlich begrenzt. Bei der Keimschicht kann es sich um eine Metallschicht handeln, die auf die jeweilige Oberfläche gesputtert wird. In einem zweiten Schritt kann auf die Keimschicht eine Metallisierung durch elektrolytische Abscheidung in einem Galvanisierverfahren aufgebracht werden.
  • Als nächstes (siehe 7) wird eine strukturierte Deckschicht 11 hergestellt, beispielsweise durch elektrolytische oder stromlose Abscheidung. Insbesondere wird die Deckschicht 11 derart ausgebildet, dass die ersten Oberflächen 9A, 10A der ersten und zweiten Füllkomponente 9, 10 und die zweiten Oberflächen 9B, 10B der ersten und zweiten Füllkomponente 9, 10 überdeckt werden. Das so hergestellte Element ist ein Trägerelement 2, das für ein Halbleiterbauelement 1 geeignet ist.
  • Zur Herstellung eines Halbleiterbauelements 1 (siehe 8) wird ein Trägerelement 2 wie oben beschrieben bereitgestellt, und ein Halbleiterchip 3 wird auf der ersten Oberfläche 9A der ersten Füllkomponente 9 durch einen Chipbond-Prozess montiert, wobei zwischen dem Halbleiterchip 3 und dem Trägerelement 2 eine Befestigungsschicht 18 verwendet wird. Ein Drahtbondprozess wird durchgeführt, um die erste Elektrode 16 des Halbleiterchips 3 mit der zweiten Füllkomponente 10 elektrisch zu verbinden.
  • Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
  • Bezugszeichenliste
  • 1
    Halbleiterbauelement
    2
    Trägerelement
    2A
    erste Hauptfläche des Trägerelements
    2B
    zweite Hauptfläche des Trägerelements
    2C
    Seitenfläche
    3
    Halbleiterchip
    4
    Trägerschicht
    4A
    erste Hauptfläche
    4B
    zweite Hauptfläche
    5
    erste Vertiefung
    6
    zweite Vertiefung
    7
    Metallsubstrat
    7A
    erste Hauptfläche
    7B
    zweite Hauptfläche
    7C
    Seitenfläche
    8
    elektrisch isolierende Schicht
    9
    erste elektrisch leitende Füllkomponente
    9A
    erste Oberfläche der ersten Füllkomponente
    9B
    zweite Oberfläche der ersten Füllkomponente
    90
    erster Bereich
    91
    zweiter Bereich
    10
    zweite elektrisch leitende Füllkomponente
    10A
    erste Oberfläche der zweiten Füllkomponente
    10B
    zweite Oberfläche der zweiten Füllkomponente
    11
    Deckschicht
    12
    Halbleiterkörper
    12A
    erste Hauptfläche
    12B
    zweiter Hauptfläche
    13
    erster Halbleiterbereich
    14
    aktive Zone
    15
    zweiter Halbleiterbereich
    16
    erste Elektrode
    17
    zweite Elektrode
    18
    Befestigungsschicht
    19
    Drahtverbindung
    H
    vertikale Ausdehnung
    L
    laterale Richtung
    S
    laterale Ausdehnung
    V
    vertikale Richtung

Claims (15)

  1. Halbleiterbauelement (1) umfassend - ein Trägerelement (2) umfassend - eine Trägerschicht (4) umfassend eine erste Vertiefung (5), die sich von einer ersten Hauptfläche (4A) der Trägerschicht (4) in Richtung einer der ersten Hauptfläche (4B) gegenüberliegenden, zweiten Hauptfläche (4B) der Trägerschicht (4) erstreckt, und ferner umfassend ein Metallsubstrat (7) und eine elektrisch isolierende Schicht (8) auf mindestens einem Teil des Metallsubstrats (7), - eine erste elektrisch leitende Füllkomponente (9), die formschlüssig in der ersten Vertiefung (5) angeordnet ist, wobei die elektrisch isolierende Schicht (8) zwischen dem Metallsubstrat (7) und der ersten Füllkomponente (9) angeordnet ist, - einen Halbleiterchip (3), der auf dem Trägerelement (2) angeordnet ist, wobei die elektrisch isolierende Schicht (8) eine Anodisationsschicht ist.
  2. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei das Substrat (7) aus einem Metall oder einer Metallegierung besteht und die elektrisch isolierende Schicht (8) eine oxidierte Schicht des Metalls oder der Metallegierung des Substrats (7) ist.
  3. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei das Substrat (7) aus Aluminium oder einer Aluminiumlegierung besteht und die elektrisch isolierende Schicht (8) eine oxidierte Schicht des Aluminiums oder der Aluminiumlegierung ist.
  4. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei das Metallsubstrat (7) vollständig von der elektrisch isolierenden Schicht (8) bedeckt ist.
  5. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Füllkomponente (9) Metall aufweist oder aus Metall besteht.
  6. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Füllkomponente (9) aus Kupfer besteht.
  7. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Füllkomponente (9) in der Vertiefung (5) zumindest teilweise elektrolytisch abgeschieden ist.
  8. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Vertiefung (5) ein Durchgangsloch ist, das die Trägerschicht (4) vollständig durchdringt.
  9. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (1) auf einer ersten Oberfläche (9A) der ersten Füllkomponente (9) montiert ist, wobei die erste Oberfläche (9A) lateral über den Halbleiterchip (3) hinausragt.
  10. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Füllkomponente (9) mindestens einen ersten Bereich (90) und mindestens einen zweiten Bereich (91) umfasst, wobei der erste Bereich (90) in einer vertikalen Richtung (V) auf den zweiten Bereich (91) folgt und eine größere laterale Ausdehnung (S) als der zweite Bereich (91) aufweist.
  11. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei das Trägerelement (2) eine zweite elektrisch leitende Füllkomponente (10) aufweist, die formschlüssig in einer zweiten Vertiefung (6) der Trägerschicht (4) angeordnet ist, wobei die erste Füllkomponente (9) eine größere laterale Ausdehnung (S) als die zweite Füllkomponente (10) aufweist.
  12. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Füllkomponente (9) ein erster elektrischer Anschluss des Halbleiterbauelements (1) ist und die zweite Füllkomponente (10) ein zweiter elektrischer Anschluss des Halbleiterbauelements (1) ist.
  13. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei das Trägerelement (2) eine strukturierte Deckschicht (11) aufweist, die eine erste Oberfläche (9A, 10A) der ersten und/oder zweiten Füllkomponente(n) (9, 10) und/oder eine zweite Oberfläche (9B, 10B) der ersten und/oder zweiten Füllkomponente(n) (9, 10) überdeckt.
  14. Verfahren zur Herstellung eines Trägerelements (2), das für ein Halbleiterbauelement (1) geeignet ist, mit den folgenden Schritten: - Bereitstellen eines Metallsubstrats (7), - Erzeugen einer ersten Vertiefung (5) in dem Metallsubstrat (7), - Erzeugen einer elektrisch isolierenden Schicht (8) auf zumindest einem Teil des Metallsubstrats (7), - zumindest teilweises elektrolytisches Abscheiden einer ersten elektrisch leitenden Füllkomponente (9) in formschlüssiger Weise in der ersten Vertiefung (5), wobei die elektrisch isolierende Schicht (8) zwischen dem Metallsubstrat (7) und der ersten Füllkomponente (9) angeordnet wird, wobei die elektrisch isolierende Schicht (8) durch Anodisieren zumindest eines Teils des Metallsubstrats (7) hergestellt wird.
  15. Verfahren gemäß dem vorhergehenden Anspruch, wobei die erste Vertiefung (5) durch Stanzen oder Bohren des Metallsubstrats (7) hergestellt wird.
DE112017008271.4T 2017-12-14 2017-12-14 Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement Withdrawn DE112017008271T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2017/082814 WO2019114968A1 (en) 2017-12-14 2017-12-14 Semiconductor device and method for producing a carrier element suitable for a semiconductor device

Publications (1)

Publication Number Publication Date
DE112017008271T5 true DE112017008271T5 (de) 2020-09-10

Family

ID=60702773

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017008271.4T Withdrawn DE112017008271T5 (de) 2017-12-14 2017-12-14 Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement

Country Status (3)

Country Link
US (1) US20210083160A1 (de)
DE (1) DE112017008271T5 (de)
WO (1) WO2019114968A1 (de)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006070652A1 (ja) * 2004-12-27 2006-07-06 Nec Corporation 半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器
US20070080360A1 (en) * 2005-10-06 2007-04-12 Url Mirsky Microelectronic interconnect substrate and packaging techniques
JP5246103B2 (ja) * 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
DE102010045783A1 (de) * 2010-09-17 2012-03-22 Osram Opto Semiconductors Gmbh Trägersubstrat für ein optoelektronisches Bauelement, Verfahren zu dessen Herstellung und optoelektronisches Bauelement
DE102011103412A1 (de) * 2011-06-06 2012-12-06 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optolektronischen Halbleiterbauelements und derartiges Halbleiterbauelement
US20130313718A1 (en) * 2012-05-24 2013-11-28 Micron Technology, Inc. Substrates Comprising Integrated Circuitry, Methods Of Processing A Substrate Comprising Integrated Circuitry, And Methods Of Back-Side Thinning A Substrate Comprising Integrated Circuitry
KR20140020114A (ko) * 2012-08-08 2014-02-18 삼성전기주식회사 금속 방열기판 및 그 제조방법
CN105706231A (zh) * 2013-10-24 2016-06-22 罗杰斯公司 热管理电路材料、其制造方法以及由其形成的制品

Also Published As

Publication number Publication date
WO2019114968A1 (en) 2019-06-20
US20210083160A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
DE102006009021B4 (de) Halbleiterbauelement mit Elektrodenteil
DE10066443B4 (de) Halbleitervorrichtung mit Abstrahlungsbauteilen
DE102011079708B4 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE10305021B4 (de) Verfahren zur Herstellung oberflächenmontierbarer Hochleistungs-Leuchtdioden
DE102011084803A1 (de) Leistungshalbleitervorrichtung
DE102014116935A1 (de) Bauelement und Verfahren zur Herstellung eines Bauelements
DE112015002796B4 (de) Optoelektronischer Halbleiterchip
DE102012212968A1 (de) Optoelektronisches halbleiterbauteil mit elektrisch isolierendem element
EP2973687A1 (de) Elektronisches bauteil, verfahren zu dessen herstellung und leiterplatte mit elektronischem bauteil
DE102011103412A1 (de) Verfahren zum Herstellen eines optolektronischen Halbleiterbauelements und derartiges Halbleiterbauelement
WO2016173841A1 (de) Optoelektronische bauelementanordnung und verfahren zur herstellung einer vielzahl von optoelektronischen bauelementanordnungen
DE2510757A1 (de) Verfahren zum herstellen von traegersubstraten fuer hochintegrierte halbleiter-schaltungsplaettchen und durch dieses verfahren hergestellte substrate
DE4126766C2 (de) Hochfrequenz-und Hochleistungshalbleitereinrichtung und Verfahren zur Herstellung derselben
DE102012109995A1 (de) Halbleiterbauelement mit Kontakt, Halbleitervorrichtung und Verfahren zur Herstellung einer externen elektrischen Kontaktierung eines Halbleiterbauelements
DE102015223300B4 (de) Halbleitervorrichtung
DE102016103585B4 (de) Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
DE102016103552A1 (de) Modul für eine Leuchte
WO2016188702A1 (de) Verfahren zur herstellung eines elektronischen bauelements mit einem trägerelement und elektronisches bauelement mit einem trägerelement
DE112017008271T5 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement
DE102008036285A1 (de) Integrierte Schaltung mit galvanisch verbundenem Kühlkörper
WO2020120287A1 (de) Träger, anordnung mit einem träger und verfahren zum herstellen eines trägers
WO2017025299A1 (de) Halbleiterchip
DE102015107591B4 (de) Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
DE102015112280A1 (de) Bauelement mit einem metallischen Träger und Verfahren zur Herstellung von Bauelementen
WO2019091830A1 (de) Träger, anordnung mit einem substrat und einem träger und verfahren zum herstellen eines trägers

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee