CN105390449A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法。本发明使得可以改善半导体器件的可靠性。在根据实施例的半导体器件的制造方法中，当在包括氮化硅膜的盖绝缘膜上形成抗蚀剂图案时，通过化学放大型抗蚀剂的涂布、曝光和显影处理的过程形成抗蚀剂图案。然后，涂覆化学放大型抗蚀剂以便直接接触包括氮化硅膜的盖绝缘膜的表面，并且在涂布化学放大型抗蚀剂之前对包括氮化硅膜的盖绝缘膜的表面施加有机酸预处理。

Description

半导体器件的制造方法
相关申请交叉参考
于2014年8月27日递交申请的日本专利申请No.2014-173210的公开内容包括说明书、附图和摘要整体以引入方式并入本文。
技术领域
本发明涉及一种半导体器件的制造技术，以及例如涉及一种有效地适用于具有电可重写非易失性存储器的半导体器件的制造技术的技术。
背景技术
在日本已审查专利申请公开No.Hei2(1990)-27660(专利文献1)中，描述了与光放大型抗蚀剂相关的技术。
此外，在日本未审查专利申请公开No.2011-29662(专利文献2)中，公开了一种半导体器件的制造方法，所述半导体器件在衬底上具有至少第一层间绝缘膜6和包括低介电常数膜的第二层间绝缘膜4；并且所述制造方法包括以下过程：通过在第二层间绝缘膜上形成的第一抗蚀剂图案1a形成通孔9；通过包含胺成分的有机剥离液施加有机剥离处理；以及然后在第二层间绝缘膜上形成第二抗蚀剂图案1b。然后，它公开了：在湿处理之后涂覆第二抗蚀剂图案较低层的第二防反射膜2b之前，施加退火处理、等离子体处理、UV处理和有机溶剂处理中的至少一个，去除阻碍在曝光期间在抗蚀剂中产生的酸的催化作用的胺成分，并且因此防止第二抗蚀剂图案1b的分辨率劣化。
引文列表
专利文献
专利文献1：日本已审查专利申请公开No.Hei2(1990)-27660
专利文献2：日本未审查专利申请公开No.2011-29662
发明内容
广泛地使用EEPROM(电可擦除和可编程只读存储器)和闪存作为电可写/可擦除非易失性半导体存储器器件。以目前广泛使用的EEPROM或闪存为代表的非易失性半导体存储器器件(非易失性存储器)：具有由氧化硅膜包围的导电浮置栅电极和在MOS(金属氧化物半导体)晶体管的栅电极下方的例如陷阱绝缘膜的电荷累积膜；并且通过使用晶体管的阈值根据浮置栅电极和陷阱绝缘膜处的电荷累积状态而变化的事实来存储信息。
陷阱绝缘膜是指具有能够累积电荷的陷阱能级的绝缘膜并且可以举氮化硅膜等为例。具有陷阱绝缘膜的非易失性半导体存储器器件根据电荷到陷阱绝缘膜的注入/发射转变MOS晶体管的阈值并且操作为存储器器件。这种具有陷阱绝缘膜作为电荷累积膜的非易失性半导体存储器器件被称为MONOS(金属氧化物氮化物氧化物半导体)型晶体管并且具有优良的数据保持的可靠性，因为与使用导电浮置栅电极作为电荷累积膜的情况相比，电荷被累积在离散的陷阱能级中。
作为这样的MONOS型晶体管的实例，有一种分裂栅型非易失性存储器。在分裂栅型非易失性存储器中，在用于选择存储器单元的选择晶体管的侧壁上形成用于存储信息的存储器晶体管。具体地说，在存储器单元形成区中，在半导体衬底上在栅绝缘膜介于其间的情况下形成控制栅电极和盖绝缘膜并且在控制栅电极和盖绝缘膜的侧壁上在包括电荷累积膜的层叠绝缘膜介于其间的情况下形成存储器栅电极，并且在外围电路形成区中，在栅绝缘膜介于其间的情况下形成MISFET的栅电极。
在具有这样的分裂栅型非易失性存储器的半导体器件的制造方法中，在半导体衬底上沉积多晶硅膜和盖绝缘膜的层叠膜，在存储器单元形成区中将层叠膜图案化，并且从而形成控制栅电极。接着，形成覆盖存储器单元形成区并且暴露外围电路形成区的抗蚀剂图案，并且去除外围电路形成区中的盖绝缘膜。接着，在控制栅电极的侧壁上形成包括电荷累积膜和存储器栅电极的层叠绝缘膜，然后将在外围电路形成区中的多晶硅膜图案化，并且在外围电路形成区中形成MISFET的栅电极。
通过化学放大型抗蚀剂的涂布、曝光和显影的过程形成覆盖存储器单元形成区并且暴露外围电路形成区的抗蚀剂图案，但是已经认识到，在外围电路形成区中的多晶硅膜上产生抗蚀剂残余物、核缺陷(nucleardefect)或核膨胀缺陷(nuclearswellingdefect)(后面描述)。然后，一个认识到的问题一直是，在外围电路形成区中，因为在核缺陷或核膨胀缺陷下方的多晶硅膜在多晶硅膜的图案化过程中保留下来，因此外围电路形成区中的多个MISFET中的栅电极之间发生短路，并且半导体器件的可靠性降低。
其他问题和新颖特征从本说明书中的描述和附图将显而易见。
在根据一个实施例的半导体器件的制造方法中，当在包括氮化硅膜的盖绝缘膜上形成抗蚀剂图案时，通过化学放大型抗蚀剂的涂布、曝光和显影的过程形成抗蚀剂图案。然后，化学放大型抗蚀剂是通过直接被涂覆到包括氮化硅膜的盖绝缘膜的表面以便接触盖绝缘膜的表面并且在涂布化学放大型抗蚀剂之前对包括氮化硅膜的盖绝缘膜的表面施加有机酸预处理而形成的物质。
根据实施例，能够改善半导体器件的可靠性。
附图说明
图1是示出根据第一实施例的半导体芯片的布局配置实例的图。
图2是说明根据第一实施例的半导体器件的器件结构实例的图。
图3是示出根据第一实施例的半导体器件的制造过程的一部分的过程流程图。
图4是示出根据第一实施例的半导体器件的制造过程的一部分的过程流程图。
图5是在根据第一实施例的制造过程期间的半导体器件的剖面图。
图6是在制造过程期间的半导体器件在图5之后的剖面图。
图7是在制造过程期间的半导体器件在图6之后的剖面图。
图8是在制造过程期间的半导体器件在图7之后的剖面图。
图9是在制造过程期间的半导体器件在图8之后的剖面图。
图10是在制造过程期间的半导体器件在图9之后的剖面图。
图11是在制造过程期间的半导体器件在图10之后的剖面图。
图12是在制造过程期间的半导体器件在图11之后的剖面图。
图13是在制造过程期间的半导体器件在图12之后的剖面图。
图14是在制造过程期间的半导体器件在图13之后的剖面图。
图15是在制造过程期间的半导体器件在图14之后的剖面图。
图16是在制造过程期间的半导体器件在图15之后的剖面图。
图17是在制造过程期间的半导体器件在图16之后的剖面图。
图18是在制造过程期间的半导体器件在图17之后的剖面图。
图19是在制造过程期间的半导体器件在图18之后的剖面图。
图20是在制造过程期间的半导体器件在图19之后的剖面图。
图21是在制造过程期间的半导体器件在图20之后的剖面图。
图22是在制造过程期间的半导体器件在图21之后的剖面图。
图23是示出图3中的步骤S7的详细过程的过程流程图。
图24是在根据第一实施例的制造过程期间的半导体器件的剖面图。
图25是在根据研究实例的制造过程期间的半导体器件的剖面图。
图26是在制造过程期间的半导体器件在图25之后的剖面图。
图27是在制造过程期间的半导体器件在图26之后的剖面图。
图28是在根据第二实施例的制造过程期间的半导体器件的剖面图。
图29是在制造过程期间的半导体器件在图28之后的剖面图。
图30是在制造过程期间的半导体器件在图29之后的剖面图。
图31是在制造过程期间的半导体器件在图30之后的剖面图。
图32是在制造过程期间的半导体器件在图31之后的剖面图。
具体实施方式
在下面的实施例中，如果为了方便起见需要的话，通过将各实施例分成多个部分或实施例来加以说明，但是，除非另外指明，它们不是彼此无关的并且是这样的关系：一个是另一个的一部分或整体的修改实例、细节、补充说明等。
此外，在下面的实施例中，当提及元件的数目等等(包括个数、数值、量、范围等等)时，除了在原则和其他情况下被指定并且明显限定于特定数目的情况，该数目并不限定于特定数目并且可以大于或小于该特定数目。
此外，在下面的实施例中，不言而喻的是，除了在原则和其他情况下被指定并且被明显认为是必不可少的情况，构成要素(包括构成步骤等等)不一定是必不可少的。
同样，在下面的实施例中，当提及构成要素等的形状、位置关系等时，除了在原则和其他情况下被指定并且被明显认为是其他的情况，它们基本上包括那些与形状等近似或类似的形状等。数值和范围的情况相同。
此外，在用于说明实施例的所有附图中，相同的部件原则上用相同的标记表示并且不重复说明。这里，为了使附图易于理解，有时甚至可以在平面图中使用阴影。
(第一实施例)
<半导体芯片的布局配置实例>
参考附图对根据第一实施例的具有非易失性存储器的半导体器件进行说明。首先，对在其中形成包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置进行说明。图1是示出根据第一实施例的半导体芯片CHP的布局配置实例的图。在图1中，半导体芯片CHP具有CPU(中央处理单元)1、RAM(随机存取存储器)2、模拟电路3、EEPROM(电可擦除可编程只读存储器)4、闪存5和I/O(输入/输出)电路6并且构成半导体集成电路器件。
CPU(电路)1也称为中央处理单元并且对应于计算机等的心脏。CPU1从存储器读出并解码指令并且在指令的基础上执行各种计算和控制。
RAM(电路)2是能够随机读出存储器信息，即随时存储的存储器信息，并且新写入存储器信息的存储器，并且也称为随机存取存储器。作为用于IC存储器的RAM，有两种类型，一种是使用动态电路的DRAM(动态RAM)，一种是使用静态电路的SRAM(静态RAM)。DRAM是需要存储保持操作的随机存取存储器，而SRAM是不需要存储保持操作的随机存取存储器。
模拟电路3是处置在时间上连续变化的电压和电流信号(即模拟信号)的电路，并且例如包括放大电路、转换电路、调制电路、振荡电路、电源电路等等。
EEPROM4和闪存5中的每一个是一种在写入操作和擦除操作两者中可电重写的非易失性存储器并且也称为电可擦除可编程只读存储器。EEPROM4和闪存5中的每一个的存储器单元包括例如MONOS(金属氧化物氮化物氧化物半导体)型晶体管或MNOS(金属氮化物氧化物半导体)型晶体管，这些晶体管用于存储器。在EEPROM4和闪存5中的每一个的写入操作和擦除操作中，例如使用福勒-诺德海姆型隧穿现象。这里，还可以通过使用热电子或热空穴执行写入操作和擦除操作。EEPROM4和闪存5之间的区别在于，EEPROM4是例如可以通过字节擦除的非易失性存储器，而闪存5是例如可以通过字线擦除的非易失性存储器。通常，用于在CPU1处实施各种过程的程序等被存储在闪存5中。相比之下，被频繁重写的各种数据被存储在EEPROM4中。
I/O电路6中的每一个是输入/输出电路并且是用于从半导体芯片CHP的内部向耦合到半导体芯片CHP的外部的器件输出数据以及从耦合到半导体芯片CHP的外部的器件向半导体芯片CHP的内部输入数据的电路。
<半导体器件的器件结构>
图2是说明根据第一实施例的半导体器件的器件结构实例的图。在图2中，示出了在存储器单元形成区中形成的非易失性存储器的器件结构和在外围电路形成区中形成的高耐压MISFET(金属绝缘体半导体场效应晶体管)的器件结构。
根据第一实施例的半导体器件在图1中所示的半导体芯片CHP中形成，并且例如在图2的存储器单元形成区中形成的非易失性存储器是构成EEPROM4或闪存5的存储器，这些示于图1中。同时，在图2的外围电路形成区中形成的高耐压MISFET是构成示于图1中的模拟电路3或I/O电路6中的每一个的MISFET或例如包括在外围电路中以驱动和控制非易失性存储器的MISFET。
这里，在根据第一实施例的半导体器件中，除了非易失性存储器和高耐压MISFET，还形成具有比高耐压MISFET低的耐压的低耐压MISFET，但是考虑到低耐压MISFET的本质结构和高耐压MISFET的本质结构相同并且不是第一实施例中的特定特征的要点，这里没有对低耐压MISFET进行说明。例如，低耐压MISFET是构成示于图1中的CPU1、RAM2等的MISFET或包含在外围电路中以驱动和控制非易失性存储器的MISFET。
此外，虽然在第一实施例中的n沟道型MISFET的基础上进行说明，但是也可以形成p沟道型MISFET。考虑到基本上p沟道型MISFET具有通过反转n沟道型MISFET的构成成分(半导体区等等)的导电性类型而形成的器件结构并且不是第一实施例中的特定特征的要点，这里没有对p沟道型MISFET的器件结构进行说明。
首先，在图2中，对在存储器单元形成区中形成的非易失性存储器的配置进行说明。在图2中所示的非易失性存储器的器件结构中，示出了相对于漏极区DR对称地布置的两个存储器单元。这里，两个存储器单元的器件结构是相同的，并且因此对非易失性存储器的器件结构进行说明，同时(例如)注意力集中在布置在右侧的存储器单元。
如图2中所示，在半导体衬底1S上形成p型阱PWL。然后，在p型阱PWL上形成存储器单元。该存储器单元包括用于选择存储器单元的选择部和用于存储信息的存储部。
首先，对用于选择存储器单元的选择部的配置进行说明。存储器单元具有在半导体衬底1S上形成的栅绝缘膜GOX(p型阱PWL)并且在栅绝缘膜GOX上形成控制栅电极(控制电极)CG。此外，在根据第一实施例的存储器单元中，在控制栅电极CG上在氧化硅膜OXF1介于其间的情况下形成盖绝缘膜CAP。
例如栅绝缘膜GOX包括氧化硅膜并且例如控制栅电极CG包括为导电膜的多晶硅膜。例如盖绝缘膜包括氮化硅膜。
控制栅电极CG具有选择存储器单元的功能。也就是说，由控制栅电极CG选择特定的存储器单元并且对所选存储器单元施加写入操作、擦除操作或读取操作。
接着，对存储器单元的存储部的配置进行说明。在包括栅绝缘膜GOX、控制栅电极CG、氧化硅膜OXF1和盖绝缘膜CAP的层叠结构的一侧的侧壁(右侧的侧壁)上在层叠绝缘膜介于其间的情况下形成存储器栅电极MG。存储器栅电极MG具有在层叠结构的一侧的侧壁上形成的侧壁的形状并且包括多晶硅膜和在多晶硅上形成的硅化物膜CS。硅化物膜CS被形成以降低存储器栅电极MG的电阻，并且例如包括硅化镍铂膜(NiPtSi膜)，但不限定于此，并且也可以包括钴硅化物膜或镍硅化物膜。
形成层叠绝缘膜，该层叠绝缘膜具有在层叠结构的一侧的侧壁和存储器栅电极MG之间形成的第一部分和在存储器栅电极MG和半导体衬底1S之间形成的第二部分。层叠绝缘膜的第一部分包括接触控制栅电极CG的绝缘膜IF1、接触存储器栅电极MG的绝缘膜IF2和介于绝缘膜IF1和绝缘膜IF2之间的电荷累积膜ECF。此外，层叠绝缘膜的第二部分包括在半导体衬底1S上形成的绝缘膜IF1、在存储器栅电极MG的较低层处形成的绝缘膜IF2和介于绝缘膜IF1和绝缘膜IF2之间的电荷累积膜ECF。也就是说，层叠绝缘膜的第一部分和第二部分两者分别包括绝缘膜IF1和IF2和电荷累积膜ECF。
例如绝缘膜IF1包括例如氧化硅膜或氮氧化硅膜的绝缘膜并且用作在存储器栅电极MG与半导体衬底1S之间形成的栅绝缘膜。包括氧化硅膜的绝缘膜IF1还具有作为隧道绝缘膜的功能。例如，存储器单元的存储部通过经由绝缘膜IF1从半导体衬底1S向电荷累积膜ECF中注入电子或向电荷累积膜ECF中注入正空穴来存储或擦除信息并且因此绝缘膜IF1还用作隧道绝缘膜。
然后，在绝缘膜IF1上形成的电荷累积膜ECF具有累积电荷的功能。具体地说，在第一实施例中，电荷累积膜ECF包括氮化硅膜。根据第一实施例的存储器单元的存储部通过根据在电荷累积膜ECF中累积的电荷的存在或不存在控制在存储器栅电极MG下方的半导体衬底1S中流动的电流来存储信息。也就是说，通过使用在存储器栅电极MG下方的半导体衬底1S中流动的电流的阈值电压根据在电荷累积膜ECF中累积的电荷的存在或不存在而改变的事实来存储信息。
在第一实施例中，具有陷阱能级的绝缘膜用作电荷累积膜ECF。举氮化硅膜作为具有陷阱能级的绝缘膜的实例，但不限定于氮化硅膜，并且例如也可以使用具有比氮化硅膜高的介电常数的高介电常数膜，例如氧化铝(矾土)膜、氧化铪膜或氧化钽膜。此外，电荷累积膜ECF可以包括硅纳米点。当使用具有陷阱能级的绝缘膜作为电荷累积膜ECF时，电荷被捕获在形成于绝缘膜中的陷阱能级中。以这种方式，通过将电荷捕获在陷阱能级中在绝缘膜中累积电荷。
多晶硅膜迄今为止一直主要用作电荷累积膜ECF。当使用多晶硅膜作为电荷累积膜ECF时，如果包围电荷累积膜ECF的绝缘膜IF1或绝缘膜IF2的部分是有缺陷的，因为电荷累积膜ECF是导电膜，则有时可能发生的是，在电荷累积膜ECF中累积的所有电荷可能因为异常泄漏而消失。
为了应对，氮化硅膜(其为绝缘体)已经越来越多地用作电荷累积膜ECF。在这个时候，有助于数据存储的电荷在存在于氮化硅膜中的离散陷阱能级中累积。因此，即使当在包围电荷累积膜ECF的绝缘膜IF1或绝缘膜IF2的任何部分中产生缺陷时，电荷被累积在电荷累积膜ECF的离散陷阱能级中，并且因此不是所有的电荷消失。因此，可以尝试改善数据保持的可靠性。
为此，通过不仅使用氮化硅膜而且使用包括离散陷阱能级的氮化硅膜作为电荷累积膜ECF可以改善数据保存的可靠性。此外，在第一实施例中，使用具有优良的数据保持特性的氮化硅膜作为电荷累积膜ECF。因此，可以减小为了防止电荷从电荷累积膜ECF流出而形成的绝缘膜IF1和绝缘膜IF2的膜厚度。这也意味着有以下优点，即可以在第一实施例中降低用于驱动存储器单元的电压。
此外，绝缘膜IF2是用于确保在电荷累积膜ECF和存储器栅电极MG之间的绝缘特性的绝缘膜。例如绝缘膜IF2包括绝缘膜，例如氧化硅膜或氮氧化硅膜。这因此意味着绝缘膜IF1和绝缘膜IF2包括相同类型的膜。例如绝缘膜IF1和绝缘膜IF2两者可以包括氧化硅膜。
接着，在层叠结构的侧壁之间，在一侧(右侧)形成存储器栅电极MG并且在另一侧(左侧)在绝缘膜IF1和氧化硅膜HARP1介于其间的情况下形成侧壁SW。同样，在存储器栅电极MG的侧壁之间，在一侧(左侧)在层叠绝缘膜介于其间的情况下形成层叠结构并且在另一侧(右侧)在氧化硅膜HARP1介于其间的情况下形成侧壁SW。
在侧壁SW正下方在半导体衬底1S中形成为n型半导体区的一对浅低浓度杂质扩散区EX1，并且在接触成对的浅低浓度杂质扩散区EX1的外部区中形成一对深高浓度杂质扩散区NR1。深高浓度杂质扩散区NR1也是n型半导体区，并且在深高浓度杂质扩散区NR1的表面上形成硅化物膜CS。存储器单元的源极区SR和漏极区DR由成对的浅低浓度杂质扩散区EX1和成对的深高浓度杂质扩散区NR1形成。
通过由浅低浓度杂质扩散区EX1和深高浓度杂质扩散区NR1形成源极区SR和漏极区DR，源极区SR和漏极区DR可以采取LDD(轻掺杂漏极)结构。
这里，包括栅绝缘膜GOX、在栅绝缘膜GOX上形成的控制栅电极CG、源极区SR和漏极区DR的晶体管称为选择晶体管。同时，包括具有绝缘膜IF1、电荷累积膜ECF和绝缘膜IF2的层叠绝缘膜、在层叠绝缘膜上形成的存储器栅电极MG、源极区SR和漏极区DR的晶体管称为存储器晶体管。因此，可以说，存储器单元的选择部包括选择晶体管并且存储器单元的存储部包括存储器晶体管。以这种方式，配置存储器单元。
接着，对耦合到存储器单元的布线结构进行说明。在图2中，在存储器单元上形成氮化硅膜SNF3以便覆盖存储器单元，在氮化硅膜SNF3上形成氧化硅膜(臭氧TOES膜)OXF2，并且在氧化硅膜OXF2上形成氧化硅膜(TEOS膜)OXF3。
这里，在本说明书中，氮化硅膜SNF3、氧化硅膜OXF2和氧化硅膜OXF3合并并且称为接触层间绝缘膜。
在接触层间绝缘膜中，形成穿透接触层间绝缘膜并且到达构成漏极区DR的硅化物层CS的接触孔CNT。这里，虽然它未在图2中示出，也在接触层间绝缘膜中形成到达构成源极区SR的硅化物膜CS的接触孔。
在接触孔CNT的内部，形成作为阻挡导电膜的钛/氮化钛膜并且形成钨膜以便填充接触孔CNT。以这种方式通过将钛/氮化钛膜和钨膜嵌入到接触孔CNT中，形成导电插塞PLG。然后，例如，在接触层间绝缘膜上形成包括氧化硅膜OXF4和SiOC膜SCF1的层间绝缘膜并且在层间绝缘膜中形成布线槽DIT1。形成布线L1以便填充布线槽DIT1。例如，布线L1包括钽/氮化钽膜和铜膜的层叠膜并且电耦合到在接触层间绝缘膜中形成的插塞PLG。
接着，参考图2对在外围电路形成区中形成的MISFET的配置进行说明。外围电路形成区指示形成外围电路的区域。具体地说，非易失性存储器(非易失性半导体存储器器件)包括以阵列(以矩阵)形成存储器单元的存储器单元形成区和形成用于控制在存储器单元形成区中形成的存储器单元的外围电路的外围电路形成区。然后，在外围电路形成区中形成的外围电路包括：字驱动器，以控制施加到存储器单元等中的控制栅电极CG的电压；感测放大器，以放大来自存储器单元的输出；控制电路，以控制字驱动器和感测放大器(包括升压电路)；等等。因此在图2所示的外围电路形成区中，例如示出了构成字驱动器、感测放大器、控制电路(包括升压电路)等的MISFET。在第一实施例中，说明是特别在MISFET中的高耐压MISFET的基础上做出的。
如图2中所示，在外围电路形成区中，在半导体衬底1S上形成p型阱PWL。p型阱PWL包括通过将例如硼(B)的p型杂质引入到半导体衬底1S中形成的p型半导体区。
接着，在p型阱PWL(半导体衬底1S)上形成栅绝缘膜GOX2并且在栅绝缘膜GOX2上形成栅电极GE。例如栅绝缘膜GOX2包括氧化硅膜，并且例如栅电极GE包括多晶硅膜和在多晶硅膜的表面上形成的硅化物膜CS。例如，将例如磷的n型杂质引入到构成栅电极GE的多晶硅膜中，以便抑制栅电极GE被耗尽。形成构成栅电极GE的一部分的硅化物膜CS，用于降低栅电极GE的电阻。
例如，在栅电极GE的两侧的侧壁上，形成侧壁SW并且在侧壁SW正下方在半导体衬底1S中形成浅低浓度杂质扩散区EX2(p型阱PWL)。浅低浓度杂质扩散区EX2是n型半导体区并且保形于栅电极GE而形成。然后，在浅低浓度杂质扩散区EX2外部形成深高浓度杂质扩散区NR2。深高浓度杂质扩散区NR2也是n型半导体区并且保形于侧壁SW而形成。在深高浓度杂质扩散区NR2的表面上形成用于降低电阻的硅化物膜CS。源极区SR包括浅低浓度杂质扩散区EX2和深高浓度杂质扩散区NR2，并且漏极区DR2包括浅低浓度杂质扩散区EX2和深高浓度杂质扩散区NR2。以这种方式，在外围电路形成区中形成高耐压MISFET。
这里，在外围电路形成区中，也形成p沟道型MISFET并且通过反转构成n沟道型MISFET的半导体区的导电性类型获得p沟道型MISFET。
接着，对耦合到在外围电路形成区中形成的高耐压MISFET的布线结构进行说明。在高耐压MISFET上形成包括氮化硅膜SNF3、氧化硅膜(臭氧TOES膜)OXF2和氧化硅膜(TEOF膜)OXF3的接触层间绝缘膜以便覆盖高耐压MISFET。
在接触层间绝缘膜中，形成穿透接触层间绝缘膜并且到达构成源极区SR2和漏极区DR2的硅化物膜CS的接触孔CNT。在接触孔CNT中的每一个的内部，形成作为阻挡导电膜的钛/氮化钛膜并且形成钨膜以便填充接触孔CNT。以这种方式，通过将钛/氮化钛膜和钨膜嵌入到接触孔CNT中的每一个中形成导电插塞PLG。然后，例如，在接触层间绝缘膜上形成包括氧化硅膜OXF4和SiOC膜SCF1的层间绝缘膜并且在层间绝缘膜中形成布线槽DIT1。形成布线L1以便填充布线槽DIT1。例如，布线L1中的每一个包括钽/氮化钽膜和铜膜的层叠膜并且电耦合到在接触层间绝缘膜中形成的插塞PLG。
<半导体器件的制造方法>
如上所述配置根据第一实施例的半导体器件并且下面参考附图对根据第一实施例的半导体器件的制造方法进行说明。图3和图4是示出根据第一实施例的半导体器件的制造过程的若干部分的过程流程图。图5到图22是在根据第一实施例的制造过程期间的半导体器件的剖面图。
首先，图5示出了p型阱PWL形成过程(图3中的步骤S3)。首先，制备包括其中引入例如硼的p型杂质的硅单晶体的半导体衬底1S(图3中的步骤S1)。在这个时候，半导体衬底1S处于近圆盘状半导体晶片的状态。也就是说，在半导体晶片中制作布置为矩阵的多个半导体器件。然后，在半导体衬底1S中形成元件隔离膜STI(图3中的步骤S2)。形成元件隔离膜STI使得元件可以不互相干扰。例如可以通过STI(浅沟槽隔离)方法形成元件隔离膜STI。在STI方法中，元件隔离膜STI如下形成。也就是说，通过光刻技术和蚀刻技术在半导体衬底1S中形成元件隔离沟槽。然后在半导体衬底1S上形成绝缘膜(氧化硅膜等)以便填充元件隔离沟槽并且接着通过化学机械抛光(CMP)方法去除在半导体衬底1S上形成的不必要的氧化硅膜。因此，可以形成具有只嵌入到元件隔离沟槽中的绝缘膜(氧化硅膜等)的元件隔离膜STI。这里在图5中，在外围电路形成区中形成元件隔离膜STI。同时，在图5中的存储器单元形成区中，元件隔离膜STI似乎没有形成，但是实际上沿垂直于图2的页面的方向形成元件隔离膜STI。
接着，通过将杂质引入到半导体衬底1S中，在存储器单元形成区中形成p型阱PWL并且在外围电路形成区中形成p型阱PWL。例如，通过利用离子注入方法将例如硼的p型杂质引入到半导体衬底1S中形成p型阱PWL。这里实际上，杂质浓度等等通常与在存储器单元形成区中形成的p型阱PWL和在外围电路形成区中形成的p型阱PWL之间不同，但为简单起见在本说明书中将它们描述为表示相同标记的p型阱PWL。
然后，为了调整高耐压MISFET的阈值电压，例如如果必要通过离子注入方法将导电型杂质引入到半导体衬底1S的沟道区中。
接着，图6示出了形成栅绝缘膜GOX、栅绝缘膜GOX2和多晶硅膜PF1的过程(图3中的步骤S4)、形成氧化硅膜OXF1和盖绝缘膜CAP的过程(图3中的步骤S5)和形成控制栅电极CG的过程(图3中的步骤S6)。首先，通过稀氢氟酸等清洗半导体衬底1S的表面(DHF清洗将在后面描述)，并且然后在半导体衬底1S上形成在外围电路形成区中形成的高耐压MISFET的栅绝缘膜GOX2。栅绝缘膜GOX2包括氧化硅膜并且例如膜厚度为约15nm。然后，通过光刻技术和蚀刻技术去除在存储器单元形成区中形成的栅绝缘膜GOX2。接着，在半导体衬底1S上在存储器单元形成区中形成栅绝缘膜GOX。
例如栅绝缘膜GOX包括例如氧化硅膜的绝缘膜并且例如可以通过热氧化方法来形成。这里，栅绝缘膜GOX不限定于氧化硅膜并且是可多变的，并且例如栅绝缘膜GOX也可以包括氮氧化硅(SiON)膜。也就是说，也可以采用通过在栅绝缘膜GOX和半导体衬底1S之间的界面处偏析氮来形成的结构。与氧化硅膜相比，氮氧化硅膜具有抑制界面能级在膜中产生并且减少电子陷阱的显著效果。因此可以改善栅绝缘膜GOX的热载流子耐受性并且改善绝缘特性。此外，氮氧化硅膜比氧化硅膜更不可能让杂质通过。因此，通过使用氮氧化硅膜作为栅绝缘膜GOX，可以抑制因为栅电极中的杂质在半导体衬底1S侧上的扩散而引起的阈值电压变化。例如，可以通过在包含氮的气氛，例如NO、NO2或NH3中对半导体衬底1S施加热处理来形成氮氧化硅膜。否则，可以通过在半导体衬底1S的表面上形成包括氧化硅膜的栅绝缘膜GOX、然后在包含氮的气氛中对半导体衬底1S施加热处理并且在栅绝缘膜GOX和半导体衬底1S之间的界面处偏析氮获得类似的效果。此外，也可以通过等离子体氮化方法形成氮氧化硅膜。在这个时候，可以在栅电极(控制栅电极)和栅绝缘膜GOX之间的界面处偏析氮并且可以改善NBTI(负偏压温度不稳定性)。
此外，例如栅绝缘膜GOX也可以包括具有比氧化硅膜高的介电常数的高介电常数膜。从高绝缘特性和硅/氧化硅界面的优良电和物理稳定性的观点考虑，氧化硅膜迄今为止一直用作栅绝缘膜GOX。然而根据元件的小型化，越来越需要栅绝缘膜GOX更小。如果使用这样的薄氧化硅膜作为栅绝缘膜GOX，则不希望地，在沟道中流动的电子隧穿由氧化硅膜形成的阻挡并且流入栅电极，即，产生隧道电流。
为了应对，已通过使用具有比氧化硅膜高的介电常数的材料而使用即使当容量不改变时可以增加物理膜厚度的高介电常数膜。通过高介电常数膜，即使当容量不改变时可以增加物理膜厚度，从而减少泄漏电流。特别是，氮化硅膜是具有比氧化硅膜高的介电常数的膜，但最好是使用具有比氮化硅膜高的介电常数的高介电常数膜。
作为具有比氮化硅膜高的介电常数的高介电常数膜，例如使用作为铪氧化物中的一种的氧化铪膜(HfO2膜)。代替氧化铪膜，也可以使用另一种铪系统绝缘膜，例如HfAlO膜(铪铝膜)、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)或HfSiON膜(氮氧化铪硅膜)。此外，也可以使用将氧化物例如氧化钽、氧化铌、氧化钛、氧化锆、氧化镧或氧化钇引入到其中的铪系统绝缘膜。类似于氧化铪膜，铪系绝缘膜具有比氧化硅膜或氮氧化硅膜高的介电常数，并且因此可以获得类似于使用氧化铪膜的情况的效果。
接着，在半导体衬底1S的整个主表面上形成多晶硅膜(多晶体硅膜)PF1。然后，通过离子注入方法将为n型杂质的磷(P)或砷(As)引入到在存储器单元形成区中形成的多晶硅膜PF1中。接着，在多晶硅膜PF1上形成氧化硅膜OXF1并且在氧化硅膜OXF1上形成盖绝缘膜CAP(图3中的步骤S5)。例如盖绝缘膜CAP可以包括氮化硅膜。
接着，在盖绝缘膜CAP上形成抗蚀剂膜(抗蚀剂掩膜)PR1之后，通过光刻技术将抗蚀剂膜PR1图案化。然后在存储器单元形成区中，通过将经图案化的抗蚀剂膜PR1用作掩膜，通过各向异性干蚀刻依序将盖绝缘膜CAP、氧化硅膜OXF1、多晶硅膜PF1和栅绝缘膜GOX图案化(图3中的步骤S6)。因此，如图6中所示，在存储器单元形成区中，形成包括栅绝缘膜GOX、控制栅电极CG、氧化硅膜OXF1和盖绝缘膜CAP的层叠结构。同时，在外围电路形成区的整个表面上，栅绝缘膜GOX2、多晶硅膜PF1、氧化硅膜OXF1和盖绝缘膜CAP保留下来。
接着，去除经图案化的抗蚀剂膜PR1，并且例如如果必要，通过离子注入方法将导电型杂质引入到半导体衬底1S的沟道区中，以便调整存储器单元中的存储器晶体管的阈值电压。
接着，图7示出了去除外围电路形成区中的盖绝缘膜CAP和氧化硅膜OXF1的过程(图3中的步骤S7)。如图7中所示，通过光刻技术形成抗蚀剂膜(抗蚀剂掩膜)PR2，该抗蚀剂膜(抗蚀剂掩膜)PR2具有覆盖存储器单元形成区并且暴露外围电路形成区的图案。通过蚀刻去除从抗蚀剂膜(抗蚀剂掩膜)PR2暴露的外围电路形成区中的盖绝缘膜CAP和氧化硅膜OXF1并且接着去除抗蚀剂膜PR2。步骤S7将在后面详细说明。
接着，图8示出了形成绝缘膜IF1、电荷累积膜ECF、绝缘膜IF2和多晶硅膜PF2并且进一步对多晶硅膜PF2施加回蚀的过程(图3中的步骤S8)。首先，在半导体衬底1S的整个表面上形成绝缘膜IF1并且在绝缘膜IF1上形成电荷累积膜ECF。然后，在电荷累积膜ECF上形成绝缘膜IF2并且在绝缘膜IF2上形成多晶硅膜PF2。在存储器单元形成区中，沿着包括栅绝缘膜GOX、控制栅电极CG、氧化硅膜OXF1和盖绝缘膜CAP的层叠结构的顶表面和侧表面依序形成绝缘膜IF1、电荷累积膜ECF、绝缘膜IF2和多晶硅膜PF2。在外围电路形成区中，在多晶硅膜PF1上依序形成绝缘膜IF1、电荷累积膜ECF、绝缘膜IF2和多晶硅膜PF2。
例如绝缘膜IF1包括氧化硅膜，并且例如可以使用允许形成具有致密且良好的膜质量的氧化硅膜的ISSG氧化方法。绝缘膜IF1的膜厚度为约4nm。此外，例如电荷累积膜ECF包括氮化硅膜并且可以通过CVD方法来形成。电荷累积膜ECF的膜厚度为约10nm。此外，绝缘膜IF2包括氧化硅膜，并且例如使用允许形成具有致密且良好的膜质量的氧化硅膜的“高温CVD方法”，该高温CVD方法以HTO方法为代表。绝缘膜IF2的膜厚度为约5nm。另外，例如可以通过CVD方法形成多晶硅膜PF2。以这种方式，可以形成具有致密、优良的绝缘特性和良好的膜质量的层叠绝缘膜(ONO膜)。
接着，通过对多晶硅膜PF2施加全表面回蚀方法(各向异性干蚀刻)去除多晶硅膜PF2。在这个时候，如图8中所示，在存储器单元形成区中，侧壁形多晶硅膜PF2仅在层叠结构的两侧的侧壁上保留下来，并且在外围电路形成区中，去除绝缘膜IF2上的多晶硅膜PF2并且暴露绝缘膜IF2。
接着，图9示出了存储器栅电极MG形成过程(图3中的步骤S9)。如图9中所示，通过光刻技术形成抗蚀剂膜PR3以便覆盖在存储器单元形成区中的层叠结构的一侧形成的多晶硅膜PF2并且覆盖外围电路形成区的整个表面。然后，通过使用抗蚀剂膜PR3作为掩膜进行蚀刻来去除在层叠结构的另一侧形成的、从该掩膜暴露的多晶硅膜PF2。
以这种方式，如图9中所示，可以在存储器单元形成区中形成的层叠结构的一侧的侧壁上，在层叠绝缘膜(ONO膜)介于其间的情况下形成侧壁形存储器栅电极MG。
接着，图10示出了去除绝缘膜IF2和电荷累积膜ECF的过程(图3中的步骤S10)。在去除抗蚀剂膜PR3之后，在存储器单元形成区中，通过蚀刻去除从存储器栅电极MG暴露的绝缘膜IF2，并且在外围电路形成区中，通过蚀刻去除绝缘膜IF2。接着，在存储器单元形成区中，通过蚀刻去除从存储器栅电极MG暴露的电荷累积膜ECF，并且也在外围电路形成区中，通过蚀刻去除电荷累积膜ECF。因此，在存储器单元形成区中，从存储器栅电极MG暴露绝缘膜IF1，并且也在外围电路形成区中，暴露绝缘膜IF1。这里，绝缘膜IF1不通过蚀刻去除且保留下来。
接着，图11示出了向多晶硅膜PF1中注入杂质的过程(图3中的步骤S11)。如图11中所示，在通过光刻技术用抗蚀剂膜PR4覆盖存储器单元形成区之后，通过离子注入方法将例如磷的n型杂质引入到在外围电路形成区中形成的多晶硅膜PF1中。接着，在去除覆盖存储器单元形成区的抗蚀剂膜PR4之后，在氮气氛中施加退火。
接着，图12示出了形成栅电极GE的过程(图4中的步骤S12)。在半导体衬底1S上形成氧化硅膜HARP1并且在氧化硅膜HARP1上形成氮化硅膜SNF1。也就是说，在第一实施例中，在从存储器栅电极MG暴露的绝缘膜IF1、电荷累积膜ECF的暴露端表面、绝缘膜IF2的暴露端表面和存储器栅电极MG上形成将成为保护绝缘膜的氧化硅膜HARP1。例如通过“低温CVD方法”形成氧化硅膜HARP1并且例如通过CVD方法形成氮化硅膜SNF1。
接着，通过光刻技术形成经图案化的抗蚀剂膜(抗蚀剂掩膜)。通过使用经图案化的抗蚀剂膜作为掩膜进行各向异性干蚀刻，处理氮化硅膜SNF1、氧化硅膜HARP1、绝缘膜IF1和多晶硅膜PF2并且在外围电路形成区中形成(图案化)栅电极GE。在这个时候，存储器单元形成区不受蚀刻影响，因为它被抗蚀剂膜覆盖。
接着，图13示出了形成低浓度杂质扩散区EX2的过程(图4中的步骤S13)。如图13中所示，在通过光刻技术形成覆盖存储器单元形成区的抗蚀剂膜PR5之后，在外围电路形成区中通过使用抗蚀剂膜PR5作为掩膜，通过离子注入方法形成保形于栅电极GE的浅低浓度杂质扩散区EX2。浅低浓度杂质扩散区EX2是其中引入例如磷或砷的n型杂质的n型半导体区。
接着，图14示出了形成偏移间隔物OS的过程(图4中的步骤S14)。在栅电极GE(在外围电路形成区中形成)的两侧的侧壁上形成偏移间隔物OS之后，去除在存储器单元形成区和外围电路形成区中形成的氮化硅膜SNF1。然后，在氮气氛中施加退火。
接着，图15示出了形成低浓度杂质扩散区EX1的过程(图4中的步骤S15)。如图15中所示，在存储器单元形成区中通过光刻技术和离子注入方法形成保形于控制栅电极CG和存储器栅电极MG的浅低浓度杂质扩散区EX1。浅低浓度杂质扩散区EX1是其中引入例如磷或砷的n型杂质的n型半导体区。
接着，图16示出了侧壁SW形成过程(图4中的步骤S16)。在半导体衬底1S上形成氧化硅膜并且在氧化硅膜上形成氮化硅膜。例如可以通过CVD方法形成氧化硅膜和氮化硅膜。然后，通过各向异性地蚀刻氧化硅膜和氮化硅膜形成侧壁SW。在存储器单元形成区中，在控制栅电极CG(层叠结构)的侧壁和存储器栅电极MG的侧壁上形成侧壁SW。此外在外围电路形成区中，在栅电极GE的两侧的侧壁上形成侧壁SW。
接着，图17示出了形成高浓度杂质扩散区NR1和NR2的过程(图4中的步骤S17)。通过光刻技术和离子注入方法在存储器单元形成区中形成保形于侧壁SW的深高浓度杂质扩散区NR1。深高浓度杂质扩散区NR1是其中引入例如磷或砷的n型杂质的n型半导体区。存储器单元的源极区SR和漏极区DR包括深高浓度杂质扩散区NR1和浅低浓度杂质扩散区EX1。以这种方式，通过由浅低浓度杂质扩散区EX1和深高浓度杂质扩散区NR1形成源极区SR和漏极区DR，源极区SR和漏极区DR可以采取LDD(轻掺杂漏极)结构。
同时，也在外围电路形成区中，形成保形于侧壁SW的深高浓度杂质扩散区NR2。深高浓度杂质扩散区NR2是其中引入例如磷或砷的n型杂质的n型半导体区。高耐压MISFET的源极区SR2和漏极区DR2包括深高浓度杂质扩散区NR2和浅低浓度杂质扩散区EX2。以这种方式，通过由浅低浓度杂质扩散区EX2和深高浓度杂质扩散区NR2成源极区SR2和漏极区DR2，源极区和漏极区可以采取LDD(轻掺杂漏极)结构。
接着，图18示出了氮化硅膜SNF2形成过程(图4中的步骤S18)。首先，在半导体衬底1S上形成氧化硅膜HARP2并且在氧化硅膜HARP2上形成氮化硅膜SNF2。氮化硅膜SNF2是用作“应力记忆技术膜(SMT膜)”的膜。在通过光刻技术用抗蚀剂膜PR6覆盖外围电路形成区之后，通过蚀刻去除在存储器单元形成区中形成的氮化硅膜SNF2。在这个时候，在氮化硅膜SNF2下方形成的氧化硅膜HARP2用作蚀刻停止膜。然后，在去除抗蚀剂膜PR6之后，施加退火。
接着，图19示出了氮化硅膜SNF2去除过程(图4中的步骤S19)。在通过蚀刻去除在外围电路形成区中形成的氮化硅膜SNF2之后，通过蚀刻去除在存储器单元形成区和外围电路形成区中形成的氧化硅膜HARP2。
接着，图20示出了形成硅化物膜CS的过程(图4中的步骤S20)。在半导体衬底1S上形成镍铂膜(NiPt膜)之后，通过施加热处理，构成存储器栅电极MG的多晶硅膜和镍铂膜反应并且在存储器单元形成区中形成包括硅化镍铂膜(NiPtSi膜)的硅化物膜CS。因此，存储器栅电极MG在存储器单元形成区中采取多晶硅膜和硅化物膜CS的层叠结构。同样，也在深高浓度杂质扩散区NR1的表面上，硅和镍铂膜反应并且形成硅化物膜CS。
同样地，也在外围电路形成区中，在构成栅电极GE的多晶硅膜的表面上形成包括硅化镍铂膜的硅化物膜CS。因此，栅电极GE包括多晶硅膜和硅化物膜CS。此外，也在深高浓度杂质扩散区NR2的表面上，硅和镍铂膜反应并且形成包括硅化镍铂膜的硅化物膜CS。
这里，在第一实施例中，器件被配置为以便形成硅化镍铂膜，但是例如也可以形成硅化钴膜、硅化镍膜、硅化钛膜或硅化铂膜代替硅化镍铂膜。
以这种方式，可以形成构成半导体衬底1S的存储器单元形成区中的非易失性存储器的存储器单元和外围电路形成区中的高耐压MISFET。
下面对布线过程进行说明。图21示出了形成接触层间绝缘膜的过程(图4中的步骤S21)。如图21中所示，形成在半导体衬底1S的主表面上形成氮化硅膜SNF3，在氮化硅膜SNF3上形成氧化硅膜OXF2，并且在氧化硅膜OXF2上形成氧化硅膜OXF3。接着，例如通过CMP(化学机械抛光)方法将接触层间绝缘膜的表面平坦化。然后，在回蚀氧化硅膜OXF3的一部分之后，在氧化硅膜OXF3上形成氮化硅膜SNF4。因此，可以形成包括氮化硅膜SNF3、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF4的接触层间绝缘膜。
接着，图22示出了插塞PLG形成过程(图4中的步骤S22)。通过光刻技术和蚀刻技术在接触层间绝缘膜中形成接触孔CNT。接着，在包括接触孔CNT的底表面和内壁的接触层间绝缘膜上形成钛/氮化钛膜。钛/氮化钛膜包括钛膜和氮化钛膜的层叠膜并且例如可以通过溅射方法来形成。钛/氮化钛膜具有防止作为在后面的过程中嵌入的膜的材料的钨扩散到硅中的功能；即例如所谓的阻挡特性。
然后，在半导体衬底1S的整个主表面上形成钨膜，以便填充接触孔CNT。例如可以通过CVD方法形成钨膜。然后，例如通过CMP方法去除在接触层间绝缘膜上形成的不必要的钛/氮化钛膜和钨膜。这里，在CMP过程中同时去除氮化硅膜SNF4。然后，可以通过在氢气氛中施加退火来形成插塞PLG。
接着，如图2中所示，在其中形成有插塞PLG的接触层间绝缘膜上形成包括氧化硅膜OXF4和在氧化硅膜OXF4上形成的SiOC膜SCF1的层间绝缘膜。然后，通过光刻技术和蚀刻技术在层间绝缘膜中形成布线槽DIT1。接着，在包括布线槽DIT1的内侧的层间绝缘膜上形成钽/氮化钽膜。例如可以通过溅射方法形成钽/氮化钽膜。接着，例如在通过溅射方法在钽/氮化钽膜上形成包括薄铜膜的种子膜之后，使用种子膜作为电极通过电镀方法在其中形成有布线槽DIT1的层间绝缘膜上形成铜膜。接着，例如通过使用CMP方法抛光并去除在布线槽DIT1的内部以外的层间绝缘膜上暴露的铜膜，铜膜仅在形成于层间绝缘膜中的布线槽DIT1中保留下来。因此，可以形成布线L1。此外，在布线L1上形成布线，但这里不进行说明。以这种方式，可以最终形成根据第一实施例的半导体器件。
这里，虽然在第一实施例中的形成包括铜膜的布线L1的实例的基础上进行说明，但是例如也可以形成包括铝膜的布线L1。在这个时候，在层间绝缘膜和插塞PLG上依序形成钛/氮化钛膜、铝膜和钛/氮化钛膜。例如这些膜可以通过溅射方法形成。接着，通过光刻技术和蚀刻技术将这些膜图案化并且形成布线L1。因此，可以形成包括铝膜的布线L1。
下面对图3中的步骤S7进行进一步的详细说明，图3中的步骤S7是第一实施例的特征。图23是示出步骤S7的详细过程的过程流程图。
如参考图6所说明，在存储器单元形成区中，通过将经图案化的抗蚀剂膜PR1用作掩膜通过蚀刻依序将盖绝缘膜CAP、氧化硅膜OXF1、多晶硅膜PF1和栅绝缘膜GOX图案化。然后形成包括栅绝缘膜GOX、控制栅电极CG、氧化硅膜OXF1和盖绝缘膜CAP的层叠结构。也就是说，形成控制栅电极CG(图3中的步骤S6)。然后，使经图案化的抗蚀剂膜PR1经受灰化处理并且例如通过氧(O2)等离子体或臭氧(O3)等离子体去除。
同时，为了改善处理精度，也可以使用抗蚀剂膜PR1和防反射膜例如BARC(底部防反射涂层)的组合；或者不仅由单层而是由多层结构形成防反射膜。在这个时候，使用抗蚀剂膜PR2作为掩膜对防反射膜进行处理，并且通过使用抗蚀剂膜PR2和防反射膜作为掩膜进行各向异性干蚀刻依序将盖绝缘膜CAP、氧化硅膜OXF1、多晶硅膜PF1和栅绝缘膜GOX图案化。在干蚀刻完成之后，可以通过氧(O2)等离子体或臭氧(O3)等离子体的灰化处理去除抗蚀剂膜PR1和防反射膜。由于抗蚀剂膜PR2和防反射膜可以在盖绝缘膜CAP、氧化硅膜OXF1、多晶硅膜PF1和栅绝缘膜GOX的干蚀刻完成之后用相同的器件去除，因此可以改善吞吐量。
这里，氧(O2)等离子体或臭氧(O3)等离子体的灰化处理可以用于去除抗蚀剂膜PR2或防反射膜的原因是抗蚀剂膜PR2或防反射膜接触的处理过的膜的最上层是包括氮化硅膜的盖绝缘膜CAP。这是因为氮化硅膜对抗蚀剂膜PR2或防反射膜的蚀刻选择性在氧(O2)等离子体或臭氧(O3)等离子体的灰化处理下是大的。此外，在存储器单元形成区中，即使当盖绝缘膜CAP的表面被氧(O2)等离子体或臭氧(O3)等离子体破坏，这并不影响存储器单元的电特性。此外，在外围电路形成区中，即使当氧(O2)等离子体或臭氧(O3)等离子体产生损害时，损害在后续过程中被去除，并且因此不会出现问题。
接着，施加清洗处理(图23的步骤S31)并且清洗半导体衬底1S的表面。作为清洗处理，例如施加以下清洗：SPM(硫酸过氧化物混合物)清洗，以用硫酸/过氧化氢水混合物去除有机物质；AMP(铵过氧化氢混合物)清洗，以用氨/过氧化氢水混合物去除有机物质和颗粒；或DHF(稀释的氢氟酸)清洗，以用稀释的氢氟酸去除氧化物膜。在清洗处理中，除了上述处理，还包括以下清洗：HPM(盐酸过氧化物混合物)清洗，以用氯酸/过氧化氢水混合物去除金属；纯水清洗，以用纯水去除颗粒(灰尘)或污物；等等。清洗处理通常用在半导体器件的制造过程中并且旨在去除有机物质、颗粒、金属杂质等等。
接着，去除抗蚀剂膜PR1，并且对在半导体晶片(半导体衬底1S)的主表面上暴露的盖绝缘膜CAP的表面施加有机酸预处理(图23中的步骤S32)。在通过将有机酸和有机溶剂混合制备的化学溶液A被供应到半导体晶片表面并且在半导体晶片主表面上扩散之后，对半导体晶片施加热处理。通过有机酸预处理，可以防止产生将在后面进行描述的抗蚀剂残余物(显影残余物)。这里，作为有机酸，使用选自一元羧酸、磺酸和多元羧酸的群组中的至少一种。一元羧酸是选自甲酸、乙酸、丙酸、丁酸、异丁酸、戊酸、异戊酸、己酸、辛酸、氯乙酸、二氯乙酸、三氯乙酸、氟乙酸、二氟乙酸、三氟乙酸、α氯丁酸、β氯丁酸、γ氯丁酸、乳酸、乙醇酸、甘油酸、丙酮酸、乙醛酸、甲基丙烯酸和丙烯酸的群组中的至少一种。然后，磺酸是选自三氟甲磺酸、甲磺酸、苯磺酸和甲苯磺酸的群组中的至少一种，并且多羧酸是选自丙二酸、戊二酸、马来酸、富马酸、草酸、琥珀酸、己二酸，苹果酸、酒石酸和柠檬酸的群组中的至少一种。作为有机溶剂，可以使用环己烷、PGMEA(丙二醇单甲醚乙酸酯)、PGME(丙二醇单甲醚)、乳酸乙酯、2-庚酮等。在第一实施例中，使用通过以以重量计5％的浓度将甲苯磺酸溶解于环己烷形成的化学溶液A。
在有机酸预处理中的热处理HT1中，例如将温度T1设定为110℃并且将时间t1设定为60秒或更多。通过热处理，在包括氮化硅膜的盖绝缘膜CAP的表面上存在的氨/胺和构成膜并且具有孤对电子的氮原子与有机酸反应，并且由此可以防止抗蚀剂膜PR2中的酸被灭活并且防止产生显影残余物(如后面所描述)。
接着，对半导体晶片(半导体衬底1S)的主表面施加疏水表面处理(称为HMDS处理)，以便改善到抗蚀剂膜PR2的粘合性(图23中的步骤S33)。具体地说，通过使半导体晶片暴露于HMDS(六甲基二硅胺)蒸气并且用烃基替换在半导体晶片的主表面上形成的氮化硅膜的羟基来改善疏水性，并且不沉积膜。
接着，在半导体晶片(半导体衬底1S)的主表面上涂覆抗蚀剂膜PR2a(图23中的步骤S34)。抗蚀剂膜PR2a：是正型化学放大型抗蚀剂；例如如在日本已审查专利申请公开No.Hei2(1990)-27660中描述，是基于具有通过用例如t-boc(叔丁氧基羰基氧)基团的酸解离碱溶解抑制基团替换对KrF激光具有高透明性的多羟基苯乙烯的羟基基团形成的基体材料树脂和产酸剂作为主要成分的二元体系抗蚀剂；并且溶解于例如PGMEA的有机溶剂等。涂覆化学放大抗蚀剂以便接触包括氮化硅膜的盖绝缘膜CAP。
接着，对所涂覆的抗蚀剂膜PR2a施加曝光前热处理HT2(图23中的步骤S35)。例如通过将温度T2设定为90℃并且将时间t2设定为60秒来施加曝光前热处理HT2以便使有机溶剂蒸发。
接着，施加曝光过程(图23中的步骤S36)。图24是在根据第一实施例的制造过程期间的半导体器件的剖面图。具体地说，图24是在曝光过程中的剖面图。如图24中所示，在曝光过程中，光掩膜MSK的掩膜图案由KrF准分子激光器的紫外光转录到抗蚀剂膜PR2a。光掩膜(光罩)MSK具有覆盖存储器单元形成区且暴露外围电路形成区的掩膜图案并且暴露外围电路形成区中的抗蚀剂膜PR2a。也可以使用ArF准分子激光器代替KrF准分子激光器。这里，如图24中所示，在盖绝缘膜CAP上形成抗蚀剂膜PR2a以便接触盖绝缘膜CAP。也就是说，防反射膜等不介于盖绝缘膜CAP和抗蚀剂膜PR2a之间。
接着，对半导体晶片施加曝光后热处理HT3(图23中的步骤S37)。例如通过将温度T3设定为110℃并且将时间t3设定为60秒来施加曝光后热处理HT3。在前面所描述的处置过程中，在用紫外光照射的照射区中，从抗蚀剂膜PR2a中包含的产酸剂产生酸。此外，通过施加曝光后热处理HT3，在照射区中的抗蚀剂膜PR2a处促进脱保护反应。也就是说，在暴露区中产生的酸作用于并分解基体材料树脂的酸解离碱溶解抑制基团并且将抗蚀剂膜PR2a改变为可溶解于碱性显影溶液的分子结构。
接着，实施显影过程以对半导体晶片施加显影处理(图23中的步骤S38)。作为显影溶液，使用碱性四甲基氢氧化铵溶液(以下简称为TMAH溶液)等。在显影处理中，通过TMAH溶液去除曝光区中的抗蚀剂膜PR2a，TMAH溶液是一种碱性显影溶液。以这种方式，如图7中所示，形成具有覆盖存储器单元形成区并且暴露外围电路形成区的图案的抗蚀剂膜PR2。这里，已知TMAH溶液包含有金属杂质，例如铁(Fe)、铬(Cr)等等。在第一实施例中，重要的是要减少金属杂质在显影溶液中的含量并且例如可以通过将各金属单体的金属杂质含量控制为以重量计2ppt或更低而将每单位面积的缺陷的数量减少一个数位。
从图23的抗蚀剂涂布过程(步骤S34)到对抗蚀剂膜PR2a的显影处理(步骤S38)构成形成包括抗蚀剂膜PR2的抗蚀剂掩膜的过程。
接着，去除盖绝缘膜CAP(图23中的步骤S39)。使用抗蚀剂膜PR2作为掩膜对半导体晶片施加各向异性干蚀刻并且去除外围电路形成区中的盖绝缘膜CAP。此外，也在去除盖绝缘膜CAP之后去除氧化硅膜OXF1。
接着，去除抗蚀剂膜PR2并且该过程引到参考图8所说明的图3中的步骤S8的过程。
<关于研究实例>
下面对作为本发明的发明人的研究实例的半导体器件的制造方法进行说明。图25到图27是在根据研究实例的制造过程期间的半导体器件的剖面图。
研究实例和图23中的过程流程图之间存在两个不同点并且其他点是共同的。首先在研究实例中，不施加有机酸预处理(步骤S32)，并且其次在研究实例中，在显影处理中使用具有以重量计9ppt的金属杂质浓度的显影溶液(步骤S38)。
图25是在完成图23的过程流程图中的显影处理(步骤S38)的阶段的剖面图。图26是在完成图3的过程流程图中的去除盖绝缘膜CAP和氧化硅膜OXF1的过程(步骤S7)的阶段的剖面图。然后，图27是在完成图3的过程流程图中的去除绝缘膜IF2和电荷累积膜ECF的过程(步骤S10)的阶段的剖面图。
本发明的发明人已经证实问题在于，在研究实例的情况下，如图27中所示，在外围电路形成区中，称为“核膨胀缺陷”的缺陷在多晶硅膜PF1上形成并且在完成图4中的栅电极GE形成过程(步骤S12)的阶段由于核膨胀缺陷而在栅电极GE之间引起短路。下面对本发明的发明人已经通过研究阐明的在栅电极之间引起短路的原因也就是核膨胀缺陷进行说明。
首先，如图25中所示，在完成显影处理(图23的步骤S38)的阶段，在外围电路形成区中，在盖绝缘膜CAP的表面上看到抗蚀剂残余物。然后，发现包括金属原子(例如铁(Fe)原子)的集合体的簇在抗蚀剂残余物中形成。在暴露区中，通过在抗蚀剂膜PR2a中产生酸并且促进脱保护反应，抗蚀剂膜PR2a变得可溶于碱性显影溶液中。然而，在研究实例的情况下，由于直接在包括氮化硅膜的盖绝缘膜CAP上形成抗蚀剂膜PR2a，因此酸受盖绝缘膜CAP中包含的氨/胺或构成膜并且具有孤对电子的氮原子的影响而被灭活，脱保护反应是不足的，并且因此产生抗蚀剂残余物。此外，在显影过程中，显影溶液中包含的金属原子(例如铁(Fe))被捕获在基体材料树脂(其是抗蚀剂膜PR2a的已变为抗蚀剂残余物的材料)中的极性基团中并且形成包括金属原子的集合体的簇。然后，已阐明，簇的大小取决于显影溶液中的金属杂质的含量。
接着，图26示出了完成去除盖绝缘膜CAP和氧化硅膜OXF1(对应于图7)的过程(图23中的步骤S39)的状态。如图26中所示，在外围电路形成区中，形成包括氧化硅膜OXF1、盖绝缘膜CAP和簇的缺陷(称为“核缺陷”)。核缺陷意味着由簇引起的蚀刻残余物。通常，抗蚀剂膜PR2不应保留在外围电路形成区中，并且如图7中所示，应去除盖绝缘膜CAP和氧化硅膜OXF1并且应在外围电路形成区中暴露多晶硅膜PF1。然而如前所述，核缺陷是因为在盖绝缘膜CAP的表面上产生包含有簇的抗蚀剂残余物而不期望地形成的。抗蚀剂残余物本身在盖绝缘膜CAP的干蚀刻过程中被去除但是包括金属原子的簇未被蚀刻，并且因此作为氧化硅膜OXF1、盖绝缘膜CAP和簇的层叠体的核缺陷不期望地保留下来。
如果这样的核缺陷仍然保留下来，则核缺陷本身变为外来物质，并且在半导体器件的制造过程中导致良率降低。此外，由于核缺陷，存在一个问题，即，在完成图4中的栅电极GE形成过程(步骤S12)的阶段。产生多晶硅膜PF1的蚀刻残余物，在栅电极GE之间引起短路，并且因此良率降低。此外，另一个问题是，在形成于外围电路形成区中的多个MISFET的栅电极GE之间引起短路并且半导体器件的可靠性降低。
此外，这些问题在包括非易失性存储器的半导体器件的情况下更严重。图27示出了完成去除绝缘膜IF2和电荷累积膜ECF(对应于图10)的过程(图3中的步骤S10)的状态。如图27中所示，在外围电路形成区中，由在核缺陷的周围(侧壁)上堆叠绝缘膜IF1、电荷累积膜ECF、绝缘膜IF2和多晶硅膜PF2而形成的核膨胀缺陷保留下来。图26中所示的包括氧化硅膜OXF1、盖绝缘膜CAP和簇的层叠体的核缺陷对应于图8中的存储器单元形成区中的包括栅绝缘膜GOX、控制栅电极CG、氧化硅膜OXF1和盖绝缘膜CAP的层叠结构，并且因此通过经历图3中的步骤S8到步骤S10的过程，具有与存储器单元类似的结构的核膨胀缺陷也在外围电路形成区中形成，如图27中所示。然后，由于核膨胀缺陷，在完成图4中的栅电极GE形成过程(步骤S12)的阶段，产生多晶硅膜PF1的蚀刻残余物并且不期望地引起栅电极GE之间的短路。这里的问题是，核膨胀缺陷的面积是核缺陷的面积的10倍左右，因此核缺陷引起的栅电极GE之间的短路的发生增加10倍，并且良率进一步降低。此外，另一个问题是，半导体器件的可靠性降低。
根据本发明的发明人的观点，为了防止或减少根据研究实例的半导体器件的制造方法中的核膨胀缺陷，重要的是防止产生抗蚀剂残余物和/或减少显影溶液中的金属杂质的含量。
<关于第一实施例的主要特性和效果>
下面对本实施例的主要特征和效果进行说明。
在根据第一实施例的半导体器件的制造方法中，当在氮化硅膜上形成包括化学放大型抗蚀剂的抗蚀剂掩膜以便接触氮化硅膜并且使用抗蚀剂掩膜对氮化硅膜施加蚀刻时，在形成包括化学放大型抗蚀剂的抗蚀剂掩膜之前对氮化硅膜的表面施加有机酸预处理。
因此，即使当直接在氮化硅膜的表面上(以便与其接触)形成化学放大型抗蚀剂时，也可以：防止或减少化学放大型抗蚀剂中的酸被灭活并且脱保护反应在暴露区中完成不足的现象，并且因此防止或减少抗蚀剂残余物的产生。也就是说，由于化学放大型抗蚀剂的脱保护反应不受暴露区中的有机酸预处理阻碍，可以防止或减少抗蚀剂残余物的产生。
此外，由于可以通过用有机酸对氮化硅膜的表面进行预处理而防止或减少抗蚀剂残余物的产生，可以防止或减少由抗蚀剂残余物中所包含的簇引起的核缺陷的产生。
此外，由于可以通过用有机酸对氮化硅膜的表面进行预处理而防止或减少抗蚀剂残余物的产生并且防止或减少由抗蚀剂残余物中所包含的簇引起的核缺陷的产生，可以防止或减少在具有非易失性存储器的半导体器件的制造过程中引起的核膨胀缺陷的产生。
因此，可以改善半导体器件的制造良率。此外，由于可以防止缺陷，可以改善半导体器件的可靠性。
在根据第一实施例的半导体器件的制造方法中，当在氮化硅膜上形成包括化学放大型抗蚀剂的抗蚀剂掩膜以便接触氮化硅膜并且使用抗蚀剂掩膜对氮化硅膜施加蚀刻时，在形成包括化学放大型抗蚀剂的抗蚀剂掩膜之前对氮化硅膜的表面施加有机酸预处理，并且此外，将用于化学放大型抗蚀剂的显影处理的显影溶液中的各金属单体的金属含量控制为以重量计2ppt或更少。
通过将显影溶液中的各金属单体的金属含量控制为以重量计2ppt或更少，即使当暂时产生抗蚀剂残余物时，显影溶液中的金属含量是小的并且因此可以减少捕获在抗蚀剂残余物中的金属原子的数量。通过减小包含在抗蚀剂残余物的金属的量，也能够抑制抗蚀剂残渣在蚀刻过程中被转录到基膜。
<修改实例>
下面对第一实施例中的有机酸预处理的修改实例进行说明。有机酸预处理以外的部分与第一实施例相同。
虽然已在第一实施例中对使用通过将有机酸和有机溶剂混合形成的化学溶液A的有机酸预处理的实例进行了说明，但在该修改实例中使用通过将溶解于稀释剂的大分子有机化合物加入到化学溶液A并使其混合而形成的化学溶液B。化学溶液B中的有机酸和有机溶剂与第一实施例相同。此外，在化学溶液B在半导体晶片(半导体衬底1S)的主表面上扩散之后施加的热处理也与第一实施例相同。
作为该修改实例的大分子有机化合物，例如可以使用酚醛清漆树脂。在该修改实例的情况下，化学溶液B的粘度可比化学溶液A的粘度更高，并且因此可以将化学溶液B在半导体晶片的主表面上均匀地扩散为涂布膜并且减少半导体晶片的表面上的有机酸预处理的变化。然而，在该修改实例的情况下，有必要在热处理之后通过例如乙酸丁酯等的稀释剂溶解和去除大分子有机化合物。
也就是说，在该修改实例的情况下的有机酸预处理中，在将通过将有机酸、大分子有机化合物和有机溶剂混合制备的化学溶液B供应到氮化硅膜的主表面之后，对半导体晶片施加热处理被并且接着通过乙酸丁酯等去除大分子有机化合物。
(第二实施例)
第二实施例示出了在根据第一实施例的半导体器件的外围电路形成区中形成元件隔离膜STI的过程。图28到图32是在根据第二个实施例的制造过程期间的半导体器件的剖面图。图28到图32对应于根据第一实施例的图3中的步骤S1和步骤S2的过程。例如，如图28中所示，在半导体衬底1S中安装有源区ACT和元件隔离区ISO，在元件隔离区ISO中形成元件隔离膜STI，并且在有源区ACT中形成高耐压MISFET。
图28示出了形成氧化硅膜OXF5和氮化硅膜SNF5的过程。通过热氧化方法在半导体衬底1S的主表面上形成具有约10到20nm的膜厚度的氧化硅膜OXF5。接着，例如通过等离子体CVD方法形成具有约170到200nm的膜厚度的氮化硅膜SNF5。
图29示出了形成抗蚀剂膜(抗蚀剂掩膜)PR7的过程。在氮化硅膜SNF5的主表面上形成抗蚀剂膜PR7以便接触氮化硅膜SNF5的主表面。抗蚀剂膜PR7具有覆盖有源区ACT并且暴露元件隔离区ISO的图案。在形成抗蚀剂膜PR7时，施加根据第一实施例的图23中的步骤S32到步骤S38并且所述方法与第一实施例相同。形成(涂覆)化学放大型抗蚀剂以便直接接触氮化硅膜SNF5的主表面。这里，也可以在图23中的步骤S32的有机酸预处理的前面对氮化硅膜SNF5的主表面施加清洗处理。在这个时候，例如纯水清洗是期望的。此外，也可以施加修改实例作为有机酸预处理。
图30示出了蚀刻氮化硅膜SNF5的过程和形成元件隔离沟槽GV的过程。首先，使用抗蚀剂掩膜PR7对氮化硅膜SNF5施加各向异性干蚀刻并且将氮化硅膜SNF5图案化。也就是说，去除元件隔离区ISO中的氮化硅膜SNF5。接着，使用在有源区ACT中保留下来的氮化硅膜SNF5用作掩膜，去除元件隔离区ISO中的氧化硅膜OXF5，并且在元件隔离区ISO中在半导体衬底1S中形成元件隔离沟槽GV。
图31示出了将绝缘膜OXF6抛光的过程。在元件隔离沟槽GV中形成包括这样的膜厚度的氧化硅膜的绝缘膜OXF6以完全填充元件隔离沟槽GV。接着，使用氮化硅膜SNF5作为停止物通过CMP方法将绝缘膜OXF6抛光，因此去除氮化硅膜SNF5上的绝缘膜OXF6，并且绝缘膜OXF6选择性地在元件隔离区ISO中保留下来。
图32示出了形成元件隔离膜STI的过程。通过使用湿蚀刻去除在有源区ACT中形成的氮化硅膜SNF5和氧化硅膜OXF5，选择性地在元件隔离区ISO中形成元件隔离膜STI。
根据第二实施例，即使当使用包括化学放大型抗蚀剂的抗蚀剂掩膜将氮化硅膜图案化时，由于在涂覆化学放大型抗蚀剂之前对氮化硅膜SNF5的主表面施加有机酸预处理，可以减少抗蚀剂残余物和核缺陷并且改善半导体器件的制造过程的良率。
虽然到此为止已经在实施例的基础上对由本发明的发明人创建的本发明进行了具体说明，但是不言而喻的是，本发明并不限于这些实施例，并且可以在不脱离本发明的要旨的范围内进行各种修改。

Claims (20)

1.一种半导体器件的制造方法，
其中：所述制造方法包括以下过程：(a)在半导体衬底上形成氮化硅膜；(b)对所述氮化硅膜的主表面施加有机酸处理；(c)通过使用化学放大型抗蚀剂，在所述氮化硅膜的所述主表面上，形成具有规定图案的抗蚀剂掩膜；以及(d)通过使用所述抗蚀剂掩膜，对所述氮化硅膜施加蚀刻处理；并且所述化学放大型抗蚀剂被形成为接触所述氮化硅膜的所述主表面。
2.根据权利要求1所述的半导体器件的制造方法，
其中，所述过程(c)包括以下过程：(c-1)将所述化学放大型抗蚀剂涂覆到所述氮化硅膜的所述主表面；(c-2)用紫外光部分地照射所述化学放大型抗蚀剂以进行曝光；以及(c-3)通过显影溶液去除所述化学放大型抗蚀剂的用所述紫外光照射的光照射部分。
3.根据权利要求2所述的半导体器件的制造方法，
其中，所述显影溶液中包含的各金属单体的金属含量以重量计为2ppt或更少。
4.根据权利要求2所述的半导体器件的制造方法，
其中，所述紫外光是KrF准分子激光或ArF准分子激光。
5.根据权利要求2所述的半导体器件的制造方法，
其中，所述制造方法在所述过程(b)和所述过程(c)之间进一步包括对所述氮化硅膜的所述主表面施加HMDS处理的过程(e)。
6.根据权利要求2所述的半导体器件的制造方法，
其中，所述过程(b)包括以下过程：(b-1)将通过混合第一有机酸和第一有机溶剂制备的第一化学溶液供应到所述氮化硅膜的所述主表面；以及(b-2)对所述半导体衬底施加第一热处理。
7.根据权利要求2所述的半导体器件的制造方法，
其中，所述过程(b)包括以下过程：(b-3)将通过混合第二有机酸、大分子有机化合物和第二有机溶剂制备的第二化学溶液供应到所述氮化硅膜的所述主表面；(b-4)对所述半导体衬底施加第二热处理；以及(b-5)通过稀释剂去除所述大分子有机化合物。
8.根据权利要求2所述的半导体器件的制造方法，
其中，所述制造方法在所述过程(a)和所述过程(b)之间进一步包括使所述氮化硅膜的所述主表面经受SPM清洗、APM清洗、DFM清洗、HPM清洗或纯水清洗的过程(f)。
9.根据权利要求2所述的半导体器件的制造方法，
其中，所述过程(c)在所述过程(c-2)和所述过程(c-3)之间进一步包括对所述半导体衬底施加第三热处理，以便在所述化学放大型抗蚀剂的所述光照射部分处促进脱保护反应的过程(c-4)。
10.根据权利要求2所述的半导体器件的制造方法，
其中，所述蚀刻处理是各向异性干蚀刻。
11.一种半导体器件的制造方法，所述半导体器件具有在存储器单元形成区中的非易失性存储器单元和在外围电路形成区中的MISFET，所述非易失性存储器单元具有控制栅电极和存储器栅电极，所述MISFET具有栅电极，
其中，所述制造方法包括以下过程：(a)在具有所述存储器单元形成区和所述外围电路形成区的半导体衬底上形成第一多晶硅膜，并且在所述第一多晶硅膜上形成具有主表面的第一氮化硅膜；(b)通过在用第一抗蚀剂掩膜覆盖所述外围电路形成区的状态下，图案化所述存储器单元形成区中的所述第一氮化硅膜和所述第一多晶硅膜，来在所述存储器单元形成区中形成所述控制栅电极；(c)在所述存储器单元形成区和所述外围电路形成区中，对所述第一氮化硅膜的所述主表面施加有机酸处理；(d)使用化学放大型抗蚀剂在所述第一氮化硅膜的所述主表面上形成第二抗蚀剂掩膜，以覆盖所述存储器单元形成区并且暴露所述外围电路形成区；(e)使用所述第二抗蚀剂掩膜对所述外围电路形成区中的所述第一氮化硅膜施加第一各向异性干蚀刻处理，并且去除所述外围电路形成区中的所述第一氮化硅膜；(f)在所述存储器单元形成区和所述外围电路形成区中依序形成第一氧化硅膜、第二氮化硅膜、第二氧化硅膜和第二多晶硅膜之后，对所述第二多晶硅膜施加第二各向异性干蚀刻处理，在所述存储器单元形成区中的所述控制栅电极的侧壁上形成所述存储器栅电极，并且去除所述外围电路形成区中的所述第二多晶硅膜；(g)在所述存储器单元形成区中，去除不被所述控制栅电极覆盖的区域中的所述第二氧化硅膜和所述第二氮化硅膜，并且在所述外围电路形成区中，去除所述第二氧化硅膜和所述第二氮化硅膜；以及(h)在所述外围电路形成区中，使用用于覆盖所述存储器单元形成区的第三抗蚀剂掩膜，对所述第一多晶硅膜施加第三各向异性干蚀刻，并且形成所述栅电极；并且所述化学放大型抗蚀剂被形成为接触所述第一氮化硅膜的所述主表面。
12.根据权利要求11所述的半导体器件的制造方法，
其中，所述过程(d)包括以下过程：(d-1)将所述化学放大型抗蚀剂涂覆在所述第一氮化硅膜的所述主表面上；(d-2)用紫外光部分地照射所述化学放大型抗蚀剂以进行曝光；(d-3)对所述半导体衬底施加第一热处理，以便在所述化学放大型抗蚀剂的光照射部分处促进脱保护反应；以及(d-4)通过显影溶液去除所述化学放大型抗蚀剂的用所述紫外光照射的所述光照射部分。
13.根据权利要求12所述的半导体器件的制造方法，
其中，所述显影溶液中包含的各金属单体的金属含量以重量计为2ppt或更少。
14.根据权利要求12所述的半导体器件的制造方法，
其中，所述过程(c)包括以下过程：(c-1)将通过混合第一有机酸和第一有机溶剂制备的第一化学溶液供应到所述第一氮化硅膜的所述主表面；以及(c-2)对所述半导体衬底施加第二热处理。
15.根据权利要求12所述的半导体器件的制造方法，
其中，所述过程(c)包括以下过程：(c-3)将通过混合第二有机酸、大分子有机化合物和第二有机溶剂制备的第二化学溶液供应到所述第一氮化硅膜的所述主表面；(c-4)对所述半导体衬底施加第三热处理；以及(c-5)通过稀释剂去除所述大分子有机化合物。
16.一种半导体器件的制造方法，
其中，所述制造方法包括以下过程：(a)在具有有源区和元件隔离区的半导体衬底的第一主表面上形成具有第二主表面的氮化硅膜；(b)对所述氮化硅膜的所述第二主表面施加有机酸处理；(c)使用化学放大型抗蚀剂在所述氮化硅膜的所述第二主表面上形成抗蚀剂掩膜，以覆盖所述有源区并且暴露所述元件隔离区；(d)使用所述抗蚀剂掩膜对所述氮化硅膜施加第一干蚀刻处理，并且去除所述元件隔离区中的所述氮化硅膜；(e)对所述半导体衬底施加第二干蚀刻处理，并且在所述元件隔离区中，从所述半导体衬底的所述第一主表面在深度方向上形成沟槽；(f)在所述沟槽的内部并且在所述有源区中的所述氮化硅膜上形成绝缘膜以便填充所述沟槽；(g)对所述绝缘膜施加CMP处理，并且在所述沟槽中选择性地留下所述绝缘膜；以及(h)在去除所述有源区中的所述氮化硅膜之后，在所述有源区中形成MISFET；并且所述化学放大型抗蚀剂被形成为接触所述氮化硅膜的所述第二主表面。
17.根据权利要求16所述的半导体器件的制造方法，
其中，所述过程(c)包括以下过程：(c-1)将所述化学放大型抗蚀剂涂覆到所述氮化硅膜的所述第二主表面；(c-2)用紫外光部分地照射所述化学放大型抗蚀剂以进行曝光；(c-3)对所述半导体衬底施加第一热处理，以便在所述化学放大型抗蚀剂的光照射部分处促进脱保护反应；以及(c-4)通过显影溶液去除所述化学放大型抗蚀剂的用所述紫外光照射的所述光照射部分。
18.根据权利要求17所述的半导体器件的制造方法，
其中，所述显影溶液中包含的各金属单体的金属含量以重量计为2ppt或更少。
19.根据权利要求17所述的半导体器件的制造方法，
其中，所述过程(b)包括以下过程：(b-1)将通过混合第一有机酸和第一有机溶剂制备的第一化学溶液供应到所述氮化硅膜的所述第二主表面；以及(b-2)对所述半导体衬底施加第二热处理。
20.根据权利要求17所述的半导体器件的制造方法，
其中，所述过程(b)包括以下过程：(b-3)将通过混合第二有机酸、大分子有机化合物和第二有机溶剂制备的第二化学溶液供应到所述氮化硅膜的所述第二主表面；(b-4)对所述半导体衬底施加第三热处理；以及(b-5)通过稀释剂去除所述大分子有机化合物。
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