KR20030043724A - 반도체 장치 제조 방법 - Google Patents

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KR20030043724A
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resist pattern
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요코야마타카시
나가하라세이지
시바카즈토시
하마나카노부아키
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엔이씨 일렉트로닉스 코포레이션
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Abstract

기판 상에 저-유전율막으로 이루어진 제 1의 층간 절연막(6)과 제 2의 층간 절연막(4)을 형성하는 단계; 상기 제 2의 층간 절연막 상에 형성된 제 1의 레지스트 패턴(1a)을 사용하여 비아홀(9)을 형성하는 단계; 아민 성분을 함유하는 유기 박리액을 사용하여 유기 박리 처리를 수행하는 단계; 및 상기 제 2의 층간 절연막 상에 제 2의 레지스트 패턴(1b)을 형성하는 단계를 포함하는 반도체 장치 제조 방법에서, 습식 처리 후, 상기 제 2의 레지스트 패턴 아래 위치하도록 제 2의 무광택 코팅(2b)을 피복하기 전에, 노광시 레지스트에서 발생하는 산의 촉매 작용을 억제하는 아민 성분을 제거하기 위해 어닐링 처리, 플라스마 처리, UV 처리 및 유기 용제 처리 중 적어도 하나가 수행되어, 상기 제 2의 레지스트 패턴(1b)의 해상도가 저하되는 것을 방지한다.

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
발명의 배경
발명의 분야
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히, 유기 필링, 스트리핑(stripping), 또는 박리제 또는 세정액 등을 사용하여 습식 처리 직후에 레지스트 패턴이 형성되는 상감 공정(damascene process)을 위한 반도체 장치의 제조 방법에 관한 것이다.
종래의 기술
반도체 장치의 집적화 및 칩 크기의 감소와 관련하여, 최근 배선의 소형화및 다층 배선 구조가 장려되고 있다. 다층 배선 구조를 형성하는 방법으로서 일반적으로 비아홀과 배선 트렌치 패턴 내에 동시에 Cu가 삽입되는 소위 상감 공정이 수행되고, 그 후, CMP(chemical mechanical polishing)법을 사용함으로써 표면 편평화가 수행되어 배선이 형성된다. 상술한 상감 공정을 사용하면, 배선 패턴의 밀도가 증가되지만, 배선 패턴이 서로 가까워지면 배선 패턴 사이의 기생 용량으로 인해 배선 지연 문제가 발생하게 된다. 따라서, 배선 지연을 개선을 위해 배선 용량을 감소시키는 것이 중요하다.
배선 용량을 감소시키는 방법으로서 지금까지 사용된 SiO2계 절연막 대신에 층간 절연막으로서 낮은 유전율을 갖는 물질을 사용하는 방법이 고려되었다. 이하, 층간 절연막으로서 저-유전율막을 사용하는 종래의 상감 공정을 첨부된 도면을 참조하여 기재한다. 도 17의 A 내지 19의 C는 종래의 상감 공정의 한 가지 유형에 대응하는 제1의 비아 공정을 도시하는 단면도이다.
우선, 도 17의 A에 도시된 바와 같이, Cu의 확산을 방지하고 비아홀용 에칭 스토퍼로서 기능하는 제 1의 에칭 정지막(7), SiO2의 제 1의 층간 절연막(6), 배선 트렌치 패턴용 에칭 스토퍼로서 기능하는 제 2의 에칭 정지막(5), 저-유전율막으로서 기능하는 제 2의 층간 절연막(4) 및 SiO2의 캡 절연막(3)이 주지의 기술에 의해 Cu등의 하위층 배선이 형성된 배선 기판(8) 상에 순차적으로 적층된다. 또한, 제 1의 무반사 코팅(ARC: anti reflection coating; 2a) 및 포토레지스터가 차례로 피복되고, 노광되고 현상 처리되어 비아홀(9)을 형성하기 위한 제 1의 레지스트패턴(1a)이 형성된다.
그 후, 도 17의 B에 도시된 바와 같이, 제 1의 무반사 코팅(2a), 캡 절연막(3), 제 2의 층간 절연막(4), 제 2의 에칭 정지막(5) 및 제 1의 층간 절연막(6)이 주지의 드라이 에칭법을 사용함으로써 마스크로서 사용되는 제 1의 레지스트 패턴으로 차례로 에칭되어 이들 막을 관통하는 비아홀(9)을 형성한다. 그 후, 유기 박리액을 사용하는 습식 처리 및 산소 플라스마 에싱 처리를 수행함으로써, 제 1의 레지스터 패턴(1a)과 제 1의 무반사 코팅(2a)이 박리, 분리 또는 제거되고 드라이 에칭의 잔여물이 제거된다.
유기 박리액을 사용한 습식 처리 후에, 도 17의 C 및 도 18의 A에 도시된 바와 같이, 제 2의 무광택 코팅(2b)과 포토레지스트가 차례로 피복되고, 노광되고 현상 처리되어 배선 트렌치 패턴이 에칭된 제 2의 레지스트 패턴(1b)이 형성된다(도 18의 B). 그 후, 제 2의 무광택 코팅(2b), 캡 절연막(3) 및 제 2의 층간 절연막(4)이 차례로 에칭되어 배선 트렌치 패턴(10)을 형성한다. 그 후, 유기 박리액을 사용하는 습식 처리 및 산소 플라스마 에싱을 사용함으로써, 제 1의 레지스트 패턴(1b) 및 제 2의 무광택막(2b)이 박리되고, 드라이 에칭의 잔여물이 제거된다(도 18의 C, 도 19의 A 및 B). Cu 등의 배선 물질(11)이 배선 트렌치 패턴(10) 및 비아홀(9)에 삽입되고 그 표면이 CMP법에 의해 평탄화되어 이중 상감 구조를 형성한다.
상술한 바와 같이, 제1의 비아 이중 상감 구조에 따르면, 비아홀(9)은 제 1의 레지스트 패턴(1a)을 사용하여 형성되고, 제 1의 레지스트 패턴(1a)이 박리된 후, 배선 트렌치 패턴(10)을 에칭하기 위한 제 2의 레지스트 패턴이 형성된다. 그러나, 종래의 방법에서, 제 1의 레지스터 패턴(1a)과 제 1의 무광택 코팅(2a)을 박리하기 위한 염기(basic) 유기 박리액을 사용한 습식 박리 공정 후 및 제 2의 무코팅 광택 코팅(2b) 또는 레지스트의 코팅 전에, 선처리가 수행되지 않거나, 기계에 의한 선처리로서 시너 프리-웨팅(thinner pre-wetting) 또는 탈수 소성(dehydrating bake; 150 내지 250℃의 온도에서 약 2분간) 만이 수행된다.
탈수 소성 및 시너 프리-웨팅(thinner pre-wetting) 기판 특히, 비아홀(9)의 내벽 상에 흡수된 물을 제거하기 위한 목적으로 사용되며, 염기성 물질 등(이하, 반응 억제 물질)과 같은 레지스트에 화학 반응을 교란시키는 물질을 제거하는 목적으로는 사용되지 않는다. 따라서, 제 2의 레지스트 패턴(1b)의 해상도가 반응 억제 물질에 의해 더욱 낮아진다는 문제가 있다. 즉, 노광을 통해 레지스트에 발생하는 산촉매체를 사용함으로써 화학 반응이 더욱 촉진되어 레지스트가 부분적으로 현상액에 의해 쉽게 분해될 수 있게 되며, 이로 인해 레지스트패턴이 형성된다. 그러나, 층간 절연막 내에 침투된 반응 억제 물질이 레지스트 내로 스며들게 되어 산촉매체가 불활성화되고 이로 인해 레지스트에서 화학적 반응이 억제되므로, 배선 트렌치 패턴(10)의 일부에서 레지스트, 특히 비아홀(9) 부근의 레지스트가 충분히 제거되지 않고 남아있게 된다.
레지스트가 제거되어야할 부분에 남아있는 상태에서 배선 트렌치 패턴이 에칭되면, 배선 트렌치 패턴(10)은 형태가 변형되거나, 특히 도 18의 B에 도시된 바와 같이 레지스트의 대부분이 남아있으면, 도 19의 A에 도시된 바와 같이 크라운(15)이라 불리는 에칭 잔여물이 비아홀(9) 주위에 남게 된다. 크라운(15)은유기 박리액에 용해되지 않으므로 배선 물질(11)이 삽입될 때 까지 남아있는다. 따라서, 완성된 배선의 신뢰성이 저하된다는 문제가 발생한다.
상기 문제는 SiO2가 층간 절연막에 대해 사용될 때도 발생하며, 저유전율막이 층간 절연막에 대해 사용될 때 더욱 발생한다. 저유전율막은 보통 거친막(coarse film)으로 이루어지므로, 유기 박리액, 세정액 등과 같은 화학 용액이 상기 막의 내부로 침투하도록 설계된다. 따라서, 상기 막으로 피복된 레지스트 또는 무광택 코팅이 소성될 때, 화학 용액에 함유된 반응 억제 물질이 상기 막으로부터 레지스트로 점차 스며나오게 된다.
상기 문제는 제1의 비아 이중 상감 공정 뿐만 아니라 이중 하드 마스크 공정 등의 다른 상감 공정 또는 유기박리액, 세정액 등을 사용하는 습식 처리 후 다름 레지스트 패턴을 형성하는 단계를 갖는 다른 반도체 공정에서도 발생한다.
본 발명은 상기의 문제점을 고려하여 구성된 것으로서, 반도체 장치의 제조 방법, 특히 해상도가 부족한 레지스트 패턴을 포함하는 반응 억제 물질을 확실히 제거할 수 있는 상감 공정을 사용하는 반도체 장치의 제조 방법에 관한 것이다.
상기 목적을 달성하기 위해, 본 발명에 따르면, 반도체 장치의 제조 방법은, 절연막을 갖는 기판 상에 유기 박리액 또는 분리액 또는 세정액을 사용하여 습식 처리를 수행하는 단계와 절연막 상에 레지스트 패턴을 형성하는 단계를 포함하며, 레지스트와 절연막 사이에 마련된 무광택 코팅 또는 레지스트 패턴으로서 기능하는레지스트가 습식 처리로 코팅되기 전에, 레지스트의 화학 반응을 억제하고 유기 박리액 또는 분리액 또는 세정액에 함유된 반응 억제 물질을 제거하기 위한 선처리가 수행된다.
본 발명에 따르면, 반도체 장치의 제조 방법은, 배선 패턴이 형성된 기판 상에 적어도 제 1의 층간 절연막과 제 2의 층간 절연막을 차례로 적층하는 단계; 제 2의 층간 절연막 상에 제 1의 레지스트 패턴을 형성하고 마스크로서 제 1의 레지스트 패턴을 사용하는 드라이 에칭에 의해 비아홀을 형성하여 비아홀이 제 1의 층간 절연막과 제 2의 층간 절연막을 관통하도록 하는 단계; 유기 박리액으로 에칭 잔여물을 제거하는 제거 처리와 세정액을 사용하는 세정 처리 중 적어도 하나의 습식 처리를 수행하는 단계; 제 2의 층간 절연막 상에 제 2의 레지스트 패턴을 형성하는 단계; 마스크로서 제 2의 레지스트 패턴을 사용함으로써 제 2의 층간 절연막을 에칭하여 배선 트렌치 패턴을 형성하는 단계; 및 비아홀과 배선 트렌치 패턴에 배선 물질을 삽입하고 삽입된 배선 물질의 표면을 연마하여 배선 패턴을 형성하는 단계를 포함하고, 제 2의 레지스트 패턴으로서 기능하는 레지스트 또는 제 2의 절연막과 레지스트 사이에 마련된 무광택 코팅이 습식 처리로 코팅되기 전에, 유기 박리액 또는 세정액에 함유되고 레지스트의 화학 반응을 억제하는 반응 억제 물질을 제거하기 위한 선처리를 수행한다.
본 발명에 따르면, 반도체 장치 제조 방법은, 제 1의 층간 절연막, 제 2의 층간 절연막 및 무기 물질로 이루어진 마스크 부재를 적층하는 단계; 마스크 부재 상에 제 1의 레지스트 패턴을 형성하고 제 1의 레지스트 패턴을 사용하여 마스크부재를 에칭하여 하드 마스크를 형성하는 단계; 유기 박리액으로 에칭 잔여물을 제거하기 위한 처리와 세정액으로 세정하기 위한 처리의 적어도 하나의 습식 처리를 수행하는 단계; 하드 마스크 상에 제 2의 레지스트 패턴을 형성하는 단계; 마스크로서 제 2의 레지스트 패턴을 사용하는 드라이 에칭을 사용함으로써 제 1의 층간 절연막과 제 2의 층간 절연막을 관통하는 비아홀을 형성하는 단계; 제 2의 레지스트 패턴이 제거된 후 하드 마스크를 사용함으로써 제 2의 층간 절연막을 에칭하여 배선 트렌치 패턴을 형성하는 단계; 및 비아홀과 배선 트렌치 패턴 내에 배선 물질을 삽입하고 배선 물질의 표면을 연마하여 배선 패턴을 형성하는 단계를 포함하고, 제 2의 절연막과 레지스트 사이에 마련된 무광택 코팅 또는 제 2의 레지스트 패턴으로서 기능하는 레지스트가 습식 처리로 코팅되기 전에, 유기 박리액 또는 세정액에 함유되고 레지스트의 화학 반응을 억제하는 반응 억제 물질을 제거하기 위한 선처리를 수행한다.
본 발명에서, 절연막 또는 제 1의 층간 절연막과 제 2의 층간 절연막 중 적어도 하나는 저-유전율막으로 이루어질 수 있다.
본 발명에서, 반응 억제 물질은 염기성 물질(basic material)을 포함하므로 노광으로 인해 레지스트에 발생하는 산의 촉매 작용이 염기성 물질에 의해 억제된다. 염기성 물질은 아민을 함유하는 것이 바람직하다.
본 발명에서, 어닐링(annealing) 처리, UV 처리, 플라스마 처리 및 유기 용제 처리중 적어도 하나가 선처리로서 수행되고, 선처리는 어닐링 처리 후에 UV 처리를 수행한다.
본 발명에서, 어닐링 처리는 절연막, 제 1의 층간 절연막 또는 제 2의 층간 절연막으로 스며나오거나 흡수되는 반응 억제 물질을 제거하기 위해 소정의 온도에서 어닐링을 수행하는 처리를 포함하고, UV 처리는 UV광의 조사에 의해 활성화된 오존 또는 산소로 절연막, 제 1의 층간 절연막 또는 제 2의 층간 절연막으로 스며나오거나 흡수되는 반응 억제 물질을 중화하기 위한 처리를 포함하며, 플라스마 처리는 적어도 하나의 산소, 질소 및 암모니아를 함유하는 플라스마로 절연막, 제 1의 층간 절연막 또는 제 2의 층간 절연막으로 스며나오거나 흡수되는 반응 억제 물질을 에칭하기 위한 처리를 포함한다.
본 발명에서, 유기 용제 처리는 폴리피렌글리콜 모노메틸 에테르 아세테이트(polypyreneglycol monomethyl ether acetate), 폴리피렌글리콜 모노메틸 에테르(polypyreneglycol monomethyl ether), 에틸 락테이트(ethyl lactate), 사이클로헥사논(cyclohexanone) 및 메틸 에틸 케톤(methyl ethyl ketone) 중 어느 하나를 함유하는 유기 용제를 사용하는 것이 바람직하다.
본 발명에서, 유기 용제는 산성 물질을 함유하여 절연막, 제 1의 층간 절연막 또는 제 2의 층간 절연막으로 스며나오거나 흡수된 반응 억제 물질이 산성 물질에 의해 중성화되거나 또는, 유기 용제는 약염기성 물질(weakly basic material)을 포함하여 절연막, 제 1의 층간 절연막 또는 제 2의 층간 절연막으로 스며나오거나 흡수되는 반응 억제 물질이 약염기성 물질로 치환된다.
도 1의 A 내지 C는 본 발명의 제 1의 실시예에 따른 제 1의 비아(via-first) 공정의 순서를 도시하는 단면도.
도 2의 A 내지 C는 본 발명의 제 1의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도.
도 3의 A 내지 C는 본 발명의 제 1의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도.
도 4는 본 발명의 제 1의 실시예에 따른 어닐링 처리의 조건을 설정하기 위한 가스 분석 시스템의 구성을 도시하는 도면.
도 5의 A 및 B는 가스 분석 시스템에 의해 얻어지는 분석 결과를 도시하는 그래프.
도 6의 A 및 B는 층간 절연막으로서 유전율막을 사용하는 예와 층간 절연막으로서 SiO2를 사용하는 예에 대해 얻어진 가스 분석 결과를 도시하는 그래프.
도 7의 A 및 B는 층간 절연막으로서 유전율막을 사용하는 예와 층간 절연막으로서 SiO2를 사용하는 예에 대해 얻어진 SEM 관측 결과를 도시하는 도면.
도 8은 비아 패턴 간격의 차이로 인한 아미노 성분의 효과의 차이를 도시하는 도면.
도 9의 A 및 B는 본 발명의 제 1의 실시예에 따른 UV 처리의 효과를 도시하는 그래프.
도 10의 A 내지 C는 본 발명의 제 1의 실시예에 따른 유기 용제 처리의 효과를 도시하는 도면.
도 11의 A 내지 C는 본 발명의 제 2의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도.
도 12의 A 내지 C는 본 발명의 제 2의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도.
도 13의 A 내지 C는 본 발명의 제 2의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도.
도 14의 A 내지 C는 본 발명의 제 3의 실시예에 따른 이중 하드 마스크 공정의 순서를 도시하는 단면도.
도 15의 A 및 B는 본 발명의 제 3의 실시예에 따른 이중 하드 마스크 공정의 순서를 도시하는 단면도.
도 16은 본 발명의 제 3의 실시예에 따른 이중 하드 마스크 공정의 순서를 도시하는 단면도.
도 17의 A 내지 C는 종래의 제1의 비아 공정의 순서를 도시하는 단면도.
도 18의 A 내지 C는 종래의 제1의 비아 공정의 순서를 도시하는 단면도.
도 19의 A 내지 C는 종래의 제1의 비아 공정의 순서를 도시하는 단면도.
도 20은 층간 절연막 내에 침투된 물질을 추출하는 방법을 도시하는 도면.
도 21의 A 및 B는 도 19의 A 내지 C의 방법의 추출 결과를 도시하는 도면.
도 22는 레지스트 패턴의 해상도 저하에 대한 메커니즘을 도시하는 도면.
♠도면의 주요 부호에 대한 부호의 설명♠
3 : 캡 절연막4 : 제 2의 층간 절연막
5 : 제 2의 에칭 정지막6 : 제 1의 층간 절연막
7 : 제 1의 에칭 정지막8 : 배선 기판
9 : 비아홀10 : 배선 트렌치 패턴
11 : 배선 물질
PR 단계가 습식 박리 또는 제거 단계, 세정 단계 등과 같은 습식 처리를 수행하는 경우에, 무광택 코팅 또는 레지스트가 종래의 상감 공정과 같은 선처리없이 피복되면, 기판에 흡수된 염기성 화학물질 등과 같은 반응 억제 물질이 무광택 코팅을 통해 레지스트 내로 침투된다. 그 결과, 노광으로 인한 레지스트의 화학 반응이 억제되어 레지스트 패턴의 해상도가 감소된다는 문제가 발생한다.
특히, 상기 문제는 저-유전율 절연막이 실리콘 산화물 대신 사용되는 경우에 종종 발생한다. 상기는 저-유전성 물질이 실리콘 산화막보다 높은 공밀도(void density)를 가지므로 저-유전성 물질이 반응 억제 물질을 수용하기 더 쉽기 때문에, 무광택 코팅 또는 레지스트의 베이킹 공정시 저-유전성 물질을 점차 유출한다. 또한, 비아홀이 우선 처리되는 제1의 비아 공정에서, 비아홀이 에칭된 후 사용된 유기 박리 또는 제거액이 비아홀을 따라 기판 내에 깊숙이 침투된다.
따라서, 상기 문제를 해결하기 위해, 다음과 같은 테스트가 수행되어 레지스트 패턴의 해상도 저하로 인한 반응 억제 물질을 확인한다.
우선, 종래의 기술(도 17의 B)에 의해 비아홀(9)이 형성된 비아가 형성된 샘플(17)이 마련되고, 비아가 형성된 샘플(17)이 석영셀(16)에 배치되고 도 20에 도시된 바와 같이 300℃의 온도로 가열된다. 그 후, 샘플(17)이 냉각된 후 가열로 인해 발생하는 물질이 순수(pure water)로 추출되고, 그 성분이 모세관 전기 영동(capillary cataphoresis) 또는 이온 색층분석(ion chromatograph)에 의해 확인된다. 도 21의 A 및 B에 결과가 도시된다. 도 21의 A 및 B에서 명확히 보이는 바와 같이, 도 21의 A에 도시된 비아홀이 없는 표준 샘플의 분석 결과와 도 21의 B에 도시된 바와 같이 비아가 형성된 샘플(17)의 분석 결과와의 비교를 할 수 있고, 후자의 경우 파선으로 둘러싸인 물질(아민(A) 및 아민(B), 이하 "아민 성분")이 증가된다.
즉, 제1의 비아 공정에서, 비아홀이 에칭된 후 수행되는 유기 박리 또는 제거 공정에서 아민계 알칼리 유기 박리 또는 제거액을 사용함으로써 에칭 잔여물이 제거되고, 유기 박리액은 제 1의 층간 절연막(6) 및 제 2의 층간 절연막 내로 침투되며, 이후의 세정 단계에서도 완전히 제거되지 않는다. 특히, 저-유전율 유기/무기 층간 절연막이 높은 미공 밀도(micro-void density)를 갖고, 반응 억제 물질이 상기 미세 공간(micro void)내로 침투된다. 제 2의 무광택 코팅(2b)과 레지스트가 베이크될 때, 미세 공간의 반응 억제 물질이 제 2의 무광택 코팅(2b)을 통해 레지스트내로 침투된다.
아민 성분이 레지스트 패턴의 해상도 저하를 유도함을 나타내는 메커니즘이 도 22를 참조하여 기재된다.
우선, 파지티브형 레지스트에 함유된 산 발생제(오니움염(onium salt)형 산 발생제, 디아조메탄형 산 발생제, 술폰기 에스테르형 산 발생제 등)가 노광에 의해 광분해(photolyze)되고 산이 발생된다. 현상액에서 분해 억제 효과를 갖는 아세탈기와 같은 보호기가 산 촉매제에 의해 디블로킹(deblocking) 반응에 의해 수산기로 변하게 되어, 레지스트의 극성이 변하고 현상액에서 용해되기 쉽게 된다. 따라서, 염기성 아민 성분이 레지스트로 침투될 때, 산 촉매체는 중성화에 의해 불활성화되고 디블로킹 반응이 억제된다.
그 결과, 현상액 내로의 레지스트 물질의 용해도가 낮아지고, 레지스트 해상도가 낮아지며 비아홀에 삽입된 레지스트가 부분적으로 남게 되어 패턴 해상도의 저하가 야기된다.
따라서, 본 발명에 따르면, 어닐링 처리, 플라스마 처리, UV 처리, 산 또는 약염기성 성분 등이 함유된 유기 용제를 사용하는 유기 용제 처리 등이 레지스트 또는 무광택 코팅을 피복하기 위한 선처리로서 수행되어 습식 공정시에 남아있는 아민, 플루오르화 수소산 과산화수소 등과 같은 반응 억제 물질을 효울적으로 제거하고 표면 상태를 개선하여, 레지스트 패턴의 해상도 저하를 향상시킨다.
어닐링 처리는 약 150 내지 450℃의 온도에서 수행되며, 반응 억제 물질을 확실히 제거하기 위해서는 약 200 내지 450℃의 온도에서 수행되는 것이 바람직하다. 어닐링 처리가 수행될 때, 압력이 감소되는 조건, 질소, 아르곤 등의 비활성 가스 분위기 또는 수소 분위기 하에서 수행되는 것이 바람직하다.
표면 부근에 부착된 반응 억제 물질을 제거하기 위해, 무광택 코팅을 피복하기 전에 용제(시너)로 씻어내는 것이 효과적이다. 또한, 무광택 코팅이 피복된 후 소성 단계에서 무광택 코팅의 상부 표면에 스며나온 반응 억제 물질을 제거하기 위해는, 무광택 코팅이 피복된 후의 시너 처리(thinner treatment)가 효과적이다. 상기 시너 처리 대신 산성 물질 또는 약염기 물질을 함유하는 유기 용제를 사용하는 세정 공정이 알칼리 반응 억제 물질을 제거하는데 더욱 효과적이다. 반응 억제 물질을 중화시키기 위해서, 무광택 코팅 자체에 산을 포함하는 것이 효과적이다.
또한, UV처리는 UV 광의 조사에 의해 활성화된 산소 또는 오존에 의해 반응 억제 물질을 제거하는 방법이다. 플라스마 처리는 산소, 수소, 질소, 암모니아 등과 같은 가스의 플라스마를 사용하여 층간 절연막의 노출 표면을 물리적으로 에칭하는 방법이다. UV 처리와 플라스마 처리는 반응 억제 물질을 제거하는 효과뿐만 아니라 UV 처리 또는 플라스마 처리 후에 피복된 레지스트와 무광택 코팅의 습윤성을 향상시키기 위해 노출된 기판 표면을 개선하는 효과도 얻을 수 있다.
그리고, 상기 선처리가 적용되는 상감 공정의 특정 순서가 다음 실시예에 의거하여 기재된다. 유기 박리액에 아민이 함유되어 있다는 것은 주지의 사실이지만, 본 발명의 발명자는 레지스트 패턴의 해상도에 아민이 영향을 미친다는 새로운 사실을 발견하였다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 더욱 자세히 기재한다.
제 1의 실시예
반도체 장치 제조 방법의 제 1의 실시예를 도 1 내지 10을 참조하여 기재한다.
도 1의 A 내지 3의 C는 제 1의 실시예의 제1의 비아 공정의 순서를 도시하는 단면도이며, 편의상, 여러 개의 도면으로 분할하여 도시한다. 도 4는 어닐링 처리의 조건을 설정하기 위한 가스 분석 시스템의 구성을 도시하는 도면이다. 도 5의 A 및 B는 분석 결과를 도시한다. 도 6의 A 내지 도 7의 B는 SiO2가 층간 절연막으로서 사용되는 경우와 저-유전율막이 층간 절연막으로서 사용되는 경우의 차이를 도시하는 도면이고, 도 8은 비아 패턴 간격의 차이로 인해 아민 성분의 효과의 차이를 도시하는 도면이다. 또한 도 9의 A 및 B는 UV 처리의 효과를 도시하는 도면이고 도10의 A 내지 C는 유기 용제 처리의 효과를 도시하는 도면이다.
본 실시예에 따른 제1의 비아 공정을 이하에 기재한다.
우선, 도 1의 A에 도시된 바와 같이, Cu 등의 하위층 배선(도시되지 않음)이 주지의 기술에 의해 배선 기판(8) 상에 형성되고, 제 1의 에칭 정지막(7), 제 1의 층간 절연막(6) 및 제 2의 에칭 정지막(5)이 CVD법, 플라스마 CVD법 등에 의해 차례로 형성되어 각각의 막이 소정의 막두께를 갖는다. 제 2의 에칭 정지막(5) 상에 SiO2, 유기 저-유전율막, 유기 물질-함유 실리콘 산화막, 유기 또는 무기 다공성막, HSQ, 플루오르-함유 절연막 등이 퇴적되어, 제 2의 층간 절연막(4)이 형성된다. 그 후, 캡 절연막(3)이 형성된다.
에칭의 선택율을 이루기 위해 제 1의 층간 절연막(6), 캡 절연막(3), 제 1의 에칭 정지막(7) 및 제 2의 에칭 정지막(5)이 SiO2, SiC, SiN, SiON, SiCN 등의 물질에서 선택된 어떠한 물질의 화합물로 이루어질 수 있다. 또한, SiO2가 제 2의 층간 절연막(4)에 대해 사용될 때, 캡 절연막(3)을 형성할 필요는 없다. 그러나, SiO2이외의 다른 물질이 사용되면, 배선의 CMP 단계에서 문제가 발생한다. 이러한 경우에는, 캡 절연막(3)을 형성해야 한다.
그 후, 노광의 반사를 억제하기 위한 제 1의 무광택 코팅(2a)이 약 50㎚의 두께로 퇴적되고, 화학적 증폭형 또는 화학적 증감형 레지스트가 약 600㎚의 두께로 피복되며, KrF 포토리소그래피에 의한 현상 및 노광이 수행되어 제 1의 레지스트 패턴(1a)을 형성한다.
그리고, 도 1의 B에 도시된 바와 같이, 제 1의 무광택 코팅(2a), 캡 절연막(3), 제 2의 층간 절연막(4), 제 2의 에칭 정지막(5) 및 제 1의 층간 절연막(6)이 차례로 에칭되어 비아홀(9)을 형성하고, 비아홀(9)은 상기 막을 관통한다. 그 후, 레지스트 패턴(1a)과 제 1의 무광택 코팅(2a)이 산소 플라스마 에싱과 유기 박리액을 사용한 습식 처리에 의해 박리되어, 드라이 에칭의 잔여물이 제거된다.
종래 기술에 따르면, 다음 레지스트 패턴 형성 단계에서, 선처리가 수행되지 않거나 탈수 소성 또는 시너 습식 선처리만이 제 2의 무광택 코팅(2b)이 피복되기 전에 코팅기에 의해 선처리로서 약 2분간 150 내지 250℃의 온도에서 수행된다. 그러나, 상술한 바와 같이, 종래 기술은 유기 박리액에 함유된 아민 성분이 제 1의 절연막(6)과 제 2의 절연막(4), 특히 저-유전율막으로 이루어진 층간 절연막으로 침투되고, 레지스트와 제 2의 무광택막(2b)의 코팅후의 소성 공정에서 유출되어 제 2의 무광택막(2b)에 스며들어 레지스트의 해상도가 낮아진다. 상기의 견지에서, 본 실시예는 다음의 처리 공정이 선처리로서 수행되어 제 2의 레지스트 패턴(1b)을 형성한다는 특징을 갖는다.
층간 절연막, 에칭 정지막 및 캡 절연막으로 침투되는 아민 성분 등과 같은 반응 억제 물질이 확실히 제거될 수 있다면 선처리로서 어떠한 방법이 사용되어도 무방하다. 예를 들어, 선처리로서 소정의 온도와 시간 조건하에서 어닐링 처리, 아민 성분을 제거하기 위해 비아홀의 내벽에 노출된 제 1의 층간 절연막(6)과 제 2의 층간 절연막(4)을 물리적으로 에칭하기 위한 플라스마 처리, UV 광에 의해 활성화돠는 산소, 오존 등과 같은 산화제에 의해 아민 성분을 중화시키기 위한 UV 처리, 약염기 물질 또는 산이 함유된 유기 용제 등을 사용하여 아민을 약염기로 치환하거나 아민을 중화시키기 위한 유기 용제 처리 등이 사용될 수 있다.
상기 방법들은 각각의 특징을 가지고 있는데, 예를 들어, 어닐링 처리는 일반적으로 반도체 공정에서 수행되므로 쉽게 사용할 수 있다. 그러나, 열처리를 수행하는 것은 오랜 시간이 걸리고 웨이퍼가 어닐링 노로부터 픽업될 때 웨이퍼에 의해 대기에 존재하는 아민 성분이 다시 흡수된다. 플라스마 처리, UV 처리 및 유기 용제 처리에서는, 처리 시간이 짧다. 특히, 플라스마 처리와 UV 처리에서, 기판의 표면이 리폼되어 무광택 코팅과 피복된 레지스트의 습윤성이 향상된다. 따라서, 처리법 선택은 요구되는 장치의 성능, 제조 단계의 수, 사용되는 설비 등에 의해 결정되고, 상기 처리들은 단독으로 또는 공동으로 사용될 수 있다. 어닐링 처리 후 및 무광택 코팅의 피복 전에 UV 처리를 수행하는 공동 공정이 특히 효과적이다.
이하, 어닐링 처리가 선처리로서 사용되는 경우를 기재한다.
어닐링 온도, 어닐링 시간 등과 같은 조건이 설정되면, 아민 성분을 제거하는 효과는 더 긴 시간동안 더 높은 온도에서 어닐링 처리를 수행하는 것과 같이 향상된다. 그러나, 고온 및 장기간의 어닐링 처리는 제조 단계의 수를 증가시킬 뿐만 아니라 Cu(배선 물질) 등의 확산을 야기시켜, 장치의 특성을 저하시킨다.
따라서, 어닐링 처리에 대한 바람직한 어닐링 온도와 시간을 결정하기 위해서, 다른 어닐링 조건을 갖는 실례가 마련되고 웨이퍼로부터 제거된 가스 성분이 도 4에 도시된 바와 같이 가스 분석 시스템을 사용하는 질량 분석법에 따라 분석되어야 한다(TD-API-MS법). 특히, 웨이퍼는 샘플(비아가 형성된 샘플) 상에 높여진 가스 수집 석영셀과 가열노에 설치되고, 질량 유량 제어기(mass flow controller)에 의해 Ar 가스의 유량을 조정하는 동안 고순도의 Ar 가스가 노로 공급되는 상태에서 적외선가열기에 의해 샘플이 가열된다. 웨이퍼에서 제거된 가스를 API-MS 장치로 유입되어 분석된다. 분석 결과는 도 5의 A 및 B에 도시되어 있다.
도 5의 A는 샘플이 정상 온도로부터 400℃로 서서히 증가(대략 10℃/분)할 때 아미 성분의 검출 농도 및 온도 증가 곡선을 도시하는 그래프이며, 온도의 증가와 함께 아민 성분이 서서히 제거되는 것이 도 5의 A에서 명확히 보여진다. 도 5의 B는 단시간에 정상 온도에서 400℃로 급격히 증가된 후 400℃를 유지하는 경우를 도시하는 그래프이며, 온도가 증가하기 시작하여 약 20분 내에 대부분의 아민 성분이 제거되어 20분 후에는 아민 성분이 전혀 검출되지 않는 것이 도 5의 B에서 명확히 보여진다.
상술한 바와 같이, 아민 성분은 온도가 아민이 증발하는 온도(400℃)로 증가함에 의해 완전히 제거될 수 있다. 특히, 아민 성분이 빠르게 온도가 증가함으로써 단시간(약 20분)에 효과적으로 제거될 수 있다. 그 후, 샘플이 400℃로 유지되더라도, 아민 성분은 검출되지 않는다. 따라서, 아민 제거 효과는 샘플의 표면에 부착된 아민 뿐만 아니라, 층간 절연막에 침투된 아민 성분까지 영향을 미친다.
어닐링 온도는 400℃로 제한되지 않는다. 어닐링 온도가 400℃ 이하이더라도, 어닐링 시간이 길게 설정되어 있다면 아민 성분이 제거될 수 있다. 본 발명의 발명자의 실험에 따르면, 어닐링 온도가 150 내지 450도의 범위로 설정되는 것이바람직하다는 것이 발견되었다. 또한, 무광택 코팅 및 레지스트의 베이킹 공정에서 아민 성분의 제거를 억제하기 위해서는, 어닐링 온도를 최소 200℃(베이킹 온도) 이상으로 설정하는 것이 바람직하다. 기판의 산화를 방지하기 위해서 어닐링 처리는 감압 상태, 질소, 아르곤 등의 비활성 가스 분위기 또는 수소 분위기 하에서 수행되는 것이 바람직하다.
제 1의 층간 절연막(6)과 제 2의 층간 절연막(4)에서 아민 성분이 어닐링 처리에 의해 제거된 후, 제 2의 무광택 코팅(2b)이 약 50㎚의 두께로 피복되고 도 1의 C에 도시된 바와 같이 소성된다. 이 때, 무광택 코팅(2b)은 비아홀(9)에 부분적으로 삽입된다.
그 후, 도 2의 A에 도시된 바와 같이, 화학 증폭형 레지스트가 무광택 코팅(2b) 상에 약 600㎚의 두께로 피복되고 소성된다. 그 후, 배선 트렌치 패턴을 형성하기 위한 제 2의 레지스트 패턴(1b)이 노광 및 KrF 포토리소그래피에 의한 현상에 의해 형성된다(도 2의 B). 종래의 제조 방법에서, 비아홀 에칭의 잔여물을 제거하기 위해 사용되는 유기 박리액의 아민 성분은 층간 절연막으로 여과되고 무광택 코팅과 레지스트의 소성 단계에서 레지스트내로 침투되어, 레지시트의 패턴 해상도가 저하된다. 그러나, 본 예시에 따르면, 무광택 코팅(2b)이 피복된 후 아민 성분을 충분히 제거하기 위해 어닐링 처리가 수행되어, 레지스트 패턴의 해상도를 잘 유지할 수 있다.
그 후, 제 2의 무광택 코팅(2b)이 도 2의 C에 도시된 바와 같이 드라이 에칭법에 의해 제거되고, 커버 절연막(3)과 제 2의 층간 절연막(4)이 도 3의 A에 도시된 에칭 스토퍼로서 제 2의 에칭 정지막(5)을 사용하여 에칭되어 배선 트렌치 패턴(10)을 형성한다.
그 후, 도 3의 B에 도시된 바와 같이, 제 2의 레지스트 패턴(1b)과 제 2의 무광택 코팅(2b)이 드라이 에칭의 잔여물을 제거하기 위해 유기 박리액을 사용하는 습식 처리와 산소 플라스마 에싱에 의해 박리된다. 그 후, 제 2의 에칭 정지막(7)이 제거되고, Cu 등의 배선 물질(11)이 배선 트렌치 패턴(10)에 삽입되어 이루어지고, 배선 물질(11)의 표면이 연마되고 CMP법에 의해 평탄화되어 이중 상감 구조가 완성된다(도 3의 C에 도시).
비아가 형성된 웨이퍼의 SEM 관측으로부터, 패턴 해상도가 감퇴되지 않으며 본 예시의 어닐링 처리가 아민을 제거하는데 효과적이라는 것이 발견되었다. 본 실시예의 효과는 저-유전율막이 제 2의 층간 절연막(4)으로서 사용될 때 더욱 현저히 나타난다. 그 차이점을 확인하기 위해, 제 2의 층간 절연막(4)으로서 저-유전율막을 사용하는 하나의 예와 제 2의 층간 절연막(4)으로서 실리콘 산화막을 사용하는 다른 예에 도 4에 도시된 가스 분석 시스템을 사용하여 API-MS 분석을 수행한다. 분석 결과는 도 6의 A 및 B에 도시되고, SEM 관측 결과는 도 7의 A 및 B에 도시된다.
도 6의 A는 실리콘 산화막이 제 2의 층간 절연막(4)으로서 사용될 때의 아민(A; 좌측)과 아민(B; 우측)의 검출량을 도시한다. 아민(A 및 B)의 검출량 각각은 6.1ng/㎠ 및 63ng/㎠이며 그다지 높지 않은 값이다. 한편, 저-유전율막이 제 2의 층간 절연막(4)으로서 사용되면, 아민(A 및 B) 각각의 검출량은 44ng/㎠ 및220ng/㎠의 높은 값을 갖게 된다. 상기는 저-유전율막을 사용하는 공정에서 아민의 효과가 현저히 좋으며 본 실시예의 선처리가 필요하다는 것을 보여준다.
SEM 포토그래프를 사용하여 이를 검토하면, 도 7의 A에 도시된 바와 같이 실리콘 산화막이 제 2의 층간 절연막(4)으로서 사용될 때, 흰색 원으로 둘러싸인 배선 트렌치 패턴의 끝 부분에서 레지스트 패턴이 사라지고 비아홀(검은색 영역으로 도시)이 형성되지 않는 것이 명확히 보여진다. 한편, 도 7의 B에 도시된 바와 같이, 저-유전율막이 제 2의 층간 절연막(4)으로서 사용되면, 원래 형성되어 있던 대부분의 비아홀(9)이 사라지며, 저-유전율막의 경우에 아민 성분의 영향이 현저하다.
이러한 문제는 배선 패턴이 조밀한 부분보다 배선 패턴이 서로 분리된 부분에서 좀더 현저히 보여진다. 즉, 도 8에 도시된 바와 같이, 패턴 사이의 층간 절연막의 폭은 패턴 밀집부에서 좁고(도 8의 우측), 층간 절연막에서 침투하는 아민 성분의 양이 작으므로 패턴은 패턴 밀집부에서 거의 변형되지 않는다. 그러나, 아민 성분이 패턴 분리부(도 8의 좌측)에서 넓은 영역의 층간 절연막으로부터 유출되고, 따라서, 패턴이 변형되기 쉽다. 따라서, 본 실시예의 어닐링 처리는 다수의 분리 패턴을 갖는 반도체 장치에서 더욱 의의가 있다.
상기에서, 어닐링 처리는 아민 제거법으로서 사용된다. 플라스마 처리, UV 처리, 유기 용제 처리 등은 상기와 같이 다른 아민 제거법으로서 사용된다. 또한, 어닐링 처리의 조합, 플라스마 처리, UV 처리, 유기 용제 처리중 어떤 것도 채택될 수 있고, 상기 처리법은 장치 구성에 따라 선택적으로 사용될 수 있다.
UV 처리의 효과를 확증하기 위해, UV 처리가 사용된 예(이하 UV-처리예)와 어떠한 처리법도 사용되지 않은 예(이하 비-처리예)가 도 4에 도시된 가스 분석 시스템에 의해 가열 처리되어 제거된 가스를 분석한다. 분석 결과는 도 9의 A 및 B에 도시된다. 도 9의 A는 비-처리예가 가열될 때 방출된 제거된 가스의 농도의 측정 결과를 도시한다. 도 9의 B는 UV 처리예가 가열될 때의 측정 결과를 도시한다. 두 예제를 비교하면, 200℃ 이하의 저온에서 방출된 아민 성분의 양(빗금친 부분)이 10ng/㎠에서 1.8ng/㎠로 현저히 감소되어 UV 처리에 의해 아민이 효과적으로 제거되는 것이 도시된다.
표면 부근에 부착된 아민 성분을 제거하기 위해서는, 무광택 코팅(2b)이 피복되기 전에 폴리피렌글리콜 모노메틸 에테르 아세테이트, 폴리피렌글리콜 모노메틸 에테르, 에틸 락테이트, 사이클로헥사논, 메틸 에틸 케톤 등과 같은 유기 용제를 사용한 세정이 효과적이다. 또한, 무광택 코팅(2b)의 피복후 소성 단계를 통해 무광택 코팅(2b)의 상부 표면으로 유출하는 아민 성분을 제거하기 위해, 무광택 코팅(2b)의 피복 후 유기 용제 처리가 효과적이다. 유기 용제 처리시 유기 카르복실산 등과 같은 산을 함유하는 유기 용제를 사용함으로써, 강염기 아민 성분이 중화될 수 있고 그 효과가 더욱 강화된다. 또한, 약염기 물질을 함유하는 유기 용제로 세정함으로써, 강염기 아민 성분이 약염기 물질로 치환될 수 있고, 아민 성분의 작용이 억제될 수 있다. 또한, 아민 성분을 중화하기 위해, 무광택 코팅에서 산을 포함함으로써 더욱 그 효과가 향상될 수 있다.
산성 물질을 포함하는 유기 용제를 사용한 유기 용제 처리 및 유기 용제 처리의 효과를 확증하기 위해, 비-처리예와 각 유기 용제로 처리된 예가 사용되고, 레지스트 잔여물, 즉, 패턴 결함의 수가 SEM 포토그래프에 의해 측정된다. 도 10의 A 내지 C는 SEM 포토그래프에 의한 결과를 도시한다. 도 10에서, 도 10의 A에 도시된 비-처리예는 화살표에 의해 나타난 바와 같이 끝부분에서부터 5개의 레지스트 잔여물(검은색으로 칠해진 타원형 배선 트렌치 패턴)을 갖고, 도 10의 B에 도시된 유기 용제(시너) 처리된 예는 네 개의 레지스트 잔여물을 갖고, 도 10의 C에 도시된 산성 유기 용제 처리된 예는 한 개의 레지스트 잔여물을 가지므로, 유기 용제 처리에 의해 아민 성분이 효과적으로 제거될 수 있다는 것이 발견되었다.
상기에서, 아민 성분은 레지스트 해상도를 낮추는 반응 억제 물질로서 기능한다. 그러나, 해상도는 PR 이전의 Cu 배면 세정 단계에서 사용된 플루오르화 수소산 과산화수소의 잔여물에 의해 저하된다. 플루오르화 수소산 과산화수소의 잔여물은 어닐링 처리, 플라스마 처리, UV 처리 또는 유기 용제 처리 또는 이들의 공동 처리에 의해 효과적으로 제거될 수 있다.
제 2의 실시예
본 발명과 관련된 반도체 장치 제조 방법의 제 2의 실시예를 도 11 내지 13을 참조하여 기재한다.
도 11 내지 13은 제 2의 실시예에 따른 제1의 비아 공정의 순서를 도시하는 단면도이고, 편리성을 위해 다수의 도면으로 분할하여 도시한다. 본 실시예는 무광택 코팅이 비아홀을 완전히 채우고, 다른 부분의 구조 및 제조 방법은 제 1의 실시예와 동일하다는 특징을 갖는다.
우선, 제 1의 실시예의 경우에서, 도 11의 A에 도시된 바와 같이, Cu 등의 저층 배선이 종래의 기술에 의해 배선 기판(8) 상에 형성되고, 제 1의 에칭 정지막(7), 제 1의 층간 절연막(6), 제 2의 에칭 정지막(5), 제 2의 층간 절연막(4) 및 캡 절연막(3)이 차례로 CVD법, 플라스마 CVD법 등에 의해 형성된다. 그 후, 약 50㎚의 제 1의 무광택 코팅(2a)과 약 600㎚의 화학적 증폭형 레지스트가 캡 절연막(3) 상에 피복되고, 노광과 KrF 포토리소그래피에 의한 현상이 수행되어 제 1의 레지스트 패턴(1a)을 형성한다.
그리고, 도 11의 B에 도시된 바와 같이, 제 1의 무광택 코팅(2a), 캡 절연막(3), 제 2의 층간 절연막(4), 제 2의 에칭 정지막(5) 및 제 1의 층간 절연막(6)이 차례로 기존의 드라이 에칭에 의해 에칭되어 상기 막을 관통하는 비아홀(9)을 형성한다. 그 후, 레지스트 패턴(1a) 및 제 1의 무광택 코팅(2a)이 산소 플라스마 에싱 및 유기 박리액을 사용한 습식 처리에 의해 박리되어, 드라이 에칭의 잔여물이 제거된다.
그리고, 상기 제 1의 실시예의 경우에서, 제 2의 레지스트 패턴을 형성하기 위한 선처리로서 소저의 온도와 시간 조건하에서 어닐링 처리, 비아홀(9)의 내벽을 물리적으로 에칭하여 아민 성분을 제거하기 위한 플라스마 처리, UV 광에 의해 활성화된 산소 및 오존 등과 같은 산화제로 아민 성분을 중화하기 위한 UV 처리 또는 이들 처리법의 조합이 수행된다.
선처리에 의해 층간 절연막에서 아민 성분을 제거한 후, 도 11의 C에 도시된 바와 같이 약 50㎚의 제 2의 무광택 코팅(2b)이 피복되고 소성된다. 이 때, 본 실시예에서, 제 2의 무광택 코팅(2b) 상에 피복된 레지스트의 두께를 균일하게 하기 위해 비아홀(9)은 제 2의 무광택 코팅(2b)으로 완전히 묻혀져 패턴 해상도가 향상되고 제 2의 레지스트 패턴(1b)이 쉽게 제거될 수 있다.
그 후, 도 12의 A에 도시된 바와 같이, 화학적 증폭형 레지스트가 약 무광택 코팅(2b) 상에 600㎚의 두께로 피복되고 소성된 후, 노광 및 KrF 포토리소그래피에 의한 현상이 수행되어 배선 트렌치 패턴을 형성하기 위한 제 2의 레지스트 패턴(1b)이 형성된다(도 12의 B). 이 때, 제 1의 실시예의 경우와 같이, 무광택 코팅(2b)이 피복되기 전에 소정의 선처리가 수행되어 아민 성분의 충분량이 제거되고 레지스트 패턴의 해상도가 확실히 유지된다.
그 후, 상기 제 1의 실시예에서는 제 2의 무광택 코팅(2b), 캡 절연막(3) 및 제 2의 층간 절연막(4)이 드라이 에칭된다. 그러나, 제 2의 실시예에서, 제 2의 무광택 코팅(2b)이 비아홀(9)에 채워지고, 제 2의 무광택 코팅(2b)의 에칭 속도는 캡 절연막(3)과 제 2의 층간 절연막(4)의 에칭 속도보다 낮다. 따라서, 도 12의 C에 도시된 바와 같이 제 2의 층간 절연막(2b)만이 산소 플라스마를 사용한 이방성 에치-백에 의해 배선층 부분까지 에칭된다. 그 후, 도 13의 A에 도시된 바와 같이, 캡 절연막(3)과 제 2의 층간 절연막(4)은 에칭 스토퍼로서 제 2의 에칭 정지막(5)을 사용함에 의해 에칭되어 배선 트렌치 패턴(10)을 형성한다.
그리고, 도 13의 B에 도시된 바와 같이, 산소 플라스마 에칭 및 유기 박리액을 사용한 습식 처리에 의해, 제 2의 레지스트 패턴(1b)과 제 2의 무광택 코팅(2b)이 박리되고 드라이 에칭의 잔여물이 제거된다. 제 1의 에칭 정지막(7)이 제거된후, Cu 등의 배선 물질(11)이 배선 트렌치 패턴(10)에 삽입되고, CMP 법에 의해 그 표면이 평탄화되도록 연마되어 이중 상감 구조가 완성된다(도 13의 C에 도시).
SEM 포토그래프에 의해 형성된 비아가 형성된 웨이퍼를 체크하면, 패턴 해상도 감퇴가 관측되지 않고, 본 실시예의 어닐링 처리가 아민을 효과적으로 제거한다는 것이 증면된다. 본 실시예에서, 제 2의 무광택 코팅(2b)이 비아홀(9)에 채워지므로, 비아홀(9)의 상부에 레지스트가 남는다는 단점이 거의 발생하지 않는다. 또한, 비아홀(9)의 내벽으로부터 제 2의 무광택 코팅(2b)을 통해 레지스트로 연장되는 패스가 길기 때문에, 본 실시예의 장치는 아민 성분이 층간 절연막에 어느정도 남아 있더라도 아민 성분의 영향을 거의 받지 않는다.
제 3의 실시예
본 발명의 제 3의 실시예에 따른 반도체 장치의 제조 방법을 도 14 내지 16을 참조하여 설명한다. 도 14 내지 16은 제 3의 실시예에 따른 이중 하드 마스크 공정의 순서를 도시하는 단면도이며, 편리성을 위해 다수의 도면으로 분할하여 도시한다. 본 실시예는 하드 마스크를 사용하여 배선 트렌치 패턴이 형성된다는 특징이 있다.
제 1 및 제 2의 실시예의 경우와 같이, 도 14의 A에 도시된 바와 같이, Cu 등의 하층 배선이 주지의 방법에 의해 배선 기판(8) 상에 형성되고, 제 1의 에칭 정지막(7), 제 1의 층간 절연막(6), 제 2의 에칭 정지막(5) 및 제 2의 층간 절연막(4)이 CVD법, 플라스마 CVD법 등에 의해 차례로 형성된다. 그 후, 본 실시예에서, 트렌치 배선용 에칭 마스크로서 기능하는 하드 마스크막(12) 및 하드 마스크막 하부(13)는 소정의 물질을 사용하여 제 2의 층간 절연막(4) 상에 소정의 두께로 퇴적된다. 그 후, 50㎚의 제 1의 무광택 코팅(2a)과 600㎚의 화학 증폭형 레지스트가 하드 마스크막(12) 상에 피복되고, 노광 및 KrF 포토리소그래피에 의한 현상이 수행되어 제 1의 레지스트 패턴(1a)을 형성한다.
그리고, 도 14의 B에 도시된 바와 같이, 하드 마스크(12)가 종래의 드라이 에칭에 의해 제 1의 레지스트 패턴(1a)으로 에칭되어 배선 트렌치 패턴을 형성하기 위한 개구를 형성한다. 그 후, 산소 플라스마 에싱 및 유기 박리액을 사용한 습식 처리를 사용하여, 레지스트 패턴(1a) 및 무광택 코팅(2a)이 박리되고 드라이 에칭의 잔여물이 제거된다.
그 후, 도 14의 C에 도시된 바와 같이, 50㎚의 제 2의 무광택 코팅(2b)과 600㎚의 화학 증폭형 레지스트가 피복되고 소성되며, 노광 및 KrF 포토리소그래피에 의한 현상이 수행되어 제 2의 레지스트 패턴(1b)을 형성하고 비아홀을 형성한다. 이 때, 제 1 및 제 2의 실시예의 경우와 같이, 무광택 코팅(2b)의 피복 전에 소정의 선처리가 수행되어 아민 성분을 충분히 제거하고, 레지스트 패턴 해상도가 유지될 수 있다.
그리고, 도 15의 A에 도시된 바와 같이, 제 2의 무광택 코팅(2b), 하드 마스크막 하부(13), 제 2의 층간 절연막(4), 제 2의 에칭 정지막(5) 및 제 1의 층간 절연막(6)이 종래의 드라이 에칭을 통해 마스크로서 제 2의 레지스트 패턴(1b)을 사용하여 에칭되어 상기 막들을 관통하는 비아홀(9)을 형성한다.
그 후, 도 15의 B에 도시된 바와 같이, 산소 플라스마 에싱 및 유기 박리액을 사용한 습식 처리에 의해, 제 2의 레지스트 패턴(1b)과 제 2의 무광택 코팅(2b)이 박리되고 드라이 에칭의 잔여물이 제거된다.
그 후, 도 15의 C에 도시된 바와 같이, 하드 마스크막 하부(13)와 제 2의 층간 절연막(4)이 종래의 드라이 에칭법을 통해 마스크로서 하드 마스크막(12)을 사용하여 에칭되어 배선 트렌치 패턴(10)이 형성된다. 그 후, 제 2의 에칭 정지막(7)이 제거되고, Cu 등의 배선 물질(11)이 배선 트렌치 패턴(10)에 삽입되며, CMP법을 사용하여 그 표면을 평탄화하기 위해 연마되어, 이중 상감 구조가 완성된다(도 16에 도시).
모든 층간 절연막이 유기막으로 이루어질 때, 제조 공정은 다음과 같이 수정된다. 즉, 제 2의 무광택 코팅(2b), 하드 마스크막 하부(13), 제 2의 층간 절연막(4) 및 제 2의 에칭 정지막(5)이 도 15의 B의 단계에서 제 2의 레지스트 패턴(1b)을 사용하여 에칭되고, 하드 마스크막 하부(13)와 제 2의 층간 절연막(4)이 도 15의 C의 단계에서 하드 마스크막(12)을 사용하여 에칭되어 배선 트렌치 패턴(10)을 형성한다. 이와 동시에, 제 1의 층간 절연막(6)이 에칭되어 제 1의 에칭 정지막(7)까지 관통하는 비아홀(9)을 형성한다.
SEM 포토그래프에 의해 형성된 비아가 형성된 웨이퍼를 관측하면, 제 1 및 제 2의 실시예의 경우와 같이 패턴 해상도 감퇴가 관측되지 않고, 제 3의 실시예의 선처리는 아민을 제거하는데 효과적이라는 것이 증명된다. 또한, 본 실시예에서, 제 2의 레지스트 패턴(1b)이 형성될 때, 비아홀(9)이 형성되지 않으므로, 기판의 불균일성이 억제되고 제 2의 레지스트 패턴의 정밀도가 향상될 수 있다. 또한, 하드 마스크를 사용한 에칭이 수행되므로, 배선 트렌치 패턴의 공정이 용이해진다.
상기 예에서, 본 발명의 어닐링 처리, 플라스마 처리, UV 처리, 유기 용제 처리 등이 제 1의 비아 공정 또는 이중 하드 마스크 공정과 같은 이중 상감 공정에 적용된다. 그러나, 본 발명은 상기 예에 한정되지 않는다. 예를 들어, 본 발명은 아민 성분, 플루오르화 수소산 과산화수소 등과 같은 염기성 물질을 함유하는 세정액 또는 유기 박리액을 사용하는 습식 처리에 이어서 레지스트 패턴을 형성하는 단계를 포함하는 어떠한 반도체 공정에도 적용될 수 있다.
상술한 바와 같이, 본 발명의 반도체 장치 제조 방법에 따르면 다음과 같은 장점을 얻을 수 있다.
본 발명의 제 1의 효과는 제1의 비아 공정, 이중 하드 마스크 공정 등과 같은 이중 상감 공정의 경우와 같이 아민을 포함하는 세정액 또는 유기 박리액을 사용하는 습식 처리에 이어 레지스트 패턴을 형성하는 단계를 포함하는 공정에서, 레지스트 패턴 해상도 저하의 문제를 해결할 수 있다.
상기는 웨이퍼 특히, 저-유전율 층간 절연막에 남아있는 아민등과 같은 반응 억제 물질이 어닐링 처리, 플라스마 처리, UV 처리, 유기 용제 처리 등과 같은 처리를 선처리로서 수행함으로서 확실히 제거하여 레지스트 패턴을 형성하기 때문이다.
본 발명의 제 2의 효과는 무광택 코팅 등의 코팅이 용이하고 레지스트 패턴의 처리 정밀도가 향상될 수 있다는 것이다.
상기는 플라스마 처리 또는 UV 처리에 의해 표면 상태가 개선되어 무광택 코팅과 레지스트의 습윤성이 향상될 수 있기 때문이다.
상술한 바와 같이, 종래의 저-유전율막을 사용하는 종래의 이중 상감 공정에서는, 아민 등과 같은 반응 억제 물질로 인해 안정적인 레지스트 처리 형태를 얻을 수 없다. 그러나, 본 발명의 선처리를 수행함으로 인해, 안정적인 레지스트 해상도를 얻을 수 있고, 수율이 향상될 수 있다.

Claims (18)

  1. 절연막이 형성된 기판 상에 세정액 또는 유기 박리액을 사용하는 습식 처리를 수행하는 단계; 및 상기 절연막 상에 레지스트 패턴을 형성하는 단계를 포함하고,
    상기 습식 처리에 뒤이어 상기 레지스트 패턴으로서 기능하는 레지스트 또는 상기 절연막과 상기 레지스트 사이에 마련된 무광택 코팅이 피복되기 전에, 상기 유기 박리액 또는 상기 세정액에 함유된 반응 억제 물질을 제거하고 레지스트의 화학 반응을 억제하기 위한 선처리가 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 절연막은 저-유전율막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 반도체 장치 제조 방법은,
    배선 패턴이 형성된 기판 상에 적어도 제 1의 층간 절연막과 제 2의 층간 절연막을 차례로 적층하는 단계;
    상기 제 2의 층간 절연막 상에 제 1의 레지스트 패턴을 형성하고, 마스크로서 상기 제 1의 레지스트 패턴을 사용하는 드라이 에칭에 의해 제 1의 층간 절연막과 제 2의 층간 절연막을 관통하는 비아홀을 형성하는 단계;
    유기 박리액으로 에칭 잔여물을 제거하는 처리와 세정액으로 세정하는 처리 중 적어도 하나의 습식 처리를 수행하는 단계;
    상기 제 2의 층간 절연막 상에 제 2의 레지스트 패턴을 형성하는 단계;
    마스크로서 상기 제 2의 레지스트 패턴을 사용함으로써 상기 제 2의 층간 절연막을 에칭하여 배선 트렌치 패턴을 형성하는 단계; 및
    상기 비아홀과 상기 배선 트렌치 패턴에 배선 물질을 삽입하고 삽입된 배선 물질의 표면을 연마하여 배선 패턴을 형성하는 단계를 포함하고,
    상기 습식 처리에 이어 상기 제 2의 레지스트 패턴으로서 기능하는 레지스트 또는 상기 제 2의 절연막과 상기 레지스트 사이에 마련된 무광택 코팅이 피복되기 전에, 유기 박리액 또는 세정액에 함유되고 상기 레지스트의 화학 반응을 억제하는 반응 억제 물질을 제거하기 위한 선처리를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 반도체 장치 제조 방법에 있어서,
    적어도 제 1의 층간 절연막, 제 2의 층간 절연막 및 무기 물질로 이루어진 마스크 부재를 적층하는 단계;
    상기 마스크 부재 상에 제 1의 레지스트 패턴을 형성하고 상기 제 1의 레지스트 패턴을 사용함으로써 상기 마스크 부재를 에칭하여 하드 마스크를 형성하는 단계;
    유기 박리액을 사용하여 에칭 잔여물을 제거하기 위한 처리와 세정액을 사용하는 세정 처리중 적어도 하나의 습식 처리를 수행하는 단계;
    상기 하드 마스크 상에 제 2의 레지스트 패턴을 형성하는 단계;
    마스크로서 상기 제 2의 레지스트 패턴을 사용하는 드라이 에칭을 사용함으로써 상기 제 1의 층간 절연막과 상기 제 2의 층간 절연막을 관통하는 비아홀을 형성하는 단계;
    상기 제 2의 레지스트 패턴을 제거한 후 상기 하드 마스크를 사용함으로써 상기 제 2의 층간 절연막을 에칭하여 배선 트렌치 패턴을 형성하는 단계; 및
    상기 비아홀과 상기 트렌치 패턴내에 배선 물질을 삽입하고 상기 배선 물질의 표면을 연마하여 배선 패턴을 형성하는 단계를 포함하고,
    습식 처리에 뒤이어 상기 제 2의 절연막과 상기 레지스트 사이에 마련된 무광택 코팅 또는 상기 제 2의 레지스트 패턴이 피복되기 전에, 유기 박리액 또는 세정액에 함유되고 상기 레지스트의 화학 반응을 억제하는 반응 억제 물질을 제거하기 위한 선처리가 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 3 또는 4항에 있어서,
    상기 제 1의 층간 절연막과 상기 제 2의 층간 절연막 중 적어도 하나는 저-유전율막으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 1, 3 또는 4항 중 어느 한 항에 있어서,
    상기 반응 억제 물질은 염기성 물질을 포함하여, 노광으로 인해 상기 레지스트에 발생하는 산 촉매 작용이 상기 염기성 물질에 의해 억제되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 염기성 물질은 아민을 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1, 3 또는 4항 중 어느 한 항에 있어서,
    어닐링 처리, UV 처리, 플라스마 처리 및 유기 용제 처리 중 적어도 하나가 선처리로서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 선처리는 상기 어닐링 처리가 수행된 후 상기 UV 처리를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 어닐링 처리는 상기 절연막, 상기 제 1의 층간 절연막 또는 상기 제 2의 층간 절연막에 흡수되거나 침투된 상기 반응 억제 물질을 제거하기 위해 소정의 온도에서 어닐링을 수행하기 위한 처리를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 10항에 있어서,
    상기 어닐링 처리는 150 내지 450℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 어닐링 처리는 상기 무광택 코팅 또는 상기 레지스트의 소성 온도보다 높은 온도에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 10항에 있어서,
    상기 어닐링 처리는 감압 상태, 질소 가스 분위기, 비활성 가스 분위기 또는 수소 분위기 하에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 8항에 있어서,
    상기 UV 처리는 상기 절연막, 상기 제 1의 층간 절연막 또는 상기 제 2의 층간 절연막으로 흡수되거나 침투된 상기 반응 억제 물질을 UV광의 조사에 의해 활성화된 산소 또는 오존으로 중화시키기 위한 처리를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 8항에 있어서,
    상기 플라스마 처리는 상기 절연막, 상기 제 1의 층간 절연막 또는 상기 제 2의 층간 절연막으로 흡수되거나 침투된 상기 반응 억제 물질을 산소, 질소 및 암모니아 중 적어도 하나를 포함하는 플라스마로 에칭하기 위한 처리를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 8항에 있어서,
    상기 유기 용제 처리는 폴리피렌글리콜 모노메틸 에테르 아세테이트(polypyreneglycol monomethyl ether acetate), 폴리피렌글리콜 모노메틸 에테르(polypyreneglycol monomethyl ether), 에틸 락테이트(ethyl lactate), 사이클로헥사논(cyclohexanone) 및 메틸 에틸 케톤(methyl ethyl ketone) 중 어느 하나를 포함하는 유기 용제를 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 유기 용제는 산성 물질을 함유하여, 상기 절연막, 상기 제 1의 층간 절연막 또는 상기 제 2의 층간 절연막으로 흡수되거나 침투된 상기 반응 억제 물질을 상기 산성 물질에 의해 중화시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 16항에 있어서,
    상기 유기 용제는 약염기성 물질을 함유하며, 상기 절연막, 상기 제 1의 층간 절연막 또는 상기 제 2의 층간 절연막으로 흡수되거나 침투된 상기 반응 억제 물질은 상기 약산성 물질로 치환되는 것을 특징으로 하는 반도체 장치 제조 방법.
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