KR20030095217A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030095217A
KR20030095217A KR10-2003-0019555A KR20030019555A KR20030095217A KR 20030095217 A KR20030095217 A KR 20030095217A KR 20030019555 A KR20030019555 A KR 20030019555A KR 20030095217 A KR20030095217 A KR 20030095217A
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insulating film
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sioc
interlayer insulating
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KR10-2003-0019555A
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카카무카츠미
와타타니히로부미
이케다마사노부
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후지쯔 가부시끼가이샤
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Abstract

층간 절연막으로서의 SiOC막과, 반사 방지막으로서의 SiN막으로 이루어지는 반도체 장치에 있어서, 상기 층간 절연막인 SiOC막 상에 상기 반사 방지막인 실리콘 질화막을 형성한 후 화학 증폭형 레지스트막을 형성하여, 이중 다마신(damascene) 구조를 패터닝(patterning)하는 경우, 화학 증폭형 레지스트막의 용해 저해 현상을 억제할 수 있다.
반도체 기판 상에 컨택트 패턴을 형성한 후, 컨택트 패턴 상에 배선 패턴을 형성하고, 배선 패턴상에 SiC막, 제1의 SiOC막, SiC막 및 제2의 SiOC막, 확산 방지막으로서의 USG막 및 반사 방지막으로서의 실리콘 질화막을 형성한 구조로 한 후에, 화학 증폭형 레지스트막 및 도시하지 않은 화학 증폭형 레지스트막을 이용하여 이중 다마신 구조를 형성함으로써, 반사 방지막으로서의 실리콘 질화막의 형성 중에 발생하는 N2가 반사 방지막으로서의 실리콘 질화막의 하층에 형성된 제2의 SiOC막 속으로 확산되는 것을 막을 수 있어, 상기 N2가 제2의 SiOC막 중의 H기와 반응하여 NH 등의 아민기가 제2의 SiOC막 속에서 생성되는 것을 막을 수 있어, 화학 증폭형 레지스트막의 용해 저해 현상을 억제할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 층간 절연막에 C 또는 H를 포함하는 산화막과, 화학 증폭형(chemically amplified) 포토레지스트(photo resist)를 이용하여 형성되는 반도체 장치에 관한 것이다.
오늘날의 반도체 장치에서는 미세화, 저소비 전력화 및 고속화 등의 요구를 감안하여, 배선 구조, 특히 다층 배선 구조의 형성에 저항값이 낮은 Cu를 이용한 다마신법(damascene process)이 적용되고 있다. 그리고 동시에, 기생 용량을 저감하기 위해서, 다층 배선 구조 중에 있어서 저유전율의 층간 절연막의 사용이 검토되고 있다. 층간 절연막 재료에 있어서 비유전율의 감소에 대한 요청은 ULSI의 미세화가 진전됨에 따라 점점 더 강해지고 있다.
상기 저유전율 막의 한 예로 SiOC막이 있다.
반도체 장치의 미세화에 따라, 미세한 패턴을 형성하기 위한 포토리소그래피(photolithography)의 노광(exposing light) 광원으로서, KrF 엑시마 레이저(파장 248 nm)가 사용되고 있다. 상기 KrF 엑시마 레이저용의 레지스트막에는 원(遠) UV 광에 대하여 투명성이 높고, 미세한 패턴의 형성을 가능하게 하는 감도가 우수한 화학 증폭형 레지스트막(chemically amplified resist film)이 이용되고 있다.
그러나, 광원의 파장이 짧아질수록, 반도체 장치의 기초에 있어서의 반사율이 높아지고, 또한 파장이 협대역화되기 때문에 정재파가 생기기 쉽다. 정재파가생기면, 반도체 장치의 계단부에서 빛이 누설되어 패턴이 결손되거나, 레지스트막 두께의 변화에 따라 해상선(resolution line) 폭이 주기적으로 변화되는 하는 현상이 발생한다. 그 때문에, 피가공막 상에 정재파 억제 효과를 갖는 반사 방지막을 형성한 후에 피가공막의 에칭을 실시하는 프로세스가 필수적이다.
이러한 레지스트막의 패턴 결손을 막는 방법으로서, Al 배선 패턴을 형성하는 경우에 대해서는 예컨대 일본 특허 공개 공보 평11-97442호에, 도 1에 도시하는 구조 및 프로세스가 개시되어 있다.
도 1a 및 도 1b는 상기 종래 기술의 반사 방지막 및 반응 방지막을 이용한 반도체 장치의 제조 공정을 도시한 것이다.
도 1a에 도시한 바와 같이, 반도체 기판(1) 상에 실리콘 산화막(2), 알루미늄 배선(3) 및 반사 방지막으로 되는 실리콘 산질화막(4)과, 반응 방지막으로 되는 실리콘 산화막(5)과, 화학 증폭형 레지스트막(6)을 순서대로 형성한다.
실리콘 산질화막(4)을 형성하는 목적은 정재파 효과 억제를 위한 반사 방지막이다. 그러나 실리콘 산질화막(4) 자체는 불안정하며, 그 때문에 대기중의 암모니아(NH3)나 아민(R-NH2) 등의 염기 물질이 실리콘 산질화막(4)의 표면에 흡착되어, 화학 증폭형 레지스트막(6)에 포함되어 있는 산과 중화 반응을 일으켜, 화학 증폭형 레지스트막의 산화 반응을 저해하여 화학 증폭형 레지스트(6)에 패터닝이 형성되지 않는 문제가 발생한다.
그 때문에, 화학적으로 안정된 반응 방지막으로서 실리콘 산화막(2)이 실리콘 산질화막(4)과 화학 증폭형 레지스트(6) 사이에 형성된다. 또한 실리콘 산화막(2)은 화학 증폭형 레지스트막(6)과의 계면에서의 패턴 드래깅(dragging) 발생을 억제하고 있다.
앞서 말한 것과 같이, 도 1b에 도시한 바와 같은 알루미늄 배선(3) 상에, 반사 방지막으로 되는 실리콘 산질화막(4)과, 반응 방지막으로 되는 실리콘 산화막(5)을 형성한 후에 화학 증폭형 레지스트막(6)을 패터닝하면 정재파를 억제할 수 있고, 그것에 더하여 반사 방지막 상에 염기성 물질이 흡착되는 것을 억제할 수 있기 때문에, 레지스트 패턴 드래깅을 억제할 수 있는 동시에 정재파 효과가 적고 선폭의 제어성이 우수한 패턴을 형성할 수 있다.
앞서도 설명한 바와 같이, 오늘날의 반도체 장치에서는 미세화, 저소비 전력화 및 고속화 등의 요구에 따라 저유전율 층간 절연막의 사용이 검토되고 있다. 저유전율 층간 절연막에의 적용이 기대되는 절연막의 하나로서 SiOC막이 있다.
SiOC막은 소스 가스(source gas)로서, Si(CH3)4, Si(CH3)3H 등을 이용하여, 플라즈마 CVD법에 의해 형성되는 저유전율 절연막이다.
도 2에 USG(비도핑 실리케이트 유리)막과 SiOC막의 FT-IR(푸리에 변환 적외 흡수 스펙트럼) 측정 결과를 도시한다.
도 2를 참조하건대, SiOC막은 막 중에 C-H기, Si-CH3기, SiC기 및 Si-OCH기를 포함하는 산화막이다. 또, SiOC막의 막 밀도는 1.3 g/cc로 낮다. 이에 대하여 USG막은 CVD법에 의해 형성된 산화막이며, SiO 결합만이 관측되고 있다. USG막은실질적으로 C 등의 도펀트(dopant)를 포함하지 않기 때문에 밀도가 높고, 또 유전율도 높다.
도 3∼8은 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정을 도시한다.
도 3에 도시한 바와 같이, 반도체 기판(101) 상에 실리콘 질화막(111)과 층간 절연막(151)을 형성한 후, 도시하지 않은 컨택트 홀(contact hole) 형성용의 화학 증폭형 레지스트막을 층간 절연막(151) 상에 패터닝한 후 에칭을 실시하여, 도시하지 않은 상기 컨택트 홀을 형성한다.
다음으로, 도시하지 않은 상기 컨택트 홀 내부에 밀착층(121)을 상기 컨택트 홀의 내부 형상을 따라서 형성하고 또한 상기 컨택트 홀 내부에 텅스텐막(131)을 채운 후, CMP법을 이용하여 필요 없는 밀착층(121)과 텅스텐막(131)을 제거하여 컨택트 패턴(141)을 형성한다. 다음으로, 컨택트 패턴(141) 상에 실리콘 질화막(112), SiOC막(161) 및 반사 방지막으로서 사용되는 실리콘 질화막(301)을 순서대로 형성한다. 다음으로, 도시하지 않은 배선 패턴 형성용의 화학 증폭형 레지스트막을 상기 실리콘 질화막(301) 상에 형성하여, 원하는 배선 패턴에 대응한 형상의 레지스트창(resist window)을 형성한다.
다음으로, 상기 화학 증폭형 레지스트막을 마스크로 하여 에칭을 행하여, 상기 실리콘 질화막(301), 실리콘 질화막(112) 및 층간 절연막(151)을 관통하여, 도시하지 않은 배선 패턴용의 홈을 형성한다.
다음으로, 상기 배선 패턴용의 홈 내부에 Ta막을 홈 형상을 따라서 형성하고, 또한 Cu막이 상기 홈을 채우도록 형성하여, CMP법을 이용하여 상기 SiOC막 상의 필요 없는 Ta막과 Cu막을 제거하고, 상기 배선 패턴용 홈의 내부에만 Ta막과 Cu막으로 이루어지는 배선 패턴(211)을 형성한다.
도 3의 공정에서는, 이어서 배선 패턴(211) 상에 실리콘 질화막(113), SiOC 막(162), 실리콘 질화막(114), SiOC막(163) 및 반사 방지막인 실리콘 질화막(302)을 순서대로 형성한다.
다음으로, 도 4에 도시한 바와 같이, 반사 방지막으로서의 실리콘 질화막(302) 상에 비어 패턴(via pattern) 형성용의 화학 증폭형 레지스트막(182)을 패터닝하여 레지스트창(182a)을 형성한다.
또, 도 4 중의 레지스트창(182a)과 같이, 도면 중의 벽을 나타냄으로써 공간 전체를 나타내기로 한다.
다음으로, 도 5에 도시한 바와 같이, 화학 증폭형 레지스트막(182)을 마스크로 하여 에칭한다. 그 결과, 레지스트 창(182a)의 형상은 SiOC막(162), 실리콘 질화막(114), SiOC막(163) 및 반사 방지막인 실리콘 질화막(302)에 전사(transfer)되고, 대응한 형상의 개구부(162a), 개구부(114a), 개구부(163a) 및 개구부(302a)가 형성된다.
다음으로, 도 6에 도시한 바와 같이, 개구부(162a)의 실리콘 질화막(113) 상에 수지(resin) 등으로 이루어지는 보호막(221)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 반사 방지막으로서의 실리콘 질화막(302) 상에, 형성하고자 하는 배선 패턴에 대응한 레지스트 개구부(183b)를갖는 화학 증폭형 레지스트막(183)을 형성하고, 또한 도 8의 공정에서 실리콘 질화막(302) 및 그 아래의 SiOC막(163)을, 화학 증폭형 레지스트막(183)을 마스크로 드라이 에칭을 하여, 상기 레지스트 개구부(183b)에 대응한 배선 홈 패턴을 형성한다.
또한 상기 비어 패턴(162a)으로부터 상기 보호막(221)을 제거하여, Ta 등의 배리어(barrier) 메탈막(metal film)을 형성한 후, Cu 등의 도체로 상기 배선 홈 패턴 및 비어 패턴을 채우고, 또한 필요 없는 배리어 메탈막 및 Cu 층을 CMP법에 의해 제거함으로써, 원하는 비어 콘택트(via contact)를 갖는 Cu 배선 패턴을 형성할 수 있다.
한편 도 7에 도시한 바와 같이, 반사 방지막으로서의 실리콘 질화막(302) 상에, 배선 패턴 형성용의 화학 증폭형 레지스트막(183)을 형성한 경우에는, 비어 패턴 형성용 홀(hole)의 보호막(221) 상에 화학 증폭형 레지스트막(231)이 현상후에도 용해되지 않고 남는 경우가 있다.
또한 도 7에 도시한 구조에서는, 도 8에 도시한 바와 같이 용해되지 않고 남은 화학 증폭형 레지스트막(231)과 접하고 있는 SiOC막(163), 혹은 근방의 SiOC막(163)에 배선 패턴 형성을 위한 에칭을 행한 경우에, 용해되지 않고 남은 화학 증폭형 레지스트막(231)에 의한 섀도윙 효과(shadowing effect)에 의해, 에칭 잔류물(241)이 SiOC막(163) 내의 비어 패턴 형성용 홀 주위에 슬리브형(sleeve-like)으로 형성되어, 배선 패턴용의 홈을 형성할 수 없는 문제가 발생하는 경우가있다.
따라서 본 발명은 상기 사정을 감안하여 이루어진 것으로, 층간 절연막에 SiOC막을 사용하고, 그 상층에 반사 방지막으로서의 실리콘 질화막을 형성하여, 이중 다마신법을 적용한 다층 배선 구조의 반도체 장치에 있어서 화학 증폭형 레지스트막의 용해 저해 현상을 방지하고, 또 패턴의 치수 정밀도가 우수한 반도체 장치를 제공하는 것을 과제로 한다.
도 1a 및 도 1b는 종래 기술의 반사 방지막 및 반응 방지막을 이용한 반도체 장치의 제조 공정을 도시한 도면.
도 2는 USG막과 SiOC막의 FT-IR 분석 장치에 의한 막의 분석 결과를 도시한 도표.
도 3은 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정 중 제1 단계를 도시한 도면.
도 4는 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정 중 제2 단계를 도시한 도면.
도 5는 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정 중 제3 단계를 도시한 도면.
도 6은 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정 중 제4 단계를 도시한 도면.
도 7은 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체 장치의 제조 공정 중 제5 단계를 도시한 도면.
도 8은 종래 기술을 이용하여 층간 절연막에 SiOC막을 적용한 경우의 반도체장치의 제조 공정 중 제6 단계를 도시한 도면.
도 9는 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 USG막과, 스토퍼 겸 확산 방지막으로서 SiN막을 적층(laminate)시킨 반도체 장치의 제조 공정을 도시한 도면.
도 10은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 FSG막과, 스토퍼(stopper) 겸 확산 방지막으로서 SiN막을 적층시킨 반도체 장치의 제조 공정을 도시한 도면.
도 11은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 FSG막과, 스토퍼 겸 확산 방지막으로서 SiC막을 적층시킨 반도체 장치의 제조 공정을 도시한 도면.
도 12는 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 SiOC막과, 스토퍼 겸 확산 방지막으로서 SiC막을 적층시킨 반도체 장치의 제조 공정을 도시한 도면.
도 13은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 SiOC막과, 스토퍼 겸 확산 방지막으로서 SiC막을 적층시키고, 최상층의 SiOC막 상에 반사 방지막으로서의 SiN막을 형성한 반도체 장치의 구조를 도시한 도면.
도 14는 반도체 장치의 SiOC막(163)과 반사 방지막인 SiN 막 사이에 산화막(311)을 형성한 반도체 장치의 제조 공정을 도시한 도면.
도 15는 층간 절연막인 SiOC막과 반사 방지막으로서의 실리콘 질화막 사이에 형성한 절연막의 종류와 막 두께에 의한, 화학 증폭형 레지스트막의 용해 저해 현상의 발생 유무를 확인한 실험 결과표.
도 16은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제1 단계를 도시한 도면.
도 17은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제2 단계를 도시한 도면.
도 18은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제3 단계를 도시한 도면.
도 19는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제 4단계를 도시한 도면.
도 20은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제5 단계를 도시한 도면.
도 21은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제6 단계를 도시한 도면.
도 22는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제7 단계를 도시한 도면.
도 23은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제8 단계를 도시한 도면.
도 24는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제9 단계를 도시한 도면.
도 25는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제10단계를 도시한 도면.
도 26은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제11 단계를 도시한 도면.
도 27은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제12 단계를 도시한 도면.
도 28은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제13 단계를 도시한 도면.
도 29는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제14 단계를 도시한 도면.
도 30은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제15 단계를 도시한 도면.
도 31은 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정 중 제16 단계를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
1, 101 : 반도체 기판
2, 5 : 실리콘 산화막(silicon oxide film)
3 : 알루미늄 배선층
4 : 실리콘 산질화막(silicon oxynitride film)
6, 181, 182, 183, 231 : 화학 증폭형 레지스트막
181a, 182a, 183b
111, 112, 113, 114, 301, 302 : 실리콘 질화막(silicon nitride film)
112a, 114a, 302a, 302b, 301a
121 : 밀착층
131 : 텅스텐막
141 : 컨택트 패턴(contact pattern)
151 : 층간 절연막
161, 162, 163 : SiOC막
161a, 162a, 163a, 163b
171, 172, 173, 174 : SiC막
172a, 173a, 173b
191 : Ta막
201 : Cu막
211 : 배선 패턴
221 : 보호막
241 : 에칭 잔류물(etching residues)
251, 252, 253, 254 : USG막
252a, 252b
261, 262, 263 : FSG막
311 : 산화막
본 발명은, 기판과 상기 기판 상에 형성된 다층 배선 구조로 이루어지는 반도체 장치에 의해 상기 과제를 해결하는 바, 상기 반도체 장치는 상기 다층 배선 구조는 탄소를 포함하는 실리콘 산화막으로 이루어지는 층간 절연막 및 상기 층간 절연막 상에 형성된 질소를 포함하지 않는 절연막과, 상기 질소를 포함하지 않는 절연막 상에 형성된 질소를 포함하는 절연막으로 이루어지는 것을 특징으로 한다.
상기 구성에 있어서, 상기 층간 절연막은 다공질 절연막에 의해 형성되는 것이 바람직하다.
상기 절연막은 CVD 산화막에 의해 형성되는 것이 바람직하다. 상기 구성에 있어서, 상기 절연막은 TEOS{Tetraethoxysilane, Si(OC2H5)4} 가스를 사용한 비(非)도핑 실리케이트막(silicate film)에 의해 형성되는 것이 바람직하다. 또, 상기 절연막은 SiC막에 의해 형성되는 것이 바람직하다. 또한, 상기 절연막은 인(燐) 도핑 실리케이트막에 의해 형성되는 것이 바람직하다. 상기 절연막은 상기 층간 절연막보다 고밀도의 SiOC막에 의해 형성되는 것이 바람직하다.
상기 구성에 있어서 상기 절연막은 막 두께가 100 nm 이하로 형성되는 것이 바람직하다. 또한 상기 절연막은 막 두께가 30 nm 이하로 형성되는 것이 바람직하다.
상기 구성에 있어서, 상기 층간 절연막 중에는 도체에 의해 채워진 배선 홈이 형성되어 있고, 상기 기판과 상기 층간 절연막 사이에는 별도의 층간 절연막이 형성되어 있으며, 상기 별도의 층간 절연막 중에는 상기 도체에 의해 채워져 상기 배선 홈으로부터 연장되는 비어 컨택트가 형성되도록 하는 것이 바람직하다.
또한 본 발명은 상기 과제를, 기판 상에 탄소를 포함하는 산화막으로 이루어지는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 상에, 질소를 포함하지 않는 가스에 의해, 절연막을 형성하는 공정과, 상기 절연막 상에 반사 방지막을 형성하는 공정과, 상기 반사 방지막 상에 화학 증폭형 레지스트막을 형성하는 공정과, 상기 화학 증폭형 레지스트막을 패터닝하는 공정을 포함하는 것을 특징으로 하는, 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 의해 해결한다.
또한 본 발명은 상기 과제를, 기판 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 상에 탄소를 포함하는 실리콘 산화막으로 이루어지는 제2 층간 절연막을 형성하는 공정과, 상기 제2 층간 절연막 상에 절연막을 형성하는 공정과, 상기 절연막 상에 반사 방지막을 형성하는 공정과, 상기 제1 및 제2 층간 절연막 중에, 상기 제1 개구부를 형성하는 공정과, 상기 제2 층간 절연막 중에, 상기 반사 방지막 상에 형성된 화학 증폭형 레지스트막을 마스크로 하여, 제2 개구부를 형성하는 공정으로 이루어지며, 상기 절연막은 질소를 포함하지 않는 가스에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
상기 구성에 있어서, 상기 제1 및 제2 층간 절연막은 모두 탄소를 포함하는 실리콘 산화막으로 형성되는 것이 바람직하다. 상기 탄소를 포함하는 실리콘 산화막은 다공질막에 의해 형성되는 것이 바람직하다. 상기 절연막은 TEOS 가스를 사용한 CVD법에 의해 형성되는 것이 바람직하다. 상기 절연막은 성장 가스로서 테트라메틸실란{Tetramethylsilane, Si(CH3)4}과, CO2를 이용한 SiC막에 의해 형성되는 것이 바람직하다. 상기 절연막은 PSG막에 의해 형성되는 것이 바람직하다. 또한 상기 절연막은 성장 가스로서 테트라메틸시클로테트라실옥산{Tetramethelcyclotetrasiloxane, CH3(H)SiO4}, CO2및 O2를 이용한 상기 층간 절연막보다 고밀도의 SiOC막에 의해 형성되는 것이 바람직하다.
상기 구성에 있어서, 상기 반사 방지막은 성장 가스로서 SiH4, NH3및 N2를 이용한 SiN막에 의해 형성되는 것이 바람직하다. 상기 절연막은 막 두께가 100 nm 이하로 형성되는 것이 바람직하다. 또한, 상기 절연막은 막 두께가 30 nm 이하로 형성되는 것이 바람직하다.
<작용>
본 발명에 따르면, 탄소를 포함하는 실리콘 산화막으로 이루어지는 상기 층간 절연막과 질소를 포함하는 상기 절연막 사이에, 질소를 포함하지 않는 상기 절연막을 형성함으로써, 질소를 포함하는 상기 절연막의 형성 중에 발생하는 질소 가스의, 탄소를 포함하는 실리콘 산화막으로 이루어지는 상기 층간 절연막 속으로의 확산을 막아 상기 질소 가스와 상기 층간 절연막에 있는 H기와의 반응에 의한 NH 등의 아민기가 상기 층간 절연막 중에서 생성되는 것을 막을 수 있다. 그 때문에, 상기 층간 절연막에 접하는 화학 증폭형 레지스트막의 용해 저해 현상을 막을 수 있어 다층 배선 구조의 반도체 장치의 양호한 패터닝을 행할 수 있다.
화학 증폭형 레지스트막(포지티브형)은 광원에 노출되는 것에 의해 산을 발생하고, 그 후의 열처리에 의해 반응 생성물의 극성을 변화시키는 화합물을 포함하고 있다. 그리하여 발생한 산의 촉매 반응에 의해 극성화가 일어나, 화학 증폭형 레지스트막이 현상액에 대한 용해성을 갖게 되어 패터닝이 이루어진다. 또 화학 증폭형 레지스트막(네가티브형)은 광원에 노출된 후의 열처리에 의해 반응 생성물을 크로스링크(cross-link)시켜주는 화합물을 포함하며, 발생한 산의 촉매 반응에 의해 크로스링크된다. 결과적으로 상기 레지스트막이 현상액에 대하여 고정되게 되어 패터닝이 수행된다.
따라서 도 7, 8에 있어서와 같은 화학 증폭형 레지스트막(231)의 용해 저해 현상은 산화 반응이 저해됨으로써 발생한 것으로 생각된다. 즉, 도 7에 도시한 반도체 장치의 구조에 있어서, 화학 증폭형 레지스트막(231)에의 알칼리 물질 공급에 의한 중화 반응이 발생했다고 생각된다.
SiC막, SiOC막 및 반사 방지막으로서의 실리콘 질화막의 성장 가스를 비교하면, SiC막의 성장 가스에는 테트라에틸실란{Tetramethylsilane, Si(CH3)4}과 CO2가 사용되고 있고, SiOC막의 성장 가스에는 테트라에틸시클로테트라실옥산{Tetramethelcyclotetrasiloxane, CH3(H)SiO4}, CO2및 O2가 사용되고 있고, 또 반사 방지막으로서의 실리콘 질화막의 성장 가스에는 SiH4와, NH3과, N2가 사용되고 있다.
그리하여 상기 성장 가스와 도 7에 도시한 반도체 장치의 구조에 있어서 화학 증폭형 레지스트막(231)의 용해 저해 현상을 고찰하자면, 반사 방지막으로서의 실리콘 질화막(302)의 형성 중에 발생하는 NH3가 분해되거나, 혹은 N2가 반사 방지막으로서의 실리콘 질화막(302)의 하층에 형성된 SiOC막(163) 중으로 확산되어, SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되는 과정을 생각할 수 있다. 이와 같이 하여 생성한 아민기는 비어 홀(via hole) 내의 보호막(221) 상에 형성된 화학 증폭형 레지스트막(231)에 공급되어, 화학 증폭형 레지스트막(231)의 산화 반응을 저해함으로써 상기 화학 증폭형 레지스트막(231)의 용해 저해 현상이 발생했다고 생각된다.
층간 절연막에 SiOC막을 사용하고, 그 상층에 반사 방지막으로서 실리콘 질화막을 형성하여, 이중 다마신법을 이용하여 다층 배선 구조의 반도체 장치를 작성하는 경우 종래 기술의 방법에서는, 도 7에 도시한 SiOC막(163) 상에 실리콘 질화막(302)이 반사 방지막으로서 형성되지만, 실리콘 질화막(302) 중에는 질소(N)가포함되어 있어 상기 질소가 SiOC막(163) 중의 H기와 반응하면, NH 등의 아민기가 SiOC막(163) 속에서 생성된다. 이와 같이 하여 형성된 아민기가 상기 비어 홀 내의 화학 증폭형 레지스트막(231)에 공급되면, 광 산화물(photooxide)을 중화시켜 버려, 산화 반응의 저해 현상을 낳는 것으로 생각된다.
다음으로, 본 발명의 기초가 되는 연구에 있어서, 이중 다마신 구조를 형성하는 영역의 층간 절연막과 스토퍼 겸 확산 방지막의 조합을 여러가지로 변화시켜, 최상층의 층간 절연막 상에 반사 방지막으로서의 실리콘 질화막을 형성하여, 비어 홀 내의 보호막 상의 화학 증폭 레지스트막이 용해 저해 현상을 받는지의 여부에 관해서 본 발명의 발명자가 실험 한 결과를 나타낸다.
도 9는 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서의 USG막과, 스토퍼 겸 확산 방지막으로서의 실리콘 질화막을 적층시킨 반도체 장치의 구조를 도시한다.
반도체 기판(101) 상에 실리콘 질화막(111)과 USG막(251)을 형성한 후에, 도시하지 않은 컨택트 홀 형성용의 화학 증폭형 레지스트막을 층간 절연막(251) 상에 패터닝하고 에칭하여 상기 컨택트 홀을 형성한다.
다음으로, 상기 컨택트 홀 내부에 밀착층(121)과 텅스텐막(131)을 형성한 후, CMP법을 이용하여 상기 컨택트 홀 이외의 밀착층(121)과 텅스텐막(131)을 제거하여 컨택트 패턴(l41)을 형성한다.
이어서, 컨택트 패턴(141) 상에 실리콘 질화막(112), USG막(252) 및 도시하지 않은 반사 방지막으로서의 SiN막을 형성한다. 다음으로, 도시하지 않은 배선 패턴 형성용의 화학 증폭형 레지스트막을 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막 상에 패터닝한다. 다음으로, 도시하지 않은 상기 배선 패턴 형성용의 화학 증폭형 레지스트막을 마스크로 하여 에칭하고, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막, 실리콘 질화막(112), USG막(252)을 관통하여, 도시하지 않은 배선 패턴용의 홈을 형성한다. 다음으로, 도시하지 않은 상기 배선 패턴용의 홈의 내부에 Ta막(191)과 Cu막(201)을 형성하고, CMP법을 이용하여 상기 배선 패턴용의 홈 내부에만 Ta막(191)과 Cu막(201)을 남기고 배선 패턴(211)을 형성한다.
다음으로, 배선 패턴(211) 상에 실리콘 질화막(113), USG막(253), 실리콘 질화막(114), USG막(254) 및 반사 방지막으로서의 실리콘 질화막(302)을 형성한다.
이러한 도 9에 도시한 반도체 장치의 구조에 있어서, 먼저 설명한 도 4∼8에 도시한 공정과 마찬가지로 이중 다마신 구조를 형성한 바, 먼저 설명했던 것과 같은 화학 증폭형 레지스트막의 용해 저해 현상은 발생하지 않았다.
도 10은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서의 FSG막과, 스토퍼 겸 확산 방지막으로서의 실리콘 질화막을 적층시킨 반도체 장치의 구조를 도시한 것이다.
컨택트 패턴 형성까지의 공정은 앞서 설명한 도 9와 마찬가지기 때문에 대응하는 참조 부호를 붙여 설명을 생략한다.
컨택트 패턴(141) 형성 후 컨택트 패턴(141) 상에 실리콘 질화막(112), FSG막(261) 및 도시하지 않은 반사 방지막으로서의 실리콘 질화막을 형성한다. 다음으로, 도시하지 않은 배선 패턴 형성용의 화학 증폭형 레지스트막을, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막 상에 패터닝한다. 다음으로, 도시하지 않은 상기 배선 패턴 형성용의 화학 증폭형 레지스트막을 마스크로 하여 에칭을 실시하고, 도시하지 않은 상기 반사 방지막으로서의 SiN막, 실리콘 질화막(112), FSG막(261)을 관통하여, 도시하지 않은 배선 패턴용의 홈을 형성한다. 다음으로, 도시하지 않은 상기 배선 패턴용의 홈 내부에 Ta막(191)과 Cu막(201)을 형성하고, CMP법을 이용하여 상기 배선 패턴용의 홈의 내부에만 Ta막(191)과 Cu막(201)을 남겨 배선 패턴(211)을 형성한다.
다음으로, 배선 패턴(211) 상에 실리콘 질화막(113), FSG막(262), 실리콘 질화막(114), FSG막(263) 및 반사 방지막으로서의 실리콘 질화막(302)을 형성한다.
이러한 도 10에 도시한 반도체 장치의 구조에 있어서, 앞서 설명한 도 4∼8에 도시한 공정과 같이 이중 다마신 구조를 형성한 경우, 화학 증폭형 레지스트막의 용해 저해 현상은 발생하지 않는 것이 확인되었다.
도 11은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서의 FSG막과, 스토퍼 겸 확산 방지막으로서의 SiC막을 적층시킨 반도체 장치의 구조를 도시한 것이다.
컨택트 패턴 형성까지의 공정은 앞서 설명한 도 9와 마찬가지기 때문에 대응하는 참조 부호를 붙여 설명을 생략한다.
컨택트 패턴(141) 형성 후, 컨택트 패턴(141) 상에 SiC막(171), FSG막(261) 및 도시하지 않은 반사 방지막으로서의 실리콘 질화막을 형성한다. 다음으로, 도시하지 않은 배선 패턴 형성용의 화학 증폭형 레지스트막을, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막 상에 패터닝한다. 다음으로, 도시하지 않은 상기 배선 패턴 형성용의 화학 증폭형 레지스트막을 마스크로 하여 에칭을 실시하고, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막, SiC막(171), FSG막(261)을 관통하여, 도시하지 않은 배선 패턴용의 홈을 형성한다. 다음으로, 도시하지 않은 상기 배선 패턴용의 홈 내부에 Ta막(191)과 Cu막(201)을 형성하고, CMP법을 이용하여 상기 배선 패턴용의 홈의 내부에만 Ta막(191)과 Cu막(201)을 남겨 배선 패턴(211)을 형성한다.
다음으로, 배선 패턴(2l1) 상에 SiC막(172), FSG막(262), SiC막(173), FSG막(263) 및 반사 방지막으로서의 실리콘 질화막(302)을 형성한다.
이러한 도 11에 도시한 반도체 장치의 구조에 있어서, 먼저 설명한 도 4∼8에 도시한 공정과 마찬가지로 이중 다마신 구조를 형성한 바, 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상은 발생하지 않았다.
이상, 도 9∼11에 도시한 층간 절연막과, 스토퍼 겸 확산 방지와, 반사 방지막인 실리콘 질화막의 조합에 있어서는 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상은 발생하지 않는 것을 확인할 수 있었다.
다음에 층간 절연막에 SiOC막을 이용하여, SiOC막 상에 반사 방지막인 실리콘 질화막을 형성한 반도체 장치와, 형성하지 않는 반도체 장치에 있어서 이중 다마신 구조를 형성하는 실험을 했다.
도 12는 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서 SiOC막과,스토퍼 겸 확산 방지막으로서 SiC막을 적층시킨 반도체 장치의 구조를 도시한 것이다.
컨택트 패턴 형성까지의 공정은 앞서 설명한 도 9와 마찬가지기 때문에 대응하는 참조 부호를 붙여 설명을 생략한다.
컨택트 패턴(141) 형성 후, 컨택트 패턴(141) 상에 SiC막(171), SiOC막(161) 및 도시하지 않은 반사 방지막으로서의 실리콘 질화막을 형성한다. 다음으로, 도시하지 않은 배선 패턴 형성용의 화학 증폭형 레지스트막을, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막 상에 패터닝한다. 다음으로, 도시하지 않은 상기 배선 패턴 형성용의 화학 증폭형 레지스트막을 마스크로 하여 에칭하여, 도시하지 않은 상기 반사 방지막으로서의 실리콘 질화막, SiC막(171), SiOC막(161)을 관통하여, 도시하지 않은 배선 패턴용의 홈을 형성한다. 다음으로, 도시하지 않은 상기 배선 패턴용의 홈 내부에 Ta막(191)과 Cu막(201)을 형성하고, CMP법을 이용하여 상기 배선 패턴용의 홈의 내부에만 Ta막(191)과 Cu막(201)을 남겨 배선 패턴(211)을 형성한다.
다음으로, 배선 패턴(211) 상에 SiC막(172), SiOC막(162), SiC막(173) 및 SiOC막(163)을 형성한다.
이러한 도 12에 도시한 반도체 장치의 구조에 있어서, 앞서 설명한 도 4∼8에 도시한 공정과 같이 이중 다마신 구조를 형성한 바, 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상은 발생하지 않았다.
도 13은 이중 다마신 구조를 형성하는 영역에 층간 절연막으로서의 SiOC막과, 스토퍼 겸 확산 방지막으로서의 SiC막을 적층시켜, 최상층의 SiOC막 상에 반사 방지막으로서의 실리콘 질화막을 형성한 반도체 장치의 구조를 도시한 것이다.
도 13은 도 12에 도시한 반도체 장치의 구조에 형성한 후에, SiOC막(163) 상에 반사 방지막으로서의 실리콘 질화막(302)을 형성한 반도체 장치이다.
도 13 중에, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
이러한 도 13에 도시한 반도체 장치의 구조에 있어서, 앞서 설명한 도 4∼8에 도시한 공정과 같이 이중 다마신 구조를 형성한 바, 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상이 발생하는 것이 확인되었다.
따라서, 도 9∼13의 구조의 반도체 장치의 실험 결과로부터, 다층 배선 구조의 반도체 장치에 있어서, 층간 절연막에 SiOC막을 사용하여 상기 SiOC막 상에 반사 방지막으로서의 실리콘 질화막을 형성한 후에, 이중 다마신 구조를 형성하는 경우에는 화학 증폭형 레지스트막의 용해 저해 현상이 발생하는 것을 알 수 있었다. 이것은 먼저 말한 것처럼, 반사 방지막으로서의 실리콘 질화막(302)의 형성 중에 발생하는 N2가, 반사 방지막으로서의 실리콘 질화막(302)의 하층에 형성된 SiOC막(163) 속으로 확산되어, SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되고, 상기 아민기가 비어 홀 내의 보호막(221) 상에 형성된 화학 증폭형 레지스트막(231)에 공급되어 화학 증폭형 레지스트막(231)의 산화 반응이 저해되었기 때문이라고 생각된다.
도 14는 도 13에 도시한 반도체 장치의 SiOC막(163)과 반사 방지막인 SiN 막 사이에 산화막(311)을 형성한 반도체 장치의 구조를 도시한 것이다.
도 14 중의 산화막(311)은 실리콘 질화막(302)의 형성 중에 발생하는 N2가 SiOC막(163)으로 확산되는 것을 막아, SiOC막(163) 중의 아민기의 생성을 막기 위한 확산 방지막이다.
도 15에, 산화막(311)으로서, 막 두께가 50 nm인 SiH4계 USG막(굴절율 1.47), 막 두께가 100 nm인 SiH4계 USG막(굴절율 1.47), 막 두께가 100 nm인 SiH4계 USG막(굴절율 1.51), 막 두께가 30 nm인 TEOS계 USG막(굴절율 1.46), 막 두께가 30 nm인 TEOS계 USG막(굴절율 1.46)을 각각 형성하여 앞서 설명한 도 4∼8에 도시한 공정과 같이 이중 다마신 구조를 형성한 경우, 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상의 발생 유무를 확인한 결과를 보인다.
상기 SiH4계 USC막(굴절율 1.47)과 상기 SiH4계 USG막(굴절율 1.51)의 성장 가스에는 SiH4, N2O 및 N2를 이용했다. TEOS계 USG막(굴절율 1.46)의 성장 가스에는 TEOS{Tetraethoxysilane, Si(OC2H5)4}와 O2를 이용했다.
즉 도 15는 층간 절연막인 SiOC막과 반사 방지막으로서의 실리콘 질화 사이에 형성한 절연막의 종류와 막 두께에 따른 화학 증폭형 레지스트막의 용해 저해 현상의 발생 유무를 확인한 실험 결과이다.
도 15로부터, 상기 SiH4계 USG막(굴절율 1.47)과 상기 SiH4계 USG막(굴절율1.51)에 대해서는 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상이 생기는 것을 볼 수 있었다.
이것은 SiH4계 USG막의 성장 가스 속에 포함되는 N2O 또는 N2가, SiOC막(163)으로 확산되어, SiOC막(163)에 아민기가 생성되어, 도시하지 않은 화학 증폭형 레지스트막에 공급되어, 도시하지 않은 화학 증폭형 레지스트막의 산화 반응이 저해되었기 때문이라고 생각된다. 이에 대하여, TEOS계 USG막(굴절율 1.46)의 성장 가스에는 N2O 또는 N2가 포함되어 있지 않아, 확산 방지막으로서의 기능을 다할 수 있었기 때문에, 도시하지 않은 화학 증폭형 레지스트막의 용해 저해 현상이 발생하지 않았다고 생각된다.
이로부터, 반도체 장치에 있어서, SiOC막 상에 반사 방지막으로서의 SiN막을 형성하여 패터닝을 하는 경우에는 상기 SiOC막과 반사 방지막으로서의 SiN막 사이에, 성장 가스에 N을 포함하지 않는 막, 예컨대 TEOS계 USG막을 형성한 후에 이중 다마신 구조를 형성하는 것이 바람직하며, 그 막 두께는 30 nm 정도로 충분하다.
이하, 도면에 기초하여 본 발명의 실시예를 설명한다.
<제1 실시형태>
도 16∼31은 이중 다마신법과 반사 방지막을 이용하여 층간 절연막인 SiOC막을 패터닝하는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조 공정을 도시한다.
컨택트 패턴의 형성 공정
도 16을 참조하자면, 도시하지 않은 회로 소자를 반도체 기판상(101)에 형성한 후, 반도체 기판(101) 상에 실리콘 질화막(111)과 실리콘 산화막(151)을 형성하고, 도시하지 않은 상기 회로 소자부를 평탄화하기 위해서 CMP법을 이용하여 실리콘 산화막(151)을 연마한다. 그 후 실리콘 산화막(151) 상에, 도시하지 않은 컨택트 패턴 형성용의 화학 증폭형 레지스트막을 패터닝하고, 상기 화학 증폭형 레지스트막을 마스크로 하여 에칭을 실시하여 도시하지 않은 컨택트 홀을 형성한다. 이어서 밀착층(121)과 텅스텐막(131)을 상기 컨택트 홀 안에 형성하고, CMP법을 이용하여 상기 컨택트 홀 내에만 밀착층(121)과 텅스텐막(131)을 남겨 컨택트 패턴(141)을 형성한다.
층간 절연막의 형성 공정
다음으로 도 17의 공정에서, 컨택트 패턴(141) 상에 실리콘 질화막(112), SiOC막(161) 및 반사 방지막으로서의 실리콘 질화막(301)을 형성한다.
SiOC막의 소스 가스로는 Si(CH3)4, Si(CH3)3H 등을 이용하며, 이는 플라즈마 CVD법에 의한다. 실제의 프로세스 예에서는 예컨대, Novellus사의 Concept Two Sequel를 이용하고, 사용 가스로서는 CH3(H)SiO4, CO2, O2를 이용한 것이 있다. USG막과는 달리, SiOC막은 C-H, Si-CH3, Si-C, Si-OCH기를 포함하는 막이다.
배선 패턴 형성용 화학 증폭형 레지스트막의 패터닝 공정
다음으로 도 18의 공정에서, 반사 방지막으로서의 실리콘 질화막(301) 상에 배선 패턴 형성을 위한 화학 증폭형 레지스트막(181)을 패터닝하여 개구부(181a)를형성한다.
배선 패턴용 홈 형성 공정
다음으로 도 19의 공정에서, 화학 증폭형 레지스트막(181)을 마스크로 하여, 실리콘 질화막(112), SiOC막(161) 및 반사 방지막으로서의 실리콘 질화막(301)을 에칭하고 개구부(181a)를 전사하여, 실리콘 질화막(112)에 개구부(112a), SiOC막(161)에 개구부(161a), 그리고 반사 방지막으로서의 실리콘 질화막(301)에 개구부(301a)를 형성한다.
배선 패턴용 재료의 형성 공정
다음으로 도 20의 공정에서, 실리콘 질화막(112) 중의 개구부(112a), SiOC막(161) 중의 개구부(161a), 그리고 반사 방지막으로서의 실리콘 질화막(301) 중의 개구부(301a)의 내부에 Ta막과 Cu막을 형성한다.
CMP법에 의한 배선 패턴 형성 공정
다음으로 도 21의 공정에서, 도 20에 도시한 구조의 반도체 장치의 연마를 실시하여 배선 패턴(211)을 형성한다.
이중 다마신 형성용의 층간 절연막 형성 공정
다음으로 도 22의 공정에서, 배선 패턴(211) 상에 SiC막(172), SiOC막(162), SiC막(173), SiOC막(163), 확산 방지막으로서의 USG막(252) 및 반사 방지막으로서의 실리콘 질화막(302)을 형성한다.
USG막(252)은 예컨대, 성장 가스에 N2O 또는 N2가 포함되어 있지 않는 TEOS계USG막을 두께 30 nm로 형성한다. 또, 성장 가스에 N2O 또는 N2가 포함되어 있지 않는 막이라면 USG막 이외의 것도, 반사 방지막으로서의 실리콘 질화막(302)에 포함되는 N2가 SiOC막(163) 속으로 확산되는 것을 막아, SiOC막(163)에 있어 아민기가 생성되는 것을 막는 확산 방지막의 기능을 한다.
비어 패턴 형성용의 화학 증폭형 레지스트막 형성 공정
다음으로 도 23의 공정에서, 반사 방지막으로서의 SiN막(302) 상에 배선 패턴(211)과 도통을 잡기 위한 비어 패턴 형성용의 화학 증폭 레지스트막(182)을 패터닝하여 개구부(182a)를 형성한다.
비어 패턴 형성용 에칭 공정
다름으로 도 24의 공정에서, 화학 증폭 레지스트막(182)을 마스크로 하여 에칭을 실시하여 개구부(182a)를 전사하고, SiOC막(162)에 개구부(162a), SiC막(173)에 개구부(173a), SiOC막(163)에 개구부(163a), USG막(252)에 개구부(252a), 그리고 반사 방지막으로서의 실리콘 질화막(302)에 개구부(302a)를 형성한다.
보호막의 형성 공정
다름으로 도 25의 공정에서, SiC막(172) 위에 에칭시의 SiC막(172)을 보호하는 것으로서 수지(resin)계 재료의 보호막(221)을 형성한다.
배선 패턴 형성용 화학 증폭형 레지스트막의 패터닝 공정
다름으로 도 26의 공정에서, 반사 방지막으로서의 실리콘 질화막(302) 상에 배선 패턴 형성을 위한 화학 증폭형 레지스트막(183)을 패터닝하여 개구부(183b)를형성한다.
배선 패턴용 홈 형성 공정
다름으로 도 27의 공정에서, 화학 증폭형 레지스트막(183)을 마스크로 하여 SiOC막(163), 확산 방지막으로서의 USG막(252) 및 반사 방지막으로서의 실리콘 질화막(302)을 에칭하여 개구부(183b)를 전사하고, SiOC막(163)에 개구부(163b), 확산 방지막으로서의 USG막(252)에 개구부(252b), 그리고 반사 방지막으로서의 실리콘 질화막(302)에 개구부(302b)를 형성한다.
다름으로 도 28의 공정에서, 남은 화학 증폭형 레지스트막(183)과 보호막(221)을 애싱(ashing)에 의해 제거한다.
이어서 도 29의 공정에서, USG막(252) 상에 있는 반사 방지막으로서의 SiN막(302), SiC막(173) 및 SiC막(172)을 에칭하여, SiC막(173)에 개구부(173b), SiC막(172)에 개구부(172a)를 형성한다. SiC막(173)은 USG막(252) 중의 개구부(252b)가 마스크로 되어 에칭된다. 또 SiC막(172)에 대해서는 SiOC막(162) 중의 개구부(162a)가 마스크로 되어 에칭된다.
배선 패턴용 재료의 형성 공정
다름으로 도 30의 공정에서, 도 29에 도시한 개구부(252b), 개구부(163b), 개구부(173b), 개구부(162a) 및 개구부(172a)와의 내부에 Ta막(192)과 Cu막(202)을 형성한다.
CMP법에 의한 배선 패턴 및 비어 패턴의 형성
다름으로 도 31의 공정에서 CMP법을 이용하여 연마하고, 그 후 USG막(252)과배선 패턴(212) 상에 확산 방지막으로서의 SiC막을 형성한다.
이와 같이 SiOC막을 이용한 이중 다마신 구조의 반도체 장치에 있어서, 반사 방지막을 이용하여 SiOC막을 패터닝해 나가는 경우에는, SiOC막과 반사 방지막으로서의 실리콘 질화막 사이에 성장 가스에 N을 포함하지 않는 막, 예컨대 TEOS계 USG막을 형성한 후에 이중 다마신 구조를 형성하는 것이 화학 증폭형 레지스트막의 용해 저해 현상을 막는 데 유효하다. 또 상기 TEOS계 USG막의 막 두께는 30 nm로 충분하다.
<제2 실시형태>
본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예에서는 확산 방지막으로서의 USG막(252)을 SiOC막(163)과 반사 방지막으로서의 실리콘 질화막(302)과의 사이에 형성한 예를 나타냈지만, USG막(252) 대신에 성장 가스에 N을 포함하지 않는 SiC막을 형성하는 것이 바람직하다.
SiC막의 성장 가스는 앞서 말한 것과 같이 테트라메틸실란{Tetramethylsilane, Si(CH3)4}와 CO2가 이용된다.
SiOC막(163) 상에 확산 방지막으로서의 SiC막을 형성하고 SiC막 상에 반사 방지막으로서의 실리콘 질화막(302)을 형성하는 구조에 의해, 반사 방지막으로서의 실리콘 질화막(302)의 형성 중에 발생하는 N2가스가 반사 방지막으로서의 실리콘 질화막(302)의 하층에 형성된 SiOC막(163) 속으로 확산되는 것을 막을 수 있어, 상기 N2가스가 SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되는 것을 막을 수 있어, 화학 증폭형 레지스트막의 용해 저해 현상을 방지할 수 있다.
<제3 실시형태>
본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예에서는, 확산 방지막으로서의 USG막(252)을 SiOC막(163)과 반사 방지막으로서의 실리콘 질화막(302) 사이에 형성한 예를 나타냈지만, USG막(252) 대신에 성장 가스에 N을 포함하지 않는 PSG막을 형성하는 것이 바람직하다.
PSG막의 성장 가스에는 PH3, O2, He 등 혹은 PO(OC2H5)3, O3, O2, He, N2등이 이용된다.
SiOC막(163) 상에 확산 방지막으로서의 PSG막을 형성하고, PSG막 상에 반사 방지막으로서의 실리콘 질화막(302)을 형성하는 구조에 의해, 반사 방지막으로서의 실리콘 질화막(302)의 형성 중에 발생하는 N2가스가 반사 방지막으로서의 SiN막(302)의 하층에 형성된 SiOC막(163) 속으로의 확산을 막을 수 있고, 상기 N2가스가 SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되는 것을 막을 수 있어, 화학 증폭형 레지스트막의 용해 저해 현상을 방지할 수 있다.
<제4 실시형태>
본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예에서는, 확산 방지막으로서의 USG막(252)을 SiOC막(163)과 반사 방지막으로서의 실리콘 질화막(302) 사이에 형성한 예를 나타냈지만, USG막(252) 대신에 성장 가스에 N을 포함하지 않고, 또한 상기 SiOC막(163)보다 막 밀도가 높은 SiOC막을 형성하는 것이 바람직하다.
SiOC막의 성장 가스는 앞서 말한 것처럼 테트라메틸시클로테트라실옥산{Tetramethelcyclotetrasiloxane, CH3(H)SiO4}, CO2및 O2가 이용된다.
SiOC막(163) 상에 확산 방지막으로서의, 막 밀도가 높은 SiOC막을 형성하고, 상기 막 밀도가 높은 SiOC막 상에 반사 방지막으로서의 실리콘 질화막(302)을 형성하는 구조에 의해, 반사 방지막으로서의 실리콘 질화막(302)의 형성 중에 발생하는 N2가스가 반사 방지막으로서의 실리콘 질화막(302)의 하층에 형성된 SiOC막(163) 속으로 확산되는 것을 막을 수 있고, 상기 N2가스가 SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되는 것을 막을 수 있어, 화학 증폭형 레지스트막의 용해 저해 현상을 방지할 수 있다.
이상, 본 발명의 바람직한 실시예에 관해서 상술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것이 아니라, 특허청구범위 내에 기재된 본 발명의 요지의 범위 내에서 여러 가지의 변형·변경이 가능하다.
(부기1) 기판과,
상기 기판 상에 형성된 다층 배선 구조로 이루어지는 반도체 장치로서,
상기 다층 배선 구조는, 탄소를 포함하는 실리콘 산화막으로 이루어지는 층간 절연막과,
상기 층간 절연막 상에 형성된, 질소를 포함하지 않는 절연막과,
상기 질소를 포함하지 않는 절연막 상에 형성된, 질소를 포함하는 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 층간 절연막은 다공질 절연막으로 이루어지는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 3) 상기 절연막은 CVD 산화막인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기4) 상기 절연막은 TEOS 가스를 사용한 비도핑 실리케이트막인 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 절연막은 SiC막인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 6) 상기 절연막은 인 도핑 실리케이트막인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 7) 상기 절연막은 상기 층간 절연막보다 고밀도의 SiOC막인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 8) 상기 절연막은 막 두께가 100 nm 이하인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 9) 상기 절연막은 막 두께가 30 nm 이하인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 10) 상기 층간 절연막 중에는 도체에 의해 채워진 배선 홈이 형성되어있고,
상기 기판과 상기 층간 절연막 사이에는 별도의 층간 절연막이 형성되어 있고, 상기 별도의 층간 절연막 중에는 상기 도체에 의해 채워져 상기 배선 홈으로부터 연장되는 비어 컨택트가 형성되어 있는 것을 특징으로 하는 부기 1∼7 중 어느 하나에 기재한 반도체 장치.
(부기 11) 다층 배선 구조를 갖는 반도체 장치의 제조 방법으로서,
기판 상에 탄소를 포함하는 산화막으로 이루어지는 층간 절연막을 형성하는 공정과,
상기 층간 절연막 상에, 질소를 포함하지 않는 가스에 의해, 절연막을 형성하는 공정과,
상기 절연막 상에 반사 방지막을 형성하는 공정과,
상기 반사 방지막 상에 화학 증폭형 레지스트막을 형성하는 공정과,
상기 화학 증폭형 레지스트막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 기판 상에 제1 층간 절연막을 형성하는 공정과,
상기 제1 층간 절연막 상에 탄소를 포함하는 실리콘 산화막으로 이루어지는 제2 층간 절연막을 형성하는 공정과,
상기 제2 층간 절연막 상에 절연막을 형성하는 공정과,
상기 절연막 상에 반사 방지막을 형성하는 공정과,
상기 제1 및 제2 층간 절연막 중에, 상기 제1 개구부를 형성하는 공정과,
상기 제2 층간 절연막 중에, 상기 반사 방지막 상에 형성된 화학 증폭형 레지스트막을 마스크로 하여, 제2 개구부를 형성하는 공정으로 이루어지고,
상기 절연막은 질소를 포함하지 않는 가스에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 상기 제1 및 제2 층간 절연막은 모두 탄소를 포함하는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 부기 12에 기재한 반도체 장치의 제조 방법.
(부기 14) 상기 탄소를 포함하는 실리콘 산화막은 다공질막인 것을 특징으로 하는 부기 12 또는 13 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 15) 상기 절연막은 TEOS 가스를 사용한 CVD법에 의해 형성되는 것을 특징으로 하는 부기 12∼14 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기16) 상기 절연막은 성장 가스로서 테트라메틸실란{Tetramethylsilane, Si(CH3)4}과 CO2를 이용한 SiC막에 의해 형성되는 것을 특징으로 하는 부기 12∼14 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 17) 상기 절연막은 PSG막에 의해 형성되는 것을 특징으로 하는 부기 12∼14 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기18) 상기 절연막은 성장 가스로서 테트라메틸시클로테트라실옥산{Tetramethelcyc1otetrasiloxane, CH3(H)SiO4}, CO2및 O2를 이용한 상기 층간 절연막보다 고밀도의 SiOC막에 의해 형성되는 것을 특징으로하는 부기 12∼14 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 19) 상기 반사 방지막은 성장 가스로서 SiH4, NH3및 N2를 이용한 SiN막에 의해 형성되는 것을 특징으로 하는 부기 12∼14 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 20) 상기 절연막은 막 두께가 100 nm 이하로 형성되는 것을 특징으로 하는 부기 12∼18에 기재한 반도체 장치의 제조 방법.
(부기 21) 상기 절연막은 막 두께가 30 nm 이하로 형성되는 것을 특징으로 하는 부기 12∼18에 기재한 반도체 장치의 제조 방법.
본 발명에 따르면 층간 절연막인 SiOC막과, 반사 방지막인 질소를 포함하는 절연막, 예컨대 실리콘 질화막과의 사이에 USG막 등의 질소를 포함하지 않는 절연막을 형성함으로써, 상기 실리콘 질화막의 형성시에 사용하는 N2가스가 상기 SiOC막 속으로 확산되는 것을 막을 수 있어, 상기 N2가스가 SiOC막(163) 중의 H기와 반응하여 NH 등의 아민기가 SiOC막(163) 속에서 생성되는 것을 막을 수 있다. 그 때문에 화학 증폭형 레지스트막의 용해 저해 현상을 방지할 수 있어 다층 배선 구조의 반도체 장치의 양호한 패터닝을 형성할 수 있다.

Claims (10)

  1. 기판과,
    상기 기판 상에 형성된 다층 배선 구조로 이루어지는 반도체 장치에 있어서,
    상기 다층 배선 구조는,
    탄소를 포함하는 실리콘 산화막으로 이루어지는 층간 절연막과,
    상기 층간 절연막 상에 형성된, 질소를 포함하지 않는 절연막과,
    상기 질소를 포함하지 않는 절연막 상에 형성된, 질소를 포함하는 절연막
    을 포함하는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 층간 절연막은 다공질 절연막으로 이루어지는 것인 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 절연막은 CVD 산화막인 것인 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 절연막은 TEOS 가스를 사용한 비(非)도핑 실리케이트막인 것인 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 절연막은 SiC막인 것인 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 절연막은 인(燐) 도핑 실리케이트막인 것인 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 절연막은 상기 층간 절연막보다 고밀도의 SiOC막인 것인 반도체 장치.
  8. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    기판 상에 탄소를 포함하는 산화막으로 이루어지는 층간 절연막을 형성하는 단계과,
    상기 층간 절연막 상에, 질소를 포함하지 않는 가스에 의해 절연막을 형성하는 단계와,
    상기 절연막 상에 반사 방지막을 형성하는 단계와,
    상기 반사 방지막 상에 화학 증폭형 레지스트막을 형성하는 단계와,
    상기 화학 증폭형 레지스트막을 패터닝하는 단계
    를 포함하는 것인 반도체 장치의 제조 방법.
  9. 기판 상에 제1 층간 절연막을 형성하는 단계와,
    상기 제1 층간 절연막 상에 탄소를 포함하는 실리콘 산화막으로 이루어지는 제2 층간 절연막을 형성하는 단계와,
    상기 제2 층간 절연막 상에 절연막을 형성하는 단계와,
    상기 절연막 상에 반사 방지막을 형성하는 단계와,
    상기 제1 및 제2 층간 절연막을 관통하여 상기 제1 개구부를 형성하는 단계와,
    상기 제2 층간 절연막을 관통하여, 상기 반사 방지막 상에 형성된 화학 증폭형 레지스트막을 마스크로 하여 제2 개구부를 형성하는 단계
    를 포함하고,
    상기 절연막은 질소를 포함하지 않는 가스에 의해 형성되는 것인 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 층간 절연막은 모두 탄소를 포함하는 실리콘 산화막으로 이루어지는 것인 반도체 장치의 제조 방법.
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