CN105261648B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，在使用了SOI衬底的半导体器件中，降低天线效应对策用虚设填充单元的栅极漏电流，并且抑制天线效应。通过使天线效应对策用虚设填充单元(DT)的栅极绝缘膜(GID)的厚度比SOI晶体管(CT)的栅极绝缘膜(GIC)的厚度厚，来减小天线效应对策用虚设填充单元(DT)的栅极漏电流。并且，通过使天线效应对策用虚设填充单元(DT)的栅极面积(栅极长×栅极宽)比SOI晶体管(CT)的栅极面积(栅极长×栅极宽)大，来使天线效应对策用虚设填充单元(DT)的栅极电容与SOI晶体管(CT)的栅极电容大致相同，从而抑制天线效应。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，能够合适地利用于例如使用了SOI(Silicon On Insulator：绝缘体上硅)衬底的半导体器件及其制造方法。
背景技术
例如在日本特开2003-133559号公报(专利文献1)中，记载了这样的技术：第1布线层具有直接、或者经由位于第1布线层下层的布线层的布线与杂质扩散区域连接的至少1个布线，至少1个布线的总面积与杂质扩散区域的面积的第1比为规定的值以下。
另外，在日本特开2001-237322号公报(专利文献2)中，记载了这样的技术：在自动配置布线方法中，将具有防止带电的保护电路的填充单元(fill cell)配置在单元之间产生的间隙中，通过EDA(Electronic Design Automation：电子设计自动化)工具验证由布线带电而产生的天线效应，将需要天线效应的防止对策的布线连接到填充单元的保护电路上。
另外，在日本特开2000-188338号公报(专利文献3)中，记载了这样的技术：使一个MISFET(Metal Insulation Semiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管)的栅极绝缘膜使用介电常数比其他MISFET的栅极绝缘膜高的材料，使一个MISFET的栅极绝缘膜的电膜厚比其他MISFET的栅极绝缘膜的电膜厚薄。
现有技术文献
专利文献
专利文献1：日本特开2003-133559号公报
专利文献2：日本特开2001-237322号公报
专利文献3：日本特开2000-188338号公报
发明内容
在使用了进行衬底偏置控制的SOI衬底的半导体器件中，将形成于电路单元部的场效应晶体管(以下，标记为SOI晶体管)的栅电极、和在配置于电路单元部之间的间隙中的虚设填充单元部形成的虚设填充单元(以下，标记为天线效应对策用虚设填充单元)的栅电极经由布线电连接。由此，使蓄积于布线等的带电粒子(等离子)分散，从而抑制波及到SOI晶体管的栅极绝缘膜的天线效应。然而，产生了在天线效应对策用虚设填充单元中产生栅极漏电流、且SOI晶体管的有功电流(active current)增加的问题。
其他课题及新的特征能够从本说明书的记载以及附图得以明确。
根据一实施方式，在将在电路单元部形成的SOI晶体管的栅电极、和在虚设填充单元部形成的天线效应对策用虚设填充单元的栅电极经由布线电连接的半导体器件中，使天线效应对策用虚设填充单元的栅极绝缘膜的厚度比SOI晶体管的栅极绝缘膜的厚度厚。并且，使天线效应对策用虚设填充单元的栅极面积(栅极长×栅极宽)比SOI晶体管的栅极面积(栅极长×栅极宽)大，或者在天线效应对策用虚设填充单元的栅极绝缘膜中使用高介电常数膜，由此使天线效应对策用虚设填充单元的栅极电容与SOI晶体管的栅极电容相同。
发明的效果
根据一实施方式，能够在使用了SOI衬底的半导体器件中，降低天线效应对策用虚设填充单元的栅极漏电流，并且抑制天线效应。
附图说明
图1是基于实施方式1的半导体器件的主要部分俯视图。
图2是基于实施方式1的半导体器件的主要部分剖面图。
图3是示出在基于实施方式1的具有厚膜栅极绝缘膜的MIS晶体管以及具有薄膜栅极绝缘膜的MIS晶体管的各自的栅极-源极/漏极之间流动的漏电流(Jg×Area)与栅极电容(Cg×Area)的关系的一例的曲线图。
图4是示出基于实施方式1的SOI晶体管及天线效应对策用虚设填充单元的尺寸的一例的概略俯视图。
图5是本发明人研究的使用了以往的天线效应对策用虚设填充单元的半导体器件的主要部分俯视图。
图6是本发明人研究的具备保护二极管的半导体器件的主要部分剖面图。
图7是示出基于实施方式1的半导体器件的制造工序的主要部分剖面图。
图8是继图7之后的半导体器件的制造工序中的主要部分剖面图。
图9是继图8之后的半导体器件的制造工序中的主要部分剖面图。
图10是继图9之后的半导体器件的制造工序中的主要部分剖面图。
图11是继图10之后的半导体器件的制造工序中的主要部分剖面图。
图12是继图11之后的半导体器件的制造工序中的主要部分剖面图。
图13是继图12之后的半导体器件的制造工序中的主要部分剖面图。
图14是继图13之后的半导体器件的制造工序中的主要部分剖面图。
图15是继图14之后的半导体器件的制造工序中的主要部分剖面图。
图16是继图15之后的半导体器件的制造工序中的主要部分剖面图。
图17是继图16之后的半导体器件的制造工序中的主要部分剖面图。
图18是继图17之后的半导体器件的制造工序中的主要部分剖面图。
图19是继图18之后的半导体器件的制造工序中的主要部分剖面图。
图20是继图19之后的半导体器件的制造工序中的主要部分剖面图。
图21是继图20之后的半导体器件的制造工序中的主要部分剖面图。
图22是继图21之后的半导体器件的制造工序中的主要部分剖面图。
图23是继图22之后的半导体器件的制造工序中的主要部分剖面图。
图24是继图23之后的半导体器件的制造工序中的主要部分剖面图。
图25是继图24之后的半导体器件的制造工序中的主要部分剖面图。
图26是基于实施方式2的半导体器件的主要部分剖面图。
附图标记说明
1A SOI区域
1B 虚设填充单元区域
1C 块体区域
1D 供电区域
BX 绝缘膜(埋入绝缘膜、埋入氧化膜、BOX膜)
CNT 接触孔
CP 接触插塞
CT SOI晶体管
D1 氧化硅膜
D2 氮化硅膜
DD 保护二极管
DT，DTA，DTH 天线效应对策用虚设填充单元
E1，E2 阈电压控制扩散区域
EB1，EB2，EB3 外延层
EP 外延层
F1，F2 栅极绝缘膜
G1 多晶硅膜
GD 栅极保护膜
GE1，GE2，GE3 栅电极
GEC，GED，GEH 栅电极
GIC，GID，GIH 栅极绝缘膜
IL 层间绝缘膜
M1 布线
MS 金属硅化物层
NS 硅化镍层
NWEL n型阱
O1 氧化硅膜
OFC，OFD 偏移隔离层
OX 绝缘膜
PB 保护膜
PW1，PW2 p型阱
PWEL p型阱
RP1 光致抗蚀剂图案
SB 半导体衬底
SD1，SD2，SD3 扩散层
SDC，SDD 源极/漏极用半导体区域
SL 半导体层(SOI层、硅层)
STI 元件分离部
SW1，SW2 侧墙
SWC，SWD 侧墙
WEL 阱
具体实施方式
在以下的实施方式中，出于方便的需要，分成多个部分或实施方式来进行说明，但除了特别明示的情况，它们并非互相没有关系，而是具有一方是另一方的一部分或是全部的变形例、详细说明、补充说明等关系。
此外、在以下的实施方式中，在提及要素的数等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及在原理上明显地限定于特定数的情况等，并不限定于该特定的数，既可以是特定的数以上也可以是以下。
此外、在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况以及在原理上认为明显必须的情况等，当然未必是必须的。
另外，在言及“由A构成”、“由A形成”、“具有A”、“包括A”时，除了特别明示只有该要素的情况等，当然不排除该要素以外的要素。同样地，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况以及在原理上认为明显并非如此的情况等，包含实质上与该形状等近似或者类似的情况等。这种情况对于上述数值及范围也是相同的。
此外、在以下的实施方式中，将代表场效应晶体管的MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管)简称为MIS晶体管。另外，在以下的实施方式中所使用的附图中，即使是俯视图也存在为了易于观察附图而标有阴影线的情况。另外，在用于说明以下的实施方式的所有附图中，作为原则对具有相同功能的部件标注相同的附图标记，并省略其重复的说明。以下，根据附图对本实施方式进行详细的说明。
(实施方式1)
在使用了SOI衬底的半导体器件中，存在这样的问题：例如由于因布线工序的等离子损伤等而蓄积在布线的带电粒子，使得形成于电路单元部的SOI晶体管的栅极绝缘膜受到损伤，导致阈值电压等产生变动。这种现象被称为天线效应，抑制天线效应在提高半导体器件的可靠性方面变得重要。
因此，经由布线将形成于电路单元部的SOI晶体管的栅电极与形成在虚设填充单元部的天线效应对策用虚设填充单元的栅电极电连接，而使蓄积在布线等的带电粒子分散，从而抑制天线效应。然而，产生了在天线效应对策用虚设填充单元中产生栅极漏电流、SOI晶体管的有功电流增加的问题。
＜半导体器件的构造＞
使用图1以及图2对基于实施方式1的半导体器件的构造进行说明。图1是基于实施方式1的半导体器件的主要部分俯视图，图2是基于实施方式1的半导体器件的主要部分剖面图。在图2中，例示了形成于半导体器件的各种元件之中的、形成于电路单元部的n沟道型SOI晶体管CT和形成于虚设填充单元部的天线效应对策用虚设填充单元DT。虚设填充单元部原本是指没有配置有助于电路动作的半导体元件的区域，或者与其他区域相比有助于电路动作的半导体元件较少的区域，但在此处是指为了在半导体器件整体中减少图案密度的疏密而配置有多个虚设填充单元(虚设填充，虚设图案，虚设单元)的区域。
SOI晶体管CT及天线效应对策用虚设填充单元DT形成于SOI衬底的主面上，SOI衬底由以下部分构成：由单晶硅构成的半导体衬底SB；形成于半导体衬底SB上的由氧化硅构成的绝缘膜(埋入绝缘膜、埋入氧化膜、BOX(Buried Oxide：埋入氧化物)膜)BX；形成于绝缘层BX上的由单晶硅构成的半导体层(SOI层、硅层)SL。半导体衬底SB是支承绝缘层BX及其上部构造的支承衬底。绝缘膜BX的厚度为例如10～20nm左右、半导体层SL的厚度为例如10～20nm左右。
在半导体衬底SB上形成有p型阱WEL，从供电部向阱WEL施加电压。还形成有多个元件分离部STI，以使电路单元部、虚设填充单元部以及供电部互相分离，并且分别在电路单元部以及虚设填充单元部中使相邻的元件形成区域之间分离。
在电路单元部的半导体层SL上形成有SOI晶体管CT的栅极绝缘膜GIC，在栅极绝缘膜GIC上形成有SOI晶体管CT的栅电极GEC。此外，同样地，在虚设填充单元部的半导体层SL上形成有天线效应对策用虚设填充单元DT的栅极绝缘膜GID，在栅极绝缘膜GID上形成有天线效应对策用虚设填充单元DT的栅电极GED。
栅极绝缘膜GIC、GID由例如氧化硅膜或者氮氧化硅膜形成。但是，天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度比SOI晶体管CT的栅极绝缘膜GIC的厚度厚。天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度为例如7～8nm左右，SOI晶体管CT的栅极绝缘膜GIC的厚度为例如2～3nm左右。
另外，栅电极GEC、GED由导电膜例如多晶硅膜(polysilicon膜、掺杂多晶硅膜)形成。作为其他方式，也可以对栅电极GEC、GED使用金属膜或者表现出金属传导的金属化合物膜、例如氮化钛膜。但是，虽然天线效应对策用虚设填充单元DT的栅极宽与SOI晶体管CT的栅极宽相同，但天线效应对策用虚设填充单元DT的栅极长比SOI晶体管CT的栅极长更长，天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大。天线效应对策用虚设填充单元DT的栅极宽与SOI晶体管CT的栅极宽为例如0.5μm左右，天线效应对策用虚设填充单元DT的栅极长为例如0.21μm左右，SOI晶体管CT的栅极长为例如0.06μm左右。
即，在实施方式1中，为了减少天线效应对策用虚设填充单元DT的栅极漏电流，使天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度比SOI晶体管CT的栅极绝缘膜GIC的厚度厚。但是，为了抑制天线效应，使天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大，从而使天线效应对策用虚设填充单元DT的栅极电容与SOI晶体管CT的栅极电容大致相同。关于基于实施方式1的栅极绝缘膜GIC、GID的栅极漏电流以及栅极面积，之后用后述图3详细地说明。
栅电极GEC的下方的半导体层SL为SOI晶体管CT的沟道形成的区域。另外，在栅电极GEC的侧壁，隔着偏移隔离层OFC形成有侧墙SWC。同样地，栅电极GED的下方的半导体层SL为天线效应对策用虚设填充单元DT的沟道形成的区域。另外，在栅电极GED的侧壁，隔着偏移隔离层OFD形成有侧墙SWD。偏移隔离层OFC、OFD以及侧墙SWC、SWD由绝缘膜构成。偏移隔离层OFC、OFD由例如氧化硅膜构成，侧墙SWC、SWD由例如氮化硅膜构成。
在半导体层SL中的、在电路单元部中没有被栅电极GEC、偏移隔离层OFC及侧墙SWC覆盖的区域上，以及在虚设填充单元部中没有被栅电极GED、偏移隔离层OFD及侧墙SWD覆盖的区域上，选择性地形成有外延层EP。因此，在SOI晶体管CT的栅电极GEC的两侧(栅极长度方向的两侧)，隔着偏移隔离层OFC以及侧墙SWC形成有外延层EP。同样地，在天线效应对策用虚设填充单元DT的栅电极GED的两侧(栅极长度方向的两侧)，隔着偏移隔离层OFD以及侧墙SWD形成有外延层EP。
在SOI晶体管CT的栅电极GEC的两侧(栅极长度方向的两侧)的半导体层SL以及外延层EP上，形成有SOI晶体管CT的源极/漏极用半导体区域SDC。即，在偏移隔离层OFC以及侧墙SWC的下方的半导体层SL上，在夹着沟道而相互分离的区域形成有一对源极/漏极用半导体区域SDC。同样地，在天线效应对策用虚设填充单元DT的栅电极GED的两侧(栅极长度方向的两侧)的半导体层SL以及外延层EP上，形成有天线效应对策用虚设填充单元DT的源极/漏极用半导体区域SDD。即，在偏移隔离层OFD以及侧墙SWD的下方的半导体层SL上，在夹着沟道而相互分离的区域形成有一对源极/漏极用半导体区域SDD。
在电路单元部的源极/漏极用半导体区域SDC的上部(表层部)、虚设填充单元部的源极/漏极用半导体区域SDD的上部(表层部)以及供电部的阱WEL的上部(表层部)，形成有金属与半导体层的反应层(化合物层)即金属硅化物层MS。金属硅化物层MS为例如硅化钴层、硅化镍层或者镍铂硅化物层等。另外，在栅电极GEC、GED由多晶硅膜构成的情况下，在SOI晶体管CT的栅电极GEC以及天线效应对策用虚设填充单元DT的栅电极GED的上部也形成有金属硅化物层MS。
在SOI衬底上，以覆盖栅电极GEC、GED、偏移隔离层OFC、OFD、侧墙SWC、SWD以及金属硅化物层MS等的方式形成有层间绝缘膜IL。在层间绝缘膜IL上，形成有例如到达在SOI晶体管CT的栅电极GEC的上部、天线效应对策用虚设填充单元DT的栅电极GED的上部以及供电部的阱WEL的上部形成的金属硅化物层MS的接触孔CNT。虽省略图示，但还形成有到达在SOI晶体管CT的源极/漏极用半导体区域SDC的上部以及天线效应对策用虚设填充单元DT的源极/漏极用半导体区域SDD的上部形成的金属硅化物层MS的接触孔CNT。在这些接触孔CNT的内部，形成有例如由钨构成的接触插塞CP。
另外，在层间绝缘膜IL上，形成有由铜或者铝构成的布线M1，通过布线M1，SOI晶体管CT的栅电极GEC与天线效应对策用虚设填充单元DT的栅电极GED电连接。
另外，如图1所示，天线效应对策用虚设填充单元DT与在虚设填充单元部形成的其他虚设填充单元同样地，为即使向栅电极GED施加了High(例如高电压(Vdd))或者Low(例如低电压(Vss))的输入电压(Vin)也不动作的结构。
如前所述，通过使天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度比SOI晶体管CT的栅极绝缘膜GIC的厚度厚，而能够减小天线效应对策用虚设填充单元DT的栅极漏电流(在栅电极GED与源极/漏极用半导体区域SDD之间流动的漏电流)。
然而，一般情况下，如果MIS晶体管的栅极绝缘膜的厚度变厚，则每单位面积的栅极漏电流会减小，但每单位面积的栅极电容会变小。因此，如果使天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度比SOI晶体管CT的栅极绝缘膜GIC的厚度厚，则天线效应对策用虚设填充单元DT的每单位面积的栅极电容会比SOI晶体管CT的每单位面积的栅极电容小。因此，带电粒子容易向SOI晶体管CT上堆积，而不能抑制天线效应。
于是，有必要使天线效应对策用虚设填充单元DT的栅极电容与SOI晶体管CT的栅极电容大致相同。在实施方式1中，通过使天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大，而使得天线效应对策用虚设填充单元DT的栅极电容与SOI晶体管CT的栅极电容大致相同。由此，能够在使天线效应对策用虚设填充单元DT的栅极漏电流减小的同时，实现对天线效应的抑制。
在此，说明栅极面积(栅极长×栅极宽)对MIS晶体管的栅极漏电流造成的影响。并且，在以下的说明中，将栅极绝缘膜的厚度为2～3nm左右的相对薄的栅极绝缘膜称为薄膜栅极绝缘膜，将栅极绝缘膜的厚度为7～8nm左右的相对厚的栅极绝缘膜称为厚膜栅极绝缘膜。
关于MIS晶体管的每单位面积的栅极漏电流(Jg)，薄膜栅极绝缘膜的每单位面积的栅极漏电流(Jg)比厚膜栅极绝缘膜大(Jg(薄膜栅极绝缘膜)＞Jg(厚膜栅极绝缘膜))。另外，关于MIS晶体管的每单位面积的栅极电容(Cg)，薄膜栅极绝缘膜的每单位面积的栅极电容(Cg)比厚膜栅极绝缘膜大(Cg(薄膜栅极绝缘膜)＞Cg(厚膜栅极绝缘膜))。因此，为了使具有薄膜栅极绝缘膜的MIS晶体管的栅极电容与具有厚膜栅极绝缘膜的MIS晶体管的栅极电容相同，有必要使具有厚膜栅极绝缘膜的MIS晶体管的栅极面积比具有薄膜栅极绝缘膜的MIS晶体管的栅极面积大。
例如在具有薄膜栅极绝缘膜的MIS晶体管的每单位面积的栅极电容(Cg)为10pF/cm2，具有厚膜栅极绝缘膜的MIS晶体管的每单位面积的栅极电容(Cg)为5pF/cm2的情况下，有必要使具有薄膜栅极绝缘膜的MIS晶体管的栅极面积(栅极长×栅极宽)为2cm2，具有厚膜栅极绝缘膜的MIS晶体管的栅极面积(栅极长×栅极宽)为4cm2。由此，能够使具有薄膜栅极绝缘膜的MIS晶体管的栅极电容与具有厚膜栅极绝缘膜的MIS晶体管的栅极电容相同。
然后，此时的具有薄膜栅极绝缘膜的MIS晶体管的栅极漏电流(Ig)以及具有厚膜栅极绝缘膜的MIS晶体管的栅极漏电流(Ig)为：
Ig(薄膜栅极绝缘膜)＝Jg(薄膜栅极绝缘膜)×2cm2
Ig(厚膜栅极绝缘膜)＝Jg(厚膜栅极绝缘膜)×4cm2
一般情况下，具有7～8nm左右的厚膜栅极绝缘膜的MIS晶体管的每单位面积的栅极漏电流(Jg)，与具有2～3nm左右的薄膜栅极绝缘膜的MIS晶体管的每单位面积的栅极漏电流(Jg)相比以位为单位地减小。因此，即使将具有厚膜栅极绝缘膜的MIS晶体管的栅极面积变大为具有薄膜栅极绝缘膜的MIS晶体管的栅极面积的2～4倍左右，具有厚膜栅极绝缘膜的MIS晶体管的栅极漏电流(Ig)，与具有薄膜栅极绝缘膜的MIS晶体管的栅极漏电流(Ig)相比也会显著地减少。
图3为表示在具有厚膜栅极绝缘膜的MIS晶体管以及具有薄膜栅极绝缘膜的MIS晶体管的各自的栅极-源极/漏极之间流动的漏电流(Jg×Area)与栅极电容(Cg×Area)的关系的一例的曲线图。此处，Jg为MIS晶体管的每单位面积的栅极漏电流，Cg为MIS晶体管的每单位面积的栅极电容，Area为MIS晶体管的栅极面积。
如图3所示，若将栅极电容大致相同的具有薄膜栅极绝缘膜(例如Tox＝2.3nm)的MIS晶体管与具有厚膜栅极绝缘膜(例如Tox＝7.4nm)的MIS晶体管相比较，则可知与前者相比后者减少了6位以上的栅极漏电流(Ig＝Jg×Area)。
即，在实施方式1中，使天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度为7～8nm，SOI晶体管CT的栅极绝缘膜GIC的厚度为2～3nm。但是，即使为了使天线效应对策用虚设填充单元DT的栅极电容与SOI晶体管CT的栅极电容大致相同，而使天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大2～4倍左右，天线效应对策用虚设填充单元DT的栅极漏电流(Ig)还是会减少6位～8位左右。
图4为表示基于实施方式1的SOI晶体管以及天线效应对策用虚设填充单元的尺寸的一例的概略俯视图。
SOI晶体管CT的栅极绝缘膜GIC的厚度(Tox1)为2.0nm，栅极长(Lg1)为0.06μm，栅极宽(Wg1)为0.5μm。因此，SOI晶体管CT的栅极电容(Cox1)为:
Cox1＝εox×Lg1×Wg1/Tox1
＝εox×0.06(μm)×0.5(μm)/2(nm)
＝εox×0.015×10-3(m)
另一方面，天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度(Tox2)为7.0nm，栅极长(Lg2)为0.21μm、栅极宽(Wg2)为0.5μm。因此，天线效应对策用虚设填充单元DT的栅极电容(Cox2)为：
Cox2＝εox×Lg2×Wg2/Tox2
＝εox×0.21(μm)×0.5(μm)/7(nm)
＝εox×0.015×10-3(m)
与SOI晶体管CT的栅极电容(Cox1)相同。
另外，在上述说明中，示出了通过增大天线效应对策用虚设填充单元DT的栅极长，来使天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大的例子，但是也可以通过使栅极宽更宽，来增大天线效应对策用虚设填充单元DT的栅极面积。或者，也可以通过增大栅极长及栅极宽，来增大天线效应对策用虚设填充单元DT的栅极面积。
图5，是本发明人研究的使用了以往的天线效应对策用虚设填充单元的半导体器件的主要部分俯视图。
如图5所示，以往的天线效应对策用虚设填充单元DTA以与其他虚设填充单元同样的尺寸形成。另外，在虚设填充单元部中，包括天线效应对策用虚设填充单元DTA在内的全部虚设填充单元的栅电极互相具有规定的间隔地配置，包括天线效应对策用虚设填充单元DTA在内的全部虚设填充单元的占有率都不是100％。
因此，由于即使如上述图1所示使天线效应对策用虚设填充单元DT的栅极长更长，也没必要使虚设填充单元部整体的面积变大，所以也不会使半导体器件的面积增大。
图6是本发明人研究过的具备保护二极管的半导体器件的主要部分剖面图。图中，附图标记NWEL表示n型阱、PWEL表示p型阱。
为了抑制天线效应，也可以代替上述图1中示出的天线效应对策用虚设填充单元DT，而在虚设填充单元部配置保护二极管DD。但是，在配置了保护二极管DD的情况下，从供电部施加衬底偏压时，有可能通过保护二极管DD而使SOI晶体管CT的栅极电压发生变动。对此，在基于实施方式1的天线效应对策用虚设填充单元DT中，具有不会发生这样的SOI晶体管CT的栅极电压变动的优点。
如此，根据实施方式1，通过使天线效应对策用虚设填充单元DT的栅极绝缘膜GID的厚度比SOI晶体管CT的栅极绝缘膜GIC的厚度厚，而能够使天线效应对策用虚设填充单元DT的栅极漏电流减小。另外，通过使天线效应对策用虚设填充单元DT的栅极面积比SOI晶体管CT的栅极面积大而使天线效应对策用虚设填充单元DT的栅极电容与SOI晶体管CT的栅极电容大致相同，而能够抑制天线效应。因此，在使用了SOI衬底的半导体器件中，能够降低天线效应对策用虚设填充单元DT的栅极漏电流，且抑制天线效应。
＜半导体器件的制造方法＞
接下来，用图7～图25按照工序顺序对基于实施方式1的半导体器件的制造方法进行说明。图7～图25是基于实施方式1的半导体器件的制造工序中的主要部分剖面图。
在实施方式1中，将形成SOI晶体管(n沟道型SOI晶体管或者p沟道型SOI晶体管)的区域称为SOI区域1A，将形成块体晶体管(bulk transistor)(n沟道型块体晶体管或者p沟道型块体晶体管)的区域称为块体区域1C。在SOI区域1A中，SOI晶体管形成于由半导体衬底、半导体衬底上的绝缘膜及绝缘膜上的半导体层构成的SOI衬底的主面上，在块体区域1C中，块体晶体管形成于半导体衬底的主面。另外，将形成天线效应对策用虚设填充单元的区域称为虚设填充单元区域1B，将形成供电部的区域称为供电区域1D。
另外，在此处，对n沟道型SOI晶体管以及n沟道型块体晶体管的制造进行说明，而省略关于p沟道型SOI晶体管以及p沟道型块体晶体管的制造的说明。此外，对天线效应对策用虚设填充单元的栅极绝缘膜和块体晶体管的栅极绝缘膜同时形成的例子进行说明，但并不限于此。即，也可以在与块体晶体管的栅极绝缘膜形成的工序不同的工序中形成天线效应对策用虚设填充单元的栅极绝缘膜。但是，如果同时形成天线效应对策用虚设填充单元的栅极绝缘膜和块体晶体管的栅极绝缘膜，则具有能够抑制制造工序数增加的优点。另外，在实施方式1中使用的剖面图上，为了使图易懂，未正确显示各膜的各自的膜厚的大小关系。
首先，如图7所示，准备在上方层叠着绝缘膜BX以及半导体层SL的半导体衬底SB。半导体衬底SB为由单晶Si(硅)构成的支承衬底，半导体衬底SB上的绝缘膜BX由氧化硅构成，绝缘膜BX上的半导体层SL由具有1～10Ωcm左右的电阻的单晶硅构成。绝缘膜BX的厚度为例如10～20nm左右，半导体层SL的厚度为例如10～20nm左右。
SOI衬底能够通过例如SIMOX(Silicon Implanted Oxide：注氧隔离)法或者粘合法形成。在SIMOX法中，通过向由Si(硅)构成的半导体衬底的主面以高能量离子注入O2(氧气)，并在之后的热处理中使Si(硅)和O2(氧气)结合，在比半导体衬底的主面稍深的位置形成埋入氧化膜(BOX膜)，而形成SOI衬底。另外，在粘合法中，通过施加高温以及压力而将在上表面形成有氧化膜(BOX膜)的由Si(硅)构成的半导体衬底、与另一块由Si(硅)构成的半导体衬底粘接并粘合在一起后，研磨一侧的半导体衬底使其薄膜化，由此形成SOI衬底。
接下来，如图8所示，在SOI衬底上形成由具有STI(Shallow Trench Isolation：浅沟槽隔离)构造的绝缘膜构成的元件分离部STI。
在形成元件分离部STI的工序中，首先，在半导体层SL上形成由氮化硅构成的硬掩模图案，通过将该硬掩模图案作为掩模进行干蚀刻，而形成从半导体层SL的上表面到半导体衬底SB的中途深度的多个槽。多个槽将半导体层SL、绝缘膜BX以及半导体衬底SB开口而形成。接着，在多个槽的内侧形成内衬氧化膜之后，在包括多个的槽内部的半导体层SL上通过例如CVD(Chemical Vapor Deposition：化学气相沉积)法形成例如由氧化硅构成的绝缘膜。然后，通过例如CMP(Chemical Mechanical Polishing：化学机械研磨)法对该绝缘膜的上表面进行研磨，在多个槽的内部余留绝缘膜。之后，除去硬掩模图案。由此，形成元件分离部STI。
元件分离部STI为将多个活性区域彼此分离的非活性区域。也就是说，俯视观察下的活性区域的形状通过被元件分离部STI包围而被规定出。另外，以将SOI区域1A、虚设填充单元区域1B、块体区域1C以及供电区域1D之间相互分离的方式形成有多个元件分离部STI，在SOI区域1A以及块体区域1C的各自上，以将相邻的元件形成区域之间分离的方式形成有多个元件分离部STI。
接下来，如图9所示，例如通过热氧化法在半导体层SL上形成例如由氧化硅构成的绝缘膜OX。另外，也可以通过余留上述由氮化硅构成的硬掩模图案的一部分而形成绝缘膜OX。
然后，通过经由绝缘膜OX、半导体层SL以及绝缘膜BX向SOI区域1A、虚设填充单元区域1B以及供电区域1D离子注入p型杂质，而在半导体衬底SB的所希望的区域上选择性地形成p型阱PW1。并且，通过经由绝缘膜OX、半导体层SL以及绝缘膜BX向SOI区域1A以及虚设填充单元区域1B离子注入规定的杂质，而在半导体衬底SB的所希望的区域上选择性地形成阈电压控制扩散区域E1。
之后，通过经由绝缘膜OX、半导体层SL以及绝缘膜BX向块体区域1C离子注入p型杂质，而在半导体衬底SB的所希望的区域上选择性地形成p型阱PW2，并且，通过离子注入规定的杂质，而在半导体衬底SB的所希望的区域上选择性地形成阈电压控制扩散区域E2。
接下来，如图10所示，通过例如光刻技术在SOI区域1A以及虚设填充单元区域1B上形成光致抗蚀剂图案RP1。具体来说，在SOI衬底上涂敷光致抗蚀剂膜，形成将块体区域1C以及供电区域1D开口的光致抗蚀剂图案RP1。此时，以跨着块体区域1C与其他区域(SOI区域1A或者虚设填充单元区域1B)的边界以及供电区域1D与其他区域(SOI区域1A或者虚设填充单元区域1B)的边界的元件分离部STI的方式，形成光致抗蚀剂图案RP1。
接下来，如图11所示，通过例如氢氟酸清洗除去块体区域1C以及供电区域1D的绝缘膜OX。此时，块体区域1C以及供电区域1D的元件分离部STI的上部的一部分也被削去，因此能够在块体区域1C以及供电区域1D中调整半导体衬底SB与元件分离部STI之间的层差，并且能够使在光致抗蚀剂图案RP1的边界部产生的元件分离部STI上的层差平缓。
接下来，通过例如干蚀刻法以绝缘膜BX为阻挡物选择性地除去块体区域1C以及供电区域1D的半导体层SL后，除去光致抗蚀剂图案RP1。之后，有必要的话也可以用牺牲氧化法，即，通过例如氢氟酸清洗除去块体区域1C以及供电区域1D的绝缘膜BX后，通过例如热氧化法在半导体衬底SB上形成例如10nm左右的热氧化膜，再将该形成的热氧化膜除去。由此，通过除去了半导体层SL的干蚀刻，能够除去导入到半导体衬底SB的损伤层。
在经过以上的工序形成的各区域中，SOI区域1A以及虚设填充单元区域1B的半导体层SL的上表面与块体区域1C以及供电区域1D的半导体衬底SB的上表面之间的层差较小为20nm左右。这能够在之后的成为栅电极的多晶硅膜的堆积以及加工中，使SOI晶体管和天线效应对策用虚设填充单元及块体晶体管在同一工序中形成，对防止层差部的加工残留或者栅电极的断线等有效。
接下来，如图12所示，在SOI区域1A的半导体层SL上形成栅极绝缘膜F1，在虚设填充单元区域1B的半导体层SL上、和块体区域1C以及供电区域1D的半导体衬底SB上形成栅极绝缘膜F2。栅极绝缘膜F1的厚度为例如2～3nm左右，栅极绝缘膜F2的厚度为例如7～8nm左右。
SOI区域1A的栅极绝缘膜F1，和虚设填充单元区域1B、块体区域1C以及供电区域1D的栅极绝缘膜F2，具体来说如下地形成。
首先，通过例如氢氟酸清洗将虚设填充单元区域1B上露出的绝缘膜OX、和块体区域1C以及供电区域1D上露出的绝缘膜BX除去，使虚设填充单元区域1B的半导体层SL的上表面、和块体区域1C以及供电区域1D的半导体衬底SB的上表面露出。然后，通过例如热氧化法在虚设填充单元区域1B的半导体层SL上、和块体区域1C以及供电区域1D的半导体衬底SB上，形成例如7.5nm左右厚度的热氧化膜。
此时，在SOI区域1A也同样地除去绝缘膜OX，在半导体层SL上形成例如7.5nm左右厚度的热氧化膜。将该膜通过例如光刻技术以及氢氟酸清洗选择性地除去后，为了除去蚀刻残渣以及蚀刻液等而进行清洗。之后，通过例如热氧化法在SOI区域1A的半导体层SL上，形成例如2nm左右厚度的热氧化膜。由此，在SOI区域1A的半导体层SL上，形成由2nm左右厚度的热氧化膜构成的栅极绝缘膜F1，在虚设填充单元区域1B的半导体层SL上、和块体区域1C以及供电区域1D的半导体衬底SB上，形成由7.5nm左右厚度的热氧化膜构成的栅极绝缘膜F2。
另外，也可以通过一氧化氮气体将这些2nm左右厚度的热氧化膜以及7.5nm左右厚度的热氧化膜的上表面氮化，由此在热氧化膜的上表面层叠形成0.2nm左右的氮化膜。在这种情况下，在SOI区域1A的半导体层SL上形成由氮化膜/热氧化膜构成的栅极绝缘膜F1，在虚设填充单元区域1B、块体区域1C以及供电区域1D的半导体衬底SB上形成有由氮化膜/热氧化膜构成的栅极绝缘膜F2。
如此，能够使天线效应对策用虚设填充单元的栅极绝缘膜F2形成得比SOI晶体管的栅极绝缘膜F1厚。由此，能够降低天线效应对策用虚设填充单元的栅极漏电流。
接下来，如图13所示，通过例如CVD法在半导体衬底SB上依次层叠多晶硅膜G1、氧化硅膜D1以及氮化硅膜D2。多晶硅膜G1的厚度为例如50nm左右，氧化硅膜D1的厚度为例如30nm，氮化硅膜D2的厚度为例如40nm左右。
接下来，如图14所示，通过例如光刻技术以及各向异性干蚀刻法对氮化硅膜D2、氧化硅膜D1以及多晶硅膜G1依次加工，而在SOI区域1A上形成SOI晶体管的由氧化硅膜D1以及氮化硅膜D2构成的栅极保护膜GD、和由多晶硅膜G1构成的栅电极GE1。同时，在虚设填充单元区域1B上形成天线效应对策用虚设填充单元的由氧化硅膜D1以及氮化硅膜D2构成的栅极保护膜GD、和由多晶硅膜G1构成的栅电极GE2。同时，在块体区域1C上形成块体晶体管的由氧化硅膜D1以及氮化硅膜D2构成的栅极保护膜GD、和由多晶硅膜G1构成的栅电极GE3。另外，将供电区域1D的氮化硅膜D2、氧化硅膜D1、多晶硅膜G1以及栅极绝缘膜F2除去。
在此，为了使天线效应对策用虚设填充单元的栅极电容与SOI晶体管的栅极电容相同，以例如天线效应对策用虚设填充单元的栅极长比SOI晶体管的栅极长更长的方式，形成SOI晶体管的栅电极GE1以及天线效应对策用虚设填充单元的栅电极GE2。此外，也可以通过使天线效应对策用虚设填充单元的栅极宽比SOI晶体管的栅极宽更宽，来使天线效应对策用虚设填充单元的栅极电容与SOI晶体管的栅极电容相同。
另外，如前所述，SOI区域1A以及虚设填充单元区域1B的半导体层SL的上表面与块体区域1C以及供电区域1D的半导体衬底SB的上表面之间的层差较低为20nm左右。因此，光刻时在焦点深度的容许范围内，能够同时形成SOI晶体管的栅极保护膜GD以及栅电极GE1、天线效应对策用虚设填充单元的栅极保护膜GD以及栅电极GE2、和块体晶体管的栅极保护膜GD以及栅电极GE3。
然后，将n型杂质例如As(砷)离子以加速能量45keV、注入量3×1012/cm2的条件离子注入到块体区域1C。此时，通过成为栅极保护膜GD的氧化硅膜D1以及氮化硅膜D2，栅电极GE3以及栅电极GE3下面的沟道区域未被注入杂质，而自我调整地形成块体晶体管的外延层EB3。另外，在该离子注入中，SOI区域1A、虚设填充单元区域1B以及供电区域1D由光致抗蚀剂图案保护，而未被注入n型杂质。
接下来，如图15所示，在通过例如CVD法堆积例如10nm左右厚度的氧化硅膜O1、例如40nm左右厚度的氮化硅膜之后，通过例如各向异性干蚀刻法选择性地加工该氮化硅膜。由此，在SOI晶体管的栅电极GE1、天线效应对策用虚设填充单元的栅电极GE2以及块体晶体管的栅电极GE3的侧面，隔着氧化硅膜O1形成由氮化硅膜构成的侧墙SW1。在本方法中，由于半导体层SL被氧化硅膜O1保护，所以能够防止由干蚀刻造成的膜厚减少以及损伤导入。
接下来，如图16所示，通过氢氟酸清洗将露出的氧化硅膜O1除去，而露出构成SOI晶体管以及天线效应对策用虚设填充单元的源极/漏极的半导体层SL、以及构成块体晶体管的源极/漏极的半导体衬底SB。此时，供电区域1D的氧化硅膜O1也被除去。
接下来，如图17所示，在用保护膜PB将供电区域1D覆盖之后，通过例如选择外延生长法，在露出的半导体层SL上以及半导体衬底SB上选择性地形成由Si(硅)或SiGe(硅锗)构成的堆叠单晶层、即外延层EP。之后，除去保护膜PB。
外延层EP通过使用例如批量(batch)式的纵型外延生长装置，将配置有多个半导体衬底的舟皿在反应室即炉内进行外延生长处理而形成。此时，通过向炉内供给作为成膜气体的例如SiH4(硅烷)气体，并且供给作为蚀刻气体的含氯原子气体，而进行外延生长处理。在作为蚀刻气体的含氯原子气体中，能够使用例如HCl(氯化氢)气体或者Cl(氯)气体等。
接下来，如图18所示，将n型杂质例如As(砷)离子以加速能量11keV、注入量4×1015/cm2的条件向SOI区域1A、虚设填充单元区域1B以及块体区域1C离子注入。由此，自我调整地形成SOI晶体管的扩散层SD1、天线效应对策用虚设填充单元的扩散层SD2以及块体晶体管的扩散层SD3。即，在SOI晶体管中，外延层EP以及其下的半导体层SL被注入杂质而形成扩散层SD1，在天线效应对策用虚设填充单元中，外延层EP以及其下的半导体层SL被注入杂质而形成扩散层SD2。并且，在块体晶体管中，外延层EP以及其下的半导体衬底SB被注入杂质而形成扩散层SD3。
此时，通过成为栅极保护膜GD的氧化硅膜D1以及氮化硅膜D2，栅电极GE1、GE2、GE3以及栅电极GE1、GE2、GE3下的沟道区域未被注入杂质。另外，在该离子注入中，供电区域1D被光致抗蚀剂图案保护而未被注入n型杂质。
接下来，如图19所示，通过例如热磷酸的清洗，选择性地除去侧墙SW1，以及成为栅极保护膜GD的氮化硅膜D2。
接下来，如图20所示，将n型杂质例如As(砷)离子以加速能量4keV、注入量5×1015/cm2的条件向SOI区域1A以及虚设填充单元区域1B离子注入。由此，自我调整地形成SOI晶体管的外延层EB1以及天线效应对策用虚设填充单元的外延层EB2。
此时，通过成为栅极保护膜GD的氧化硅膜D1，栅电极GE1、GE2以及栅电极GE1、GE2下的沟道区域未被注入杂质。另外，在该离子注入中，块体区域1C以及供电区域1D被光致抗蚀剂图案保护而未被注入n型杂质。
之后，通过例如RTA(Rapid Thermal Anneal：快速热退火)法使注入的杂质活性化且热扩散。作为RTA的条件，能够例示为例如氮气氛、1050℃。通过该热扩散，来控制SOI晶体管的栅电极GE1与外延层EB1的距离，以及天线效应对策用虚设填充单元的栅电极GE2与外延层EB2的距离。
接下来，如图21所示，通过在半导体衬底SB上堆积例如40nm左右厚度的氮化硅膜之后，用各向异性蚀刻法对该氮化硅膜进行加工，而在栅电极GE1、GE2、GE3的侧面隔着氧化硅膜O1形成由氮化硅膜构成的侧墙SW2。
接下来，如图22所示，将成为栅极保护膜GD的氧化硅膜D1通过例如氢氟酸清洗选择性地除去，使栅电极GE1、GE2、GE3露出。
接下来，如图23所示，在半导体衬底SB上，通过例如溅射法将金属膜例如20nm左右厚度的Ni(镍)膜堆积之后，通过例如320℃左右的热处理使Ni(镍)和Si(硅)发生反应，从而形成硅化镍层NS。然后，将未发生反应的Ni(镍)通过例如HCl(氯化氢)与H2O2(双氧水)的混合水溶液除去之后，通过例如550℃左右的热处理对硅化镍层NS的相位进行控制。
由此，在SOI区域1A中，在SOI晶体管的栅电极GE1以及扩散层SD1的各自的上部形成硅化镍层NS；在虚设填充单元区域1B中，在天线效应对策用虚设填充单元的栅电极GE2以及扩散层SD2的各自的上部形成硅化镍层NS；在块体区域1C中，在块体晶体管的栅电极GE3以及扩散层SD3的各自的上部形成硅化镍层NS。并且，在供电区域1D，在半导体衬底SB的上部形成硅化镍层NS。
通过上述工序，在SOI区域1A中，形成具有源极/漏极(外延层EB1与扩散层SD1)和栅电极GE1的SOI晶体管。另外，在虚设填充单元区域1B中，形成具有源极/漏极(外延层EB2和扩散层SD2)和栅电极GE2的天线效应对策用虚设填充单元。另外，在块体区域1C，形成具有源极/漏极(外延层EB3和扩散层SD3)和栅电极GE3的块体晶体管。
接下来，如图24所示，在半导体衬底SB上，依次堆积由氮化硅膜构成的作为蚀刻阻挡膜来利用的绝缘膜，以及由氧化硅膜构成的绝缘膜，而形成层间绝缘膜IL之后，使层间绝缘膜IL的上表面平坦化。
接下来，如图25所示，形成贯通层间绝缘膜IL，到达在SOI晶体管的栅电极GE1以及天线效应对策用虚设填充单元的栅电极GE2的各自的上部形成的硅化镍层NS的接触孔CNT。另外，形成有到达在SOI晶体管的源极/漏极、块体晶体管的栅电极GE3以及源极/漏极等各自的上部形成的硅化镍层NS的接触孔CNT。
然后，在包括接触孔CNT的内部的层间绝缘膜IL上，通过例如溅射法依次形成例如含有Ti(钛)的阻隔导体膜和W(钨)膜。之后，通过例如CMP法将层间绝缘膜IL上的阻隔导体膜以及W(钨)膜除去，在接触孔CNT的内部形成以W(钨)膜为主导体膜的柱状的接触插塞CP。
然后，在半导体衬底SB上形成金属膜、例如Cu(铜)或Al(铝)等之后，对该金属膜进行加工，由此，形成与接触插塞CP电连接的布线M1。此时，SOI晶体管的栅电极GE1与天线效应对策用虚设填充单元的栅电极GE2经由布线M1电连接。之后，通过进一步形成上层的布线等，基于实施方式1的半导体器件大致完成。
(实施方式2)
在上述实施方式1中，例如如上述图2所示，由氧化硅膜或氮氧化硅膜形成了天线效应对策用虚设填充单元DT的栅极绝缘膜GID。但是，作为其他方式，也可以代替氧化硅膜或氮氧化硅膜，而使用相对介电常数比氮化硅膜高的高介电常数膜，例如Hf(铪)、Zr(锆)、Al(铝)或Ti(钛)等的氧化物(金属化合物)，或者这些的硅酸盐化合物等。
图26表示基于实施方式2的半导体器件的主要部分剖面图。
如图26所示，由高介电常数膜形成天线效应对策用虚设填充单元DTH的栅极绝缘膜GIH，由氧化硅膜或者氮氧化硅膜形成SOI晶体管的栅极绝缘膜GIC以及块体晶体管的栅极绝缘膜(图示省略)。
通过代替氧化硅膜或者氮氧化硅膜而对天线效应对策用虚设填充单元DTH的栅极绝缘膜GIH使用高介电常数膜，即使是与上述实施方式1中示出的天线效应对策用虚设填充单元同样的布局，也能够蓄积更多的电荷粒子。由此，能够降低对SOI晶体管的栅极绝缘膜GIC造成的损伤。
在使用了高介电常数膜的情况下，天线效应对策用虚设填充单元DTH的栅电极GEH优选由金属膜形成。在由高介电常数膜构成的栅极绝缘膜GIH与由多晶硅膜构成的栅电极GEH的组合中，在接触面上容易发生不良状况，并有工作电压上升的倾向，而且，还有发生声子振动而阻碍电子流动的问题。但是，通过由高介电常数膜构成的栅极绝缘膜GIH与由金属膜构成的栅电极GEH的组合，而能够抑制在上述接触面的不良状况以及声子振动。
如此，通过由高介电常数膜形成天线效应对策用虚设填充单元DTH的栅极绝缘膜GIH，与使用了氧化硅膜或氮氧化硅膜的情况相比，能够降低对SOI晶体管的栅极绝缘膜GIC造成的损伤。
以上根据实施方式对本发明人所实施的发明进行了具体的说明，但是本发明并不限于所述实施方式，在不脱离其主旨的范围内当然能够进行各种变更。

Claims (17)

1.一种半导体器件，具有：
SOI衬底，其具有半导体衬底、所述半导体衬底上的绝缘膜、以及所述绝缘膜上的半导体层；
第1场效应晶体管，其形成于所述SOI衬底的第1区域；
虚设填充单元，其形成于所述SOI衬底的与所述第1区域不同的第2区域；以及
层间绝缘膜，其以覆盖所述第1场效应晶体管以及所述虚设填充单元的方式形成于所述SOI衬底上，
所述半导体器件的特征在于，
所述第1场效应晶体管具有形成于所述半导体层上的第1栅极绝缘膜和形成于所述第1栅极绝缘膜上的第1栅电极，
所述虚设填充单元具有形成于所述半导体层上的第2栅极绝缘膜和形成于所述第2栅极绝缘膜上的第2栅电极，
所述第1场效应晶体管的所述第1栅电极与所述虚设填充单元的所述第2栅电极经由形成于所述层间绝缘膜上的布线电连接，
所述虚设填充单元的所述第2栅极绝缘膜的厚度比所述第1场效应晶体管的所述第1栅极绝缘膜的厚度厚，
所述虚设填充单元的栅极电容与所述第1场效应晶体管的栅极电容相同。
2.如权利要求1所述的半导体器件，其特征在于，
所述第1场效应晶体管的所述第1栅极绝缘膜以及所述虚设填充单元的所述第2栅极绝缘膜由氧化硅或者氮氧化硅构成。
3.如权利要求2所述的半导体器件，其特征在于，
所述虚设填充单元的栅极长大于所述第1场效应晶体管的栅极长。
4.如权利要求2所述的半导体器件，其特征在于，
所述虚设填充单元的栅极宽大于所述第1场效应晶体管的栅极宽。
5.如权利要求1所述的半导体器件，其特征在于，
所述虚设填充单元的所述第2栅极绝缘膜的相对介电常数比所述第1场效应晶体管的所述第1栅极绝缘膜的相对介电常数高。
6.如权利要求5所述的半导体器件，其特征在于，
所述虚设填充单元的所述第2栅极绝缘膜由Hf、Zr、Al或Ti的氧化物或者硅酸盐化合物构成，所述第1场效应晶体管的所述第1栅极绝缘膜由氧化硅或者氮氧化硅构成。
7.如权利要求1所述的半导体器件，其特征在于，
还具有第2场效应晶体管，该第2场效应晶体管形成于与所述第1区域以及所述第2区域不同的第3区域的所述半导体衬底上，
所述第2场效应晶体管具有形成于所述半导体衬底上的第3栅极绝缘膜和形成于所述第3栅极绝缘膜上的第3栅电极，
所述虚设填充单元的所述第2栅极绝缘膜的厚度与所述第2场效应晶体管的所述第3栅极绝缘膜的厚度相同，
所述虚设填充单元的所述第2栅极绝缘膜与所述第2场效应晶体管的所述第3栅极绝缘膜由同层的绝缘膜形成。
8.如权利要求7所述的半导体器件，其特征在于，
所述第1场效应晶体管的所述第1栅极绝缘膜、所述虚设填充单元的所述第2栅极绝缘膜以及所述第2场效应晶体管的所述第3栅极绝缘膜由氧化硅或者氮氧化硅构成。
9.如权利要求1所述的半导体器件，其特征在于，
还具有第2场效应晶体管，该第2场效应晶体管形成于与所述第1区域以及所述第2区域不同的第3区域的所述半导体衬底上，
所述第2场效应晶体管具有形成于所述半导体衬底上的第3栅极绝缘膜和形成于所述第3栅极绝缘膜上的第3栅电极，
所述虚设填充单元的所述第2栅极绝缘膜的相对介电常数比所述第1场效应晶体管的所述第1栅极绝缘膜以及所述第2场效应晶体管的所述第3栅极绝缘膜的相对介电常数高。
10.如权利要求9所述的半导体器件，其特征在于，
所述虚设填充单元的所述第2栅极绝缘膜由Hf、Zr、Al或Ti的氧化物或者硅酸盐化合物构成，所述第1场效应晶体管的所述第1栅极绝缘膜以及所述第2场效应晶体管的所述第3栅极绝缘膜由氧化硅或者氮氧化硅构成。
11.如权利要求9或10所述的半导体器件，其特征在于，
所述第2场效应晶体管的所述第3栅极绝缘膜的厚度大于所述第1场效应晶体管的所述第1栅极绝缘膜的厚度。
12.一种半导体器件的制造方法，在第1区域形成第1场效应晶体管，在与所述第1区域不同的第2区域形成虚设填充单元，在与所述第1区域以及所述第2区域不同的第3区域形成第2场效应晶体管，所述半导体器件的制造方法的特征在于，具有以下工序：
(a)工序，准备具有半导体衬底、所述半导体衬底上的绝缘膜、以及所述绝缘膜上的半导体层的SOI衬底；
(b)工序，除去所述第3区域的所述绝缘膜以及所述半导体层；
(c)工序，在所述(b)工序之后，在所述第1区域的所述半导体层上隔着第1栅极绝缘膜而形成第1栅电极，在所述第2区域的所述半导体层上隔着第2栅极绝缘膜而形成第2栅电极，在所述第3区域的所述半导体衬底上隔着第3栅极绝缘膜而形成第3栅电极；
(d)工序，在所述(c)工序之后，形成与所述第1栅电极的两侧和所述第2栅电极的两侧的各自的所述半导体层的上表面，以及所述第3栅电极的两侧的所述半导体衬底的上表面接触的外延层；
(e)工序，在所述(d)工序之后，向所述第1栅电极的两侧的所述外延层以及其下的所述半导体层导入杂质而形成第1源极/漏极，向所述第2栅电极的两侧的所述外延层以及其下的所述半导体层导入杂质而形成第2源极/漏极，向所述第3栅电极的两侧的所述外延层以及其下的所述半导体衬底导入杂质而形成第3源极/漏极；
(f)工序，在所述(e)工序之后，在所述半导体衬底上形成层间绝缘膜；以及
(g)工序，在所述(f)工序之后，在所述层间绝缘膜中形成了到达所述第1栅电极的第1接触孔以及到达所述第2栅电极的第2接触孔之后，形成经由所述第1接触孔以及所述第2接触孔将所述第1栅电极与所述第2栅电极电连接的布线，
所述虚设填充单元的所述第2栅极绝缘膜的厚度比所述第1场效应晶体管的所述第1栅极绝缘膜的厚度厚，
所述虚设填充单元的栅极电容与所述第1场效应晶体管的栅极电容相同。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，
所述第1场效应晶体管的所述第1栅极绝缘膜、所述虚设填充单元的所述第2栅极绝缘膜、以及第2场效应晶体管的所述第3栅极绝缘膜由氧化硅或者氮氧化硅构成。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，
所述虚设填充单元的栅极长大于所述第1场效应晶体管的栅极长。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，
所述虚设填充单元的栅极宽大于所述第1场效应晶体管的栅极宽。
16.如权利要求12所述的半导体器件的制造方法，其特征在于，
所述虚设填充单元的所述第2栅极绝缘膜的相对介电常数比所述第1场效应晶体管的所述第1栅极绝缘膜以及所述第2场效应晶体管的所述第3栅极绝缘膜的相对介电常数高。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，
所述虚设填充单元的所述第2栅极绝缘膜由Hf、Zr、Al或Ti的氧化物或者硅酸盐化合物构成，所述第1场效应晶体管的所述第1栅极绝缘膜以及所述第2场效应晶体管的所述第3栅极绝缘膜由氧化硅或者氮氧化硅构成。
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