CN105023898A - 半导体装置封装体 - Google Patents

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Abstract

一种半导体装置封装体包含基板、晶体管与导线架。晶体管置于基板上。晶体管包含有源层、至少一源极、至少一漏极、至少一栅极、第一绝缘层、第一源极垫、第一漏极垫、至少一源极插塞与至少一漏极插塞。源极、漏极皆位于有源层上。源极与漏极在有源层上的正投影分别形成源极区域与漏极区域。第一绝缘层至少覆盖部分源极与部分漏极。第一源极垫位于第一绝缘层上，且第一源极垫在有源层上的正投影形成源极垫区域。源极垫区域与漏极区域至少部分重叠。第一漏极垫位于第一绝缘层上。导线架置于基板相对晶体管的一侧，且电性连接栅极。

Description

半导体装置封装体
技术领域
本发明涉及一种半导体装置封装体。
背景技术
场效晶体管(Field Effect Transistor)是一种利用材料中的电场效应以控制电流的开关元件，其被广泛应用于半导体元件的电路中。具体而言，场效晶体管包含栅极、源极、漏极与有源层，源极与漏极分别位于有源层的相对两侧。通过控制栅极的电压而影响有源层的电场，源极与漏极之间因此可导通电流以处于开启状态。
一般而言，为了与其他元件做电性连接，场效晶体管可还包含源极垫与漏极垫，分别电性连接源极与漏极。源极垫与漏极垫通常具有较大的焊接面积以供外部线路固定。然而随着半导体工艺的发展，场效晶体管的的尺寸日渐缩小，而如何在场效晶体管中设计源极垫与漏极垫的位置，以在提供足够的焊接面积的同时，对场效晶体管本身产生较少的电性干扰，为目前业界所努力解决的问题之一。
另一方面，在场效晶体管的封装结构中，不良的封装形态会提升场效晶体管的寄生电容，反而会降低场效晶体管本身的效率。因此场效晶体管的封装设计亦为目前业界发展的重点之一。
发明内容
本发明的一个目的是提供一种半导体装置封装体，包含基板、晶体管与导线架。晶体管置于基板上。晶体管包含有源层、至少一源极、至少一漏极、至少一栅极、第一绝缘层、第一源极垫、第一漏极垫、至少一源极插塞与至少一漏极插塞。源极位于有源层上，且源极在有源层上的正投影形成源极区域。漏极位于有源层上，漏极与源极分开，且漏极在有源层上的正投影形成漏极区域。栅极位于有源层上方，并介于源极与漏极之间。第一绝缘层至少覆盖部分源极与部分漏极，第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中。第一源极垫位于第一绝缘层上，且第一源极垫在有源层上的正投影形成源极垫区域。源极垫区域与漏极区域至少部分重叠，且源极垫区域与漏极区域的重叠面积，小于或等于40%的漏极区域的面积。第一漏极垫位于第一绝缘层上。源极插塞位于源极通孔中，并电性连接第一源极垫与源极。漏极插塞位于漏极通孔中，并电性连接第一漏极垫与漏极。导线架置于基板相对晶体管的一侧，且电性连接栅极。
在一或多个实施方式中，半导体装置封装体还包含栅极接脚、源极接脚与漏极接脚。栅极接脚电性连接导线架与栅极。源极接脚与漏极接脚分别电性连接源极与漏极，且分别与导线架电性绝缘。
在一或多个实施方式中，半导体装置封装体还包含间绝缘层，置于导线架与基板之间。
在一或多个实施方式中，基板与导线架之间的寄生电容小于基板与晶体管之间的寄生电容。
本发明的另一个目的是提供一种半导体装置封装体，包含基板、导线架与上述的晶体管。晶体管置于基板上。导线架置于基板相对于晶体管的一侧，且分别与栅极、源极与漏极电性绝缘。
在一或多个实施方式中，半导体装置封装体还包含栅极接脚、源极接脚与漏极接脚，分别电性连接栅极、源极与漏极。
本发明的再一个目的是提供一种半导体装置封装体，包含基板、上述的晶体管、导线架与间绝缘层。晶体管置于基板上。导线架置于基板相对晶体管的一侧，且电性连接源极或漏极。间绝缘层置于基板与导线架之间。
在一或多个实施方式中，半导体装置封装体还包含栅极接脚、源极接脚与漏极接脚。栅极接脚电性连接栅极。源极接脚与漏极接脚分别电性连接源极与漏极，且源极接脚或漏极接脚电性连接导线架。
在一或多个实施方式中，基板与导线架之间的寄生电容小于基板与晶体管之间的寄生电容。
本发明的又一个目的是提供一种半导体装置封装体，包含基板、导线架与上述的晶体管。导线架包含第一部分、第二部分与第三部分。第一部分电性连接栅极，第二部分电性连接源极，且第三部分电性连接漏极，其中晶体管以倒装芯片型式电性连接导线架上。
在一或多个实施方式中，晶体管为一耗尽型晶体管。半导体装置封装体还包含一增强型晶体管，与耗尽型晶体管电性连接。
在一或多个实施方式中，耗尽型晶体管的源极电性连接增强型晶体管的漏极。
在一或多个实施方式中，耗尽型晶体管的栅极电性连接增强型晶体管的源极。
在一或多个实施方式中，晶体管还包含栅极介电层、间介电层、栅极中间层与至少一第一栅极间插塞。栅极介电层至少介于栅极与有源层之间。间介电层覆盖栅极介电层，且间介电层具有至少一第一栅极间通孔。栅极中间层置于间介电层与第一绝缘层之间。第一栅极间插塞置于第一栅极间通孔中，并电性连接栅极中间层与栅极。
在一或多个实施方式中，第一源极垫、第一漏极垫与栅极于有源层上的正投影均不重叠。
在一或多个实施方式中，第一源极垫以及第一漏极垫至少其中一者与栅极于有源层上的正投影部分重叠。
在一或多个实施方式中，第一源极垫以及第一漏极垫至少其中一者与栅极于有源层上的正投影的重叠面积，小于栅极于有源层的正投影的面积的10%。
在一或多个实施方式中，间介电层包含上介电部与下介电部。上介电部具有至少一第二栅极间通孔。下介电部置于上介电部与栅极介电层之间。晶体管还包含金属层与至少一第二栅极间插塞。金属层置于上介电部与下介电部之间，且金属层与栅极中间层于有源层上的正投影部分重叠。第二栅极间插塞置于第二栅极间通孔中，并电性连接栅极中间层与金属层。
上述实施方式的半导体装置封装体可降低晶体管的源极与漏极间生成的寄生电容，进而降低晶体管的源极与漏极之间的电容值，并且可缩小晶体管的尺寸。
附图说明
图1为本发明一实施方式的半导体装置封装体的俯视图。
图2为图1的区域M的局部放大图。
图3A为沿图2的线3A-3A的剖面图。
图3B为沿图2的线3B-3B的剖面图。
图3C为沿图2的线3C-3C的剖面图。
图4为本发明另一实施方式的半导体装置封装体的俯视图。
图5为图4的半导体装置封装体的电路图。
图6为本发明再一实施方式的半导体装置封装体的俯视图。
图7为图6沿线7-7的剖面图。
图8为本发明又一实施方式的半导体装置封装体的俯视图。
图9为本发明另一实施方式的半导体装置封装体的俯视图。
图10为本发明再一实施方式的半导体装置封装体的俯视图。
图11为本发明又一实施方式的半导体装置封装体的俯视图。
图12为本发明另一实施方式的半导体装置封装体的俯视图。
图13为本发明再一实施方式的半导体装置封装体的底视图。
图14为图1的区域M另一实施方式的局部放大图。
图15A为沿图14的线15A-15A的剖面图。
图15B为沿图14的线15B-15B的剖面图。
图15C为沿图14的线15C-15C的剖面图。
图16A为图1的晶体管再一实施方式的剖面图。
图16B为图1的晶体管再一实施方式的剖面图。
图16C为图1的晶体管再一实施方式的剖面图。
图17为图1的晶体管又一实施方式的剖面图。
图18为图1的晶体管又一实施方式的俯视图。
图19A为沿图18的线19A-19A的剖面图。
图19B为沿图18的线19B-19B的剖面图。
图19C为沿图18的线19C-19C的剖面图。
图19D为沿图18的线19D-19D的剖面图。
其中，附图标记说明如下：
100：基板                          200：晶体管
202：有源区                        210：有源层
212：氮化镓层                       214：氮化镓铝层
216：凹槽                           220、820：栅极
230、830：源极                      232：下源极子部
234：上源极子部                     236：源极间插塞
240、840：漏极                      242：下漏极子部
244：上漏极子部                     246：漏极间插塞
250：第一绝缘层                     252：源极通孔
254：漏极通孔                       260：第一源极垫
262：源极垫本体                     264：源极垫分支
270：第一漏极垫                     272：漏极垫本体
274：漏极垫分支                     280：源极插塞
290：漏极插塞                       310：栅极垫
320：绝缘区                         330：保护层
332：源极开口                       334：漏极开口
336：栅极开口                       340：栅极介电层
342：第一源极间通孔                 344：第一漏极间通孔
350：间介电层                       352：第二源极间通孔
354：第二漏极间通孔                 356：第一栅极间通孔
358：上介电部                       358a：第二栅极间通孔
359：下介电部                       360：栅极中间层
365：金属层                         370：第一栅极间插塞
375：第二栅极间插塞                 380：第二绝缘层
382：源极垫开口                     384：漏极垫开口
385：第二源极垫                     390：第二漏极垫
395：源极垫连接部                   397：漏极垫连接部
400a：第一部分                      400b：第二部分
400c：第三部分                      610：栅极接脚
620：源极接脚                       630：漏极接脚
700：封装材                          800：增强型晶体管
900：间绝缘层                       A1、A2、M：区域
D1、D2：距离                       DA：漏极区域
DPA：漏极垫区域                    L1、L2、L3：长度
O1、O2：重叠区域                   SA：源极区域
SPA：源极垫区域                    T1、T2、T3：厚度
W、Ws、Wd：宽度
400、400’、410、420、430：导线架
500、501、502、503、504、505、506、507、511、512、513、514、515：导电元件
3A-3A、3B-3B、3C-3C、7-7、15A-15A、15B-15B、15C-15C、19A-19A、19B-19B、19C-19C、19D-19D：线
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式示出之。
图1为本发明一实施方式的半导体装置封装体的俯视图。半导体装置封装体包含基板100、晶体管200与导线架400。晶体管200置于基板100上。导线架400置于基板100相对晶体管200的一侧，且电性连接晶体管200的栅极。其中导线架400例如可为铜板，基板100的材质例如为硅(silicon)基板或蓝宝石(sapphire)基板，然而本发明不以此为限。
接着请一并参照图2与图3A，其中图2为图1的区域M的局部放大图，图3A为沿图2的线3A-3A的剖面图。晶体管200包含有源层210、至少一栅极220、至少一源极230、至少一漏极240、第一绝缘层250、第一源极垫260、第一漏极垫270、至少一源极插塞280与至少一漏极插塞290。源极230位于有源层210上，且源极230在有源层210上的正投影形成源极区域SA。漏极240位于有源层210上，漏极240与源极230分开，且漏极240在有源层210上的正投影形成漏极区域DA。栅极220位于有源层210上方，并介于源极230与漏极240之间。第一绝缘层250至少覆盖部分源极230与部分漏极240，例如在图3A中，第一绝缘层250覆盖栅极220、源极230与漏极240。其中，请一并参照图1与图2，晶体管200可还包含一栅极垫310，此栅极垫310电性连接多个栅极220，且栅极220可通过栅极垫310电性连接导线架400，其中栅极垫310可再通过导电元件500，例如焊线(bonding wire)、导电带(ribbon)、夹片(clip)等，连接到导线架400。本文中所提及的导电元件皆可为上述的任意形态。
接着请一并参照图2与图3A。第一绝缘层250中具有至少一源极通孔252，其形状可根据工艺需求而有不同的设计，例如可为圆形、长方形、多边形、弧形或其组合。第一源极垫260位于第一绝缘层250上，且第一源极垫260在有源层210上的正投影形成源极垫区域SPA。源极垫区域SPA与漏极区域DA至少部分重叠，且源极垫区域SPA与漏极区域DA的重叠区域O1，小于或等于40%的漏极区域DA的面积。举例而言，在图2中，重叠区域O1具有长度L1，且漏极240具有长度L2，长度L1小于或等于长度L2的40%。源极插塞280位于源极通孔252中，并电性连接第一源极垫260与源极230。
另一方面，第一绝缘层250亦具有至少一漏极通孔254于其中。第一漏极垫270位于第一绝缘层250上，且第一漏极垫270在有源层210上的正投影形成漏极垫区域DPA。漏极垫区域DPA与源极区域SA至少部分重叠，且漏极垫区域DPA与源极区域SA的的重叠区域O2，小于或等于40%的源极区域SA的面积。举例而言，在图2中，重叠区域O2具有长度L3，且源极230具有长度L2，长度L3小于或等于长度L2的40%。漏极插塞290位于漏极通孔254中，并电性连接第一漏极垫270与漏极240。应注意的是，在附图中为了清楚起见，源极插塞280与漏极插塞290皆未示出于俯视图中，而仅示出于剖面图中。
请同时参照第1至3A图。简言之，本实施方式的半导体装置封装体可降低晶体管200的源极230与漏极240之间生成的寄生电容，进而降低晶体管200的源极230与漏极240间的电容值(Cds)，并且可缩小晶体管200的尺寸。首先，导线架400与晶体管200的栅极220电性连接，因此导线架400与晶体管200的有源层210之间并不会产生额外的寄生电容(尤其是Cds)。再加上，因源极垫区域SPA与漏极区域DA形成重叠区域O1，且漏极垫区域DPA与源极区域SA形成重叠区域O2，重叠区域O1的面积小于或等于40%的漏极区域DA的面积，且重叠区域O2的面积小于或等于40%的源极区域SA的面积，因此可有效减少第一源极垫260与漏极240之间，以及第一漏极垫270与源极230之间所生成的寄生电容(尤其是Cds)。在本发明的另一实施方式中，重叠区域O1的面积大于1%的漏极区域DA的面积，而小于20%的漏极区域DA的面积，且重叠区域O2的面积大于1%的源极区域SA的面积，而小于20%的源极区域SA的面积。另一方面，至少部分的第一源极垫260位于漏极240的上方，且至少部分的第一漏极垫270位于源极230的上方，因此可缩小晶体管200的尺寸，进而增加有源层210的面积使用率。
接着请一并参照图1与图2。半导体装置封装体可还包含栅极接脚610、源极接脚620与漏极接脚630。栅极接脚610电性连接导线架400与栅极220，例如在图1中，栅极接脚610连接至导线架400，而再通过导电元件500与栅极垫310而电性连接至栅极220。源极接脚620电性连接源极230，例如源极接脚620可通过导电元件500与第一源极垫260而与源极230电性连接。漏极接脚630电性连接漏极240，例如漏极接脚630可通过导电元件500与第一漏极垫270而与漏极240电性连接。源极接脚620与漏极接脚630分别与导线架400电性绝缘。
另一方面，半导体装置封装体可还包含封装材700，包覆基板100、晶体管200、导线架400、导电元件500、部分的栅极接脚610、部分的源极接脚620与部分的漏极接脚630，且暴露出另一部分的栅极接脚610、另一部分的源极接脚620与另一部分的漏极接脚630。其中为了清楚起见，图1的封装材700以虚线表示。封装材700可保护晶体管200，并且半导体装置封装体可通过暴露出的部分栅极接脚610、部分源极接脚620与部分漏极接脚630而与其他元件进行电性连接。
接着对晶体管200进行进一步的说明。请参照图2。详细而言，在本实施方式中，第一源极垫260包含源极垫本体262与至少一源极垫分支264，其中源极垫本体262的方向约略垂直于源极230的方向，而源极垫分支264的方向约略平行于源极230的方向。源极垫本体262在有源层210(如图3A所示出)上的正投影与漏极区域DA至少部分重叠，例如在图2中即为重叠区域O1。第一漏极垫270包含漏极垫本体272与至少一漏极垫分支274，其中漏极垫本体272的方向约略垂直于漏极240的方向，而漏极垫分支274的方向约略平行于漏极240的方向。漏极垫本体272与源极垫本体262分开，其中漏极垫本体272在有源层210上的正投影与源极区域SA至少部分重叠，例如在图2中即为重叠区域O2。源极垫分支264由源极垫本体262向漏极垫本体272的方向延伸。漏极垫分支274由漏极垫本体272向源极垫本体262的方向延伸。在本发明的另一实施方式中，源极垫分支264可包含有长条型以外的形状，例如可为波浪型、折线型、不规则型或其组合，而由源极垫本体262朝向漏极垫本体272延伸。同样地，漏极垫分支274亦可是产品的设计而采用不同的形状，而由漏极垫本体272朝向源极垫本体262延伸。
请一并参照图2与图3A。详细而言，源极垫分支264在有源层210上的正投影与源极230至少部分重叠，因此源极插塞280可位于源极垫分支264与源极230之间，使得第一源极垫260与源极230之间具有充分的电性连接，藉以改善源极230本身的电阻值。另一方面，当单位长度的源极垫分支264所具有的电阻值小于单位长度的源极230所具有的电阻值(例如在图3A中，第一源极垫260的厚度T2，亦即源极垫分支264的厚度，大于源极230的厚度T1)时，此结构亦能达到改善源极230本身的电阻值的效果。
另外，漏极垫分支274在有源层210上的正投影与漏极240至少部分重叠，因此漏极插塞290可位于漏极垫分支274与漏极240之间，使得第一漏极垫270与漏极240之间具有充分的电性连接，藉以改善漏极240本身的电阻值。另一方面，当单位长度的漏极垫分支274所具有的电阻值小于单位长度的漏极240所具有的电阻值(例如在图3A中，第一漏极垫270的厚度T2，亦即漏极垫分支274的厚度，大于漏极240的厚度T1)时，此结构亦能达到改善漏极240本身的电阻值的效果。
接着请参照图3B，其为沿图2的线3B-3B的剖面图。对于源极垫本体262而言，源极垫本体262与源极230之间亦可具有源极插塞280，以使得源极垫本体262与源极230之间具有充分的电性连接。另一方面，因源极垫本体262与漏极240之间保持电性绝缘，因此源极垫本体262与漏极240之间(即位于重叠区域O1上方的部分第一绝缘层250)便不存在任何插塞。
接着参照图3C，其为沿图1的线3C-3C的剖面图。对于漏极垫本体272而言，漏极垫本体272与漏极240之间亦可具有漏极插塞290，以使得漏极垫本体272与漏极240之间具有充分的电性连接。另一方面，因漏极垫本体272与源极230之间保持电性绝缘，因此漏极垫本体272与源极230之间(即位于重叠区域O2上方的部分第一绝缘层250)便不存在任何插塞。
请回到图2。综合上述，第一源极垫260通过源极垫分支264与部分的源极垫本体262而与源极230作电性连接，使得第一源极垫260与源极230之间可充份导通电流，藉此改善源极230的电阻值。同样的，第一漏极垫270通过漏极垫分支274与部分的漏极垫本体272而与漏极240作电性连接，使得第一漏极垫270与漏极240之间可充份导通电流，藉此改善漏极240的电阻值。
接着请回到图2与图3A。在本实施方式中，源极230、漏极240与栅极220共同界定出一有源区202，其包含有源极区域SA、漏极区域DA以及位于其间有源层210中会有电流通过的区域，而晶体管200还包含绝缘区320围绕于有源区202，且绝缘区320至少部分位于有源层210中，用以避免漏电流的产生，并提高崩溃电压。在图2中，第一源极垫260与第一漏极垫270皆完全落于有源区202中，换言之，本实施方式的晶体管200的尺寸可沿着绝缘区320切割，如此一来，绝大多数的有源区202皆可被使用，而不需于额外非有源区中加入容纳漏极垫与源极垫的区域，故可有效缩减晶体管200的尺寸，或在同样的尺寸下，制作能承受更高崩溃电压或更大导通电流的晶体管200。然而在其他的实施方式中，第一源极垫260与/或第一漏极垫270可部分落于有源区202中。基本上，只要源极垫区域SPA与漏极区域DA能够形成重叠区域O1，且重叠区域O1小于或等于40%的漏极区域DA的面积，与/或漏极垫区域DPA与源极区域SA能够形成重叠区域O2，且重叠区域O2小于或等于40%的源极区域SA的面积，皆在本发明的范围中。
请参照图3A。在一或多个实施方式中，有源层210包含多个不同的氮基(nitride-based)半导体层，以于异质接合(heterojunction)处产生二维电子气(2DEG)，做为导电通道。例如可使用相互叠合的氮化镓(GaN)层212与氮化镓铝(AlGaN)层214，其中氮化镓铝层214位于氮化镓层212上。此种结构下，二维电子气可存在于氮化镓层212与氮化镓铝层214之间的界面。因此在晶体管200处于开启状态下，源极230与漏极240之间的导通电流可沿着氮化镓层212与氮化镓铝层214之间的界面而流动。另一方面，晶体管200可还包含有一缓冲层(未示出)，设置于有源层210与基板100之间。
接着请回到图2。在本实施方式中，源极230与漏极240的数量皆为多个，且源极230与漏极240交错排列，以增加晶体管200的导通电流量。因此为了充分电性连接至这些源极230与漏极240，源极垫分支264的数量可为多个，且漏极垫分支274的数量亦可为多个。源极垫分支264与漏极垫分支274交错排列且位于源极垫本体262与漏极垫本体272之间，其中所述多个源极垫分支264皆位于所述多个源极230的上方，且所述多个漏极垫分支274皆位于所述多个漏极240的上方。因此第一源极垫260与第一漏极垫270皆形成指叉形。
接着请参照图3A。在本实施方式中，晶体管200可还包含保护层330，覆盖有源层210。保护层330具有至少一源极开口332与至少一漏极开口334于其中，源极230与漏极240分别至少部分位于源极开口332与漏极开口334中，例如在图3A中，源极230与漏极240分别位于源极开口332与漏极开口334中，以电性接触有源层210。
而在一或多个实施方式中，晶体管200可还包含栅极介电层340，栅极介电层340至少介于栅极220与有源层210之间。第一绝缘层250覆盖栅极介电层340。栅极介电层340可选择覆盖保护层330，且栅极介电层340具有至少一第一源极间通孔342与至少一第一漏极间通孔344。因此源极插塞280部分位于第一源极间通孔342中，以电性连接第一源极垫260与源极230；而漏极插塞290部分位于第一漏极间通孔344中，以电性连接第一漏极垫270与漏极240。
在一或多个实施方式中，保护层330具有栅极开口336于其中，且栅极介电层340与栅极220覆盖栅极开口336，栅极开口336的存在能够调整栅极220的电性特性，例如在本实施方式中，晶体管200可作为一耗尽型(Depletion Mode)晶体管。然而在其他的实施方式中，保护层330亦可不具有栅极开口336，本发明不以此为限。
接下来将以实施例来说明本实施方式的晶体管200的电性特性。请一并参照图2与图3A。其中应注意的是，为了方便起见，在本实施例中，以单一栅极220、单一源极230与单一漏极240作电性特性的计算以说明。在本实施例中，源极230与漏极240分别皆具有宽度W=4μm与长度L2=1000μm，因此源极区域SA的面积与漏极区域DA的面积皆为L2*W=4000μm2。另外重叠区域O1具有长度L1=100μm，且重叠区域O2具有长度L3=100μm，因此重叠区域O1的面积=L1*W=400μm2，而重叠区域O2的面积=L3*W=400μm2，即重叠区域O1的面积为10%的漏极区域DA的面积，且重叠区域O2的面积为10%的源极区域SA的面积。相较传统垂直型电路布局架构而言，本发明的寄生电容只为传统垂直型电路布局架构的20%。
另一方面，源极230与漏极240的厚度T1皆为0.2μm，而第一源极垫260与第一漏极垫270的厚度T2皆为4μm，源极垫本体262与漏极垫分支274相距距离D1=10μm，漏极垫本体272与源极垫分支264相距距离D2=10μm，源极垫分支264的宽度Ws=15μm，漏极垫分支274的宽度Wd=4.2μm，且源极230、漏极240、第一源极垫260与第一漏极垫270的电阻系数皆为ρ。由于源极230与漏极240的单位长度的电阻远大于第一源极垫260与第一漏极垫270的单位长度的电阻，因此在有第一源极垫260与第一漏极垫270的区域，源极230、漏极240的效应可忽略不计，以简化计算。承前所述，源极230与第一源极垫260结合的阻值大约为Rs=ρ*(L3+D2)/(T1*W)+ρ*(L2-L3-D2-L1)/(T2*Ws)～151*ρ(在此忽略源极垫本体260的阻值)，且漏极240与第一漏极垫270结合的阻值大约为Rd=ρ*(L1+D1)/(T1*W)+ρ*(L2-L1-D1-L3)/(T2*Wd)～185*ρ(在此忽略漏极垫本体272的阻值)。如源极230、漏极240、第一源极垫260与第一漏极垫270的材料不变，传统垂直型电路布局架构的源极垫或漏极垫的Rs(或Rd)约为625ρ，所以本发明其电阻及寄生电容皆小于传统垂直型电路布局架构的公知技术。并且在面积利用率方面也优于水平电路布局架构(源极垫及漏极垫所需的面积全部在有源区外)的公知技术。
接着请一并参照图4与图5，其中图4为本发明另一实施方式的半导体装置封装体的俯视图，图5为图4的半导体装置封装体的电路图。在本实施方式中，晶体管200可为耗尽型晶体管，且半导体装置封装体可还包含一增强型(Enhancement Mode)晶体管800，与晶体管200电性连接。以电路图而言，如图5所示，晶体管200的源极230可电性连接增强型晶体管800的漏极840。以结构来看，如图4所示，晶体管200的源极230(如图2所示出)电性连接至第一源极垫260，而第一源极垫260再通过导电元件503电性连接至另一导线架400’。增强型晶体管800的漏极840(如图5所标示)相对于源极830设置，也就是说，漏极840直接接触导线架400’以与的电性连接。如此一来即完成晶体管200的源极230与增强型晶体管800的漏极840之间的电性连接。另一方面，栅极接脚610通过导电元件504电性连接至增强型晶体管800的栅极820，源极接脚620通过导电元件505而电性连接至增强型晶体管800的源极830，且漏极接脚630通过导电元件506而电性连接至晶体管200的第一漏极垫270。请回到图5。在本发明的一实施例中，晶体管200的栅极220可电性连接增强型晶体管800的源极830，以简化电路控制。如图4所示，晶体管200的栅极220(如图2所示出)连接至栅极垫310，而栅极垫310再通过导电元件501电性连接至导线架400，通过导电元件502电性连接导线架400与增强型晶体管800的源极830，如此一来即完成晶体管200的栅极220与增强型晶体管800的源极830之间的电性连接。在本发明的另一实施例中，晶体管200的栅极220未电性连接至增强型晶体管800的源极830，且半导体装置封装体具有一独立的接脚，连接到晶体管200的栅极220，因此可视产品需求对晶体管200的栅极220进行独立的电路控制操作。
在本发明的一实施例中，晶体管200为一具有高操作电压、低导通电阻的耗尽型晶体管，例如氮化镓晶体管，而增强型晶体管800为一具有高切换速度的增强型晶体管，因此所组成的开关元件可等效成一具有高操作电压、低导通电阻与高切换速度的增强型晶体管。
接着请一并参照图6与图7，其中图6为本发明再一实施方式的半导体装置封装体的俯视图，图7为图6沿线7-7的剖面图。本实施方式与图1的实施方式的不同处在于间绝缘层900的存在。在本实施方式中，半导体装置封装体可还包含间绝缘层900，置于导线架400与基板100之间。间绝缘层900的存在可进一步降低半导体装置封装体整体的寄生电容。具体而言，因图1的半导体装置封装体整体的导线架400电性连接至栅极220，因此导线架400与晶体管200之间便会存在一栅极与漏极间寄生电容。而在本实施方式中，基板100与晶体管200的有源层210之间具有一栅极与漏极间寄生电容，而因间绝缘层900的存在，基板100与导线架400之间会存在另一栅极与漏极间寄生电容，此二寄生电容以串联方式存在，因此若基板100与导线架400之间的栅极与漏极间寄生电容Cgd2小于基板100与有源层210之间的栅极与漏极间寄生电容，则可进一步降低半导体装置封装体整体的寄生电容。至于本实施方式的其他细节因与图1的实施方式相同，因此便不再赘述。
接着请参照图8，其为本发明又一实施方式的半导体装置封装体的俯视图，其中图8的半导体装置封装体的电路图如图5所示。本实施方式与图4的实施方式的不同处在于间绝缘层900的存在。如此的设置可进一步降低半导体装置封装体整体，尤其是晶体管200的寄生电容，因此可增加半导体装置封装体整体的崩溃电压。至于本实施方式的其他细节因与图4的实施方式相同，因此便不再赘述。
接着请一并参照图9与图2，其中图9为本发明另一实施方式的半导体装置封装体的俯视图，而本实施方式的晶体管200的结构则如图2所示。本实施方式与图1的实施方式的不同处在于导线架400与栅极220之间的连接关系。在本实施方式中，导线架400分别与栅极220、源极230与漏极240电性绝缘，也就是说，导线架400具有浮动电位，因此导线架400也就不会与晶体管200之间产生寄生电容。从结构来看，栅极接脚610电性连接栅极220，例如在图9中，栅极接脚610可通过导电元件500与栅极垫310而电性连接至栅极220。源极接脚620电性连接源极230，例如在图9中，源极接脚620可通过导电元件500与第一源极垫260而与源极230电性连接。漏极接脚630电性连接漏极240，例如在图9中，漏极接脚630可通过导电元件500与第一漏极垫270而与漏极240电性连接。栅极接脚610、源极接脚620与漏极接脚630分别与导线架400电性绝缘。另外，在其他的实施方式中，半导体装置封装体可还包含间绝缘层900(如图8所示出)，置于基板100与导线架400之间，以进一步降低半导体装置封装体整体的电容值。至于本实施方式的其他细节因与图1的实施方式相同，因此便不再赘述。
接着请参照图10，其为本发明再一实施方式的半导体装置封装体的俯视图，其中图10的半导体装置封装体的电路图如图5所示。本实施方式与图4的实施方式的不同处在于导线架400与栅极垫310之间的连接关系。在本实施方式中，晶体管200的栅极垫310与增强型晶体管800的源极830皆不与导线架400电性连接，栅极垫310通过导电元件507而直接电性连接源极830，因此导线架400具有浮动电位，导线架400也就不会与晶体管200之间产生寄生电容。然而在其他的实施方式中，半导体装置封装体可更具有一独立的接脚，电性连接晶体管200的栅极220，以视产品需求对晶体管200的栅极220进行独立的电路控制操作。另外，在其他的实施方式中，半导体装置封装体可还包含间绝缘层900(如图8所示出)，置于基板100与导线架400之间，以进一步降低半导体装置封装体整体的电容值。至于本实施方式的其他细节因与图4的实施方式相同，因此便不再赘述。
接着请一并参照图11与图7，其中图11为本发明又一实施方式的半导体装置封装体的俯视图，而本实施方式的晶体管200的结构则如图7所示。本实施方式与图6的实施方式的不同处在于导线架400与栅极220、源极230之间的连接关系。在本实施方式中，导线架400电性连接源极230，然而在其他的实施方式中，导线架400可换为电性连接漏极240。从结构上来看，栅极接脚610电性连接栅极220，例如在图11中，栅极接脚610可通过导电元件500与栅极垫310而电性连接至栅极220。源极接脚620电性连接源极230，例如源极接脚620可连接导线架400，再通过导电元件500与第一源极垫260而与源极230电性连接。漏极接脚630电性连接漏极240，例如漏极接脚630可通过导电元件500与第一漏极垫270而与漏极240电性连接。
在本实施方式中，基板100与晶体管200的有源层210之间具有一源极与漏极间寄生电容，而因间绝缘层900的存在，基板100与导线架400之间会存在另一源极与漏极间寄生电容，此二寄生电容以串联方式存在，因此若基板100与导线架400之间的栅极与漏极间寄生电容小于基板100与有源层210之间的栅极与漏极间寄生电容，则可进一步降低半导体装置封装体整体的寄生电容。至于本实施方式的其他细节因与图6的实施方式相同，因此便不再赘述。
接着请参照图12，其为本发明另一实施方式的半导体装置封装体的俯视图，其中图12的半导体装置封装体的电路图如图5所示，而本实施方式的晶体管200的结构则如图7所示。以结构上而言，如图12所示，晶体管200的栅极220(如图7所示出)连接至栅极垫310，而栅极垫310再通过导电元件511电性连接至增强型晶体管800的源极830，如此一来即完成晶体管200的栅极220与增强型晶体管800的源极830之间的电性连接。然而在其他的实施方式中，半导体装置封装体可更具有一独立的接脚，而可视产品需求对晶体管200的栅极220进行独立的电路控制操作。另一方面，晶体管200的源极230(如图7所示出)电性连接至第一源极垫260，而第一源极垫260再通过导电元件512电性连接至导线架400。增强型晶体管800的漏极840(如图5所标示)相对于源极830设置，也就是说，漏极840直接接触导线架400以与的电性连接。如此一来即完成晶体管200的源极230与增强型晶体管800的漏极840之间的电性连接。另一方面，栅极接脚610通过导电元件513电性连接至增强型晶体管800的栅极820，源极接脚620通过导电元件514而电性连接至增强型晶体管800的源极830，且漏极接脚630通过导电元件515而电性连接至晶体管200的第一漏极垫270。同样地，在基板100与导线架400之间可设有一间介电层900，以进一步降低半导体装置封装体的电容值，至于本实施方式的其他细节因与图8的实施方式相同，因此便不再赘述。
接着请一并参照图13与图2，其中图13为本发明再一实施方式的半导体装置封装体的底视图，而本实施方式的晶体管200的结构则如图2所示。本实施方式与图1的实施方式的不同处在于导线架400的组成。在本实施方式中，导线架400包含有一第一部分400a、一第二部分400b与一第三部分400c，且晶体管200以倒装芯片型式电性连接导线架400上，其中第一部分400a通过栅极垫310而电性连接栅极220，第二部分400b通过第一源极垫260而电性连接源极230，第三部分400c通过第一漏极垫270而电性连接漏极240。第一部分400a、第二部分400b与第三部分400c可当成接脚而与其他元件电性连接。此外，为进一步降低半导体装置封装体的电容，同样可以采用前述方式，将基板100与栅极220电性连接，例如透过内部连线或是外部电性连接装置，将基板100电性连接至栅极220。在本发明的另一实施例中，基板100上相对于晶体管200的另一侧，可额外设有一间绝缘层，其上并设有一与栅极220相互电性连接的导电层，以进一步降低半导体装置封装体的电容。
上述内容皆是以封装方面进行叙述，接下来则针对晶体管200内容进行进一步的说明。接着请一并参照图14与图15A，其中图14为图1的区域M另一实施方式的局部放大图，且图15A为沿图14的线15A-15A的剖面图。本实施方式与图2的实施方式的不同处在于源极230与漏极240的结构，以及间介电层350的存在。在本实施方式中，晶体管200还包含间介电层350，覆盖栅极介电层340，且间介电层350具有至少一第二源极间通孔352。另一方面，源极230包含下源极子部232、上源极子部234与至少一源极间插塞236。下源极子部232位于源极开口332中，且上源极子部234位于间介电层350上。源极间插塞236位于第一源极间通孔342与第二源极间通孔352中，并电性连接上源极子部234与下源极子部232。
另外，间介电层350亦可具有至少一第二漏极间通孔354。且漏极240包含下漏极子部242、上漏极子部244与至少一漏极间插塞246。下漏极子部242位于漏极开口334中，且上漏极子部244位于间介电层350上。漏极间插塞246位于第一漏极间通孔344与第二漏极间通孔354中，并电性连接上漏极子部244与下漏极子部242。
在本实施方式中，源极230中的下源极子部232会直接接触有源层210，通常下源极子部232为欧姆电极，其单位长度电阻值较大，因此在下源极子部232的上方可加上上源极子部234，其中单位长度的上源极子部234所具有的电阻值小于单位长度的下源极子部232所具有的电阻值，因此通过上源极子部234与下源极子部232的电性连接，可降低源极230整体的电阻值。
类似的，漏极240中的下漏极子部242会直接接触有源层210，通常下漏极子部242为欧姆电极，其单位长度电阻值较大，因此在下漏极子部242的上方可加上上漏极子部244，其中单位长度的上漏极子部244所具有的电阻值小于单位长度的下漏极子部242所具有的电阻值，因此通过上漏极子部244与下漏极子部242的电性连接，可降低漏极240整体的电阻值。
接着请参照图15B，其为沿图14的线15B-15B的剖面图。现在将详细介绍于源极垫本体262下方的各层电极的电性连接。首先，源极垫本体262与上源极子部234之间以源极插塞280形成电性连接，而在源极垫本体262下方的上源极子部234与下源极子部232之间以源极间插塞236形成电性连接，因此源极230与源极垫本体262之间可充分导通电流。另外在源极垫本体262下方的上漏极子部244与下漏极子部242之间以漏极间插塞246形成电性连接，因此的上漏极子部244与下漏极子部242之间可充分导通电流。
接着请参照图15C，其为沿图14的线15C-15C的剖面图。接下来将详细介绍于漏极垫本体272下方的各层电极的电性连接。首先，漏极垫本体272与上漏极子部244之间以漏极插塞290形成电性连接，而在漏极垫本体272下方的上漏极子部244与下漏极子部242之间以漏极间插塞246形成电性连接，因此漏极240与漏极垫本体272之间可充分导通电流。另外在漏极垫本体272下方的上源极子部234与下源极子部232之间以源极间插塞236形成电性连接，因此的上源极子部234与下源极子部232之间可充分导通电流。至于本实施方式的其他细节因与图2的实施方式相同，因此便不再赘述。
接着请参照图16A，其为图1的晶体管200再一实施方式的剖面图，其剖面位置与图15A的剖面位置相同。本实施方式与图15A的实施方式的不同处在于栅极中间层360与第一栅极间插塞370的存在。在本实施方式中，间介电层350更具有至少一第一栅极间通孔356，且晶体管200可还包含栅极中间层360与第一栅极间插塞370。栅极中间层360置于间介电层350与第一绝缘层250之间。第一栅极间插塞370置于第一栅极间通孔356中，并电性连接栅极中间层360与栅极220。请先回到图15A，为了分散有源层210的电场，上源极子部234通常会加入场板，此场板延伸至栅极220上方。如此的结构不但使得栅极220与上源极子部234之间会产生栅极-源极间寄生电容，而使得晶体管200的栅极220与源极230间的电容值(Cgs)增加，也会使得上源极子部234与有源层210之间形成源极-漏极间寄生电容，再回到图15C，上源极子部234与漏极垫本体272亦会产生寄生电容，而使得晶体管200的源极230与漏极240间的电容值(Cds)增加。请回到图16A，不过因在本实施方式中，栅极中间层360位于栅极220上方，因此可替代上源极子部234的场板作用，使得上源极子部234可不必再延伸至栅极220上方，因此可一举降低电容值Cgs与Cds。再加上，栅极中间层360可与上源极子部234一并制作，因此也就不会增加额外的工艺。
另一方面，在一或多个实施方式中，会适当设计第一源极垫260、第一漏极垫270与栅极220之间的位置，以使其于有源层210上的正投影均不重叠，或者第一源极垫260、第一漏极垫270至少一者与栅极220之间的重叠区域小于栅极220于有源层210上的正投影的面积的10%。也就是说，第一源极垫260与第一漏极垫270均不延伸，或仅少部分延伸至栅极220的上方。如此的结构能够进一步降低电容值Cgs与Cds。至于本实施方式的其他细节因与图15A的实施方式相同，因此便不再赘述。
接着请参照图16B，其为图1的晶体管200再一实施方式的剖面图，其剖面位置与图16A的剖面位置相同。本实施方式与图16A的实施方式的不同处在于第一源极垫260、上源极子部234与栅极220之间的相对位置。在本实施方式中，栅极220分别与第一源极垫260以及上源极子部234于有源层210上的正投影均部分重叠，其中重叠区域的面积可小于栅极220于有源层210上的正投影的面积的10%，另外第一源极垫260与栅极中间层360于有源层210上的正投影可不重叠，以降低源极230与栅极220之间的电容值。如此的设置可让第一源极垫260与上源极子部234皆具有较大的布线面积，以降低源极230整体的电阻值。另外，在其他的实施方式中，栅极220亦可分别与第一漏极垫270以及上漏极子部244于有源层210上的正投影均部分重叠，其中重叠区域的面积可小于栅极220于有源层210上的正投影的区域的10%，以降低漏极240整体的电阻值。至于本实施方式的其他细节因与图16A的实施方式相同，因此便不再赘述。
接着请参照图16C，其为图1的晶体管200再一实施方式的剖面图，其剖面位置与图16A的剖面位置相同。本实施方式与图16A的实施方式的不同处在于间介电层350的结构与金属层365以及第二栅极间插塞375的设置。在本实施方式中，间介电层350包含上介电部358与下介电部359。上介电部358具有至少一第二栅极间通孔358a。下介电部359置于上介电部358与栅极介电层340之间。晶体管200还包含金属层365与至少一第二栅极间插塞375。金属层365置于上介电部358与下介电部359之间，且金属层365与栅极中间层360于有源层210上的正投影部分重叠。第二栅极间插塞375置于第二栅极间通孔358a中，并电性连接栅极中间层360与金属层365。金属层365可更进一步分散栅极220的端点的电场，另外因金属层365通过栅极中间层360电性连接至栅极220，因此金属层365的存在亦不会增加源极230与漏极240之间的电容值。至于本实施方式的其他细节因与图16A的实施方式相同，因此便不再赘述。
接着请参照图17，其为图1的晶体管200又一实施方式的剖面图，其剖面位置与图3A的剖面位置相同。本实施方式与图3A的实施方式的不同处在于栅极220与有源层210之间的结构关系。在本实施方式中，有源层210具有一凹槽216，更具体的说，凹槽216位于氮化镓铝层214中，且晶体管200的保护层330具有栅极开口336于其中，并暴露凹槽216。栅极介电层340与栅极220覆盖栅极开口336与凹槽216。栅极220可通过凹槽216而影响有源层210的二维电子气的存在，因此相较于图3A的耗尽型晶体管，本实施方式的晶体管200可为增强型晶体管。至于本实施方式的其他细节因与图3A的实施方式相同，因此便不再赘述。
接着请同时参照图18至图19D，其中图18为图1的晶体管200又一实施方式的俯视图，图19A为沿图18的线19A-19A的剖面图，图19B为沿图18的线19B-19B的剖面图，图19C为沿图18的线19C-19C的剖面图，而图19D为沿图18的线19D-19D的剖面图。本实施方式与图2的实施方式的不同处在于第二绝缘层380、第二源极垫385、第二漏极垫390、源极垫连接部395与漏极垫连接部397的存在。请先一并参照图18、图19A与图19B。在本实施方式中，第二绝缘层380置于第一源极垫260与第一绝缘层250上。第二绝缘层380具有源极垫开口382，暴露出部分的第一源极垫260，且第二绝缘层380的厚度T3大于7微米。第二源极垫385置于第二绝缘层380上。源极垫连接部395位于源极垫开口382中，并电性连接第一源极垫260与第二源极垫385。如图19A所示，第二源极垫385与第一源极垫260通过源极垫连接部395形成电性连接，如图19B所示，仅管第二源极垫385与第一漏极垫270的交叠区域会产生寄生电容，然而因第二绝缘层380的厚度T3大于7微米，其所产生的寄生电容亦不大。如此一来，第二源极垫385于有源层210的正投影的区域A1的面积可大于源极垫本体262于有源层210的正投影区域的面积，以利于外接线路的连接。
接着请一并参照图18、图19C与图19D。第二绝缘层380更置于第一漏极垫270上。第二绝缘层380更具有漏极垫开口384，暴露出部分的第一漏极垫270。第二漏极垫390与第二源极垫385分开，且亦置于第二绝缘层380上。漏极垫连接部397位于漏极垫开口384中，并电性连接第一漏极垫270与第二漏极垫390。如图19C所示，第二漏极垫390与第一漏极垫270通过漏极垫连接部397形成电性连接。如图19D所示，仅管第二漏极垫390与第一源极垫260的交叠区域会产生寄生电容，然而因第二绝缘层380的厚度T3大于7微米，其所产生的寄生电容亦不大。如此一来，第二漏极垫390于有源层210的正投影的区域A2的面积可大于漏极垫本体272于有源层210的正投影区域的面积，以利于外接线路的连接。
在本实施方式中，第二绝缘层380的材质为聚酰亚胺(Polyimide,PI)、光阻材料(PR)、苯环丁烯(Benzo Cyclo Butane,BCB)、涂式玻璃(Spin on Glass,SOG)、塑胶或上述的任意组合，且第二绝缘层380例如可以旋转涂布法形成于第一源极垫260、第一漏极垫270与第一绝缘层250上，本发明不以此为限。至于本实施方式的其他细节因与图2的实施方式相同，因此便不再赘述。另外应注意的是，虽然在本实施方式中，第二绝缘层380、第二源极垫385、第二漏极垫390、源极垫连接部395与漏极垫连接部397皆位于图2的实施方式的晶体管200上，然而在其他的实施方式中，第二绝缘层380、第二源极垫385、第二漏极垫390、源极垫连接部395与漏极垫连接部397亦可置于其他在上述所提及的实施方式的晶体管200上。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (19)

1.一种半导体装置封装体，包含：
一基板；
一晶体管，置于该基板上，该晶体管包含：
一有源层；
至少一源极，位于该有源层上，且该源极在该有源层上的正投影形成一源极区域；
至少一漏极，位于该有源层上，该漏极与该源极分开，且该漏极在该有源层上的正投影形成一漏极区域；
至少一栅极，位于该有源层上方，并介于该源极与该漏极之间；
一第一绝缘层，至少覆盖部分该源极与部分该漏极，该第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中；
一第一源极垫，位于该第一绝缘层上，且该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域与该漏极区域至少部分重叠，且该源极垫区域与该漏极区域的重叠面积，小于或等于40%的该漏极区域的面积；
一第一漏极垫，位于该第一绝缘层上；
至少一源极插塞，位于该源极通孔中，并电性连接该第一源极垫与该源极；以及
至少一漏极插塞，位于该漏极通孔中，并电性连接该第一漏极垫与该漏极；以及
一导线架，置于该基板相对该晶体管的一侧，且电性连接该栅极。
2.根据权利要求1的半导体装置封装体，还包含：
一栅极接脚，电性连接该导线架与该栅极；以及
一源极接脚与一漏极接脚，分别电性连接该源极与该漏极，且分别与该导线架电性绝缘。
3.根据权利要求1的半导体装置封装体，还包含：
一间绝缘层，置于该导线架与该基板之间。
4.根据权利要求3的半导体装置封装体，其中该基板与该导线架之间的寄生电容小于该基板与该晶体管之间的寄生电容。
5.一种半导体装置封装体，包含：
一基板；
一晶体管，置于该基板上，该晶体管包含：
一有源层；
至少一源极，位于该有源层上，且该源极在该有源层上的正投影形成一源极区域；
至少一漏极，位于该有源层上，该漏极与该源极分开，且该漏极在该有源层上的正投影形成一漏极区域；
至少一栅极，位于该有源层上方，并介于该源极与该漏极之间；
一第一绝缘层，至少覆盖部分该源极与部分该漏极，该第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中；
一第一源极垫，位于该第一绝缘层上，且该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域与该漏极区域至少部分重叠，且该源极垫区域与该漏极区域的重叠面积，小于或等于40%的该漏极区域的面积；
一第一漏极垫，位于该第一绝缘层上；
至少一源极插塞，位于该源极通孔中，并电性连接该第一源极垫与该源极；以及
至少一漏极插塞，位于该漏极通孔中，并电性连接该第一漏极垫与该漏极；以及
一导线架，置于该基板相对于该晶体管的一侧，且分别与该栅极、该源极与该漏极电性绝缘。
6.根据权利要求5的半导体装置封装体，还包含：
一栅极接脚、一源极接脚与一漏极接脚，分别电性连接该栅极、该源极与该漏极。
7.一种半导体装置封装体，包含：
一基板；
一晶体管，置于该基板上，该晶体管包含：
一有源层；
至少一源极，位于该有源层上，且该源极在该有源层上的正投影形成一源极区域；
至少一漏极，位于该有源层上，该漏极与该源极分开，且该漏极在该有源层上的正投影形成一漏极区域；
至少一栅极，位于该有源层上方，并介于该源极与该漏极之间；
一第一绝缘层，至少覆盖部分该源极与部分该漏极，该第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中；
一第一源极垫，位于该第一绝缘层上，且该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域与该漏极区域至少部分重叠，且该源极垫区域与该漏极区域的重叠面积，小于或等于40%的该漏极区域的面积；
一第一漏极垫，位于该第一绝缘层上；
至少一源极插塞，位于该源极通孔中，并电性连接该第一源极垫与该源极；以及
至少一漏极插塞，位于该漏极通孔中，并电性连接该第一漏极垫与该漏极；
一导线架，置于该基板相对该晶体管的一侧，且电性连接该源极或该漏极；以及
一间绝缘层，置于该基板与该导线架之间。
8.根据权利要求7的半导体装置封装体，还包含：
一栅极接脚，电性连接该栅极；以及
一源极接脚与一漏极接脚，分别电性连接该源极与该漏极，且该源极接脚或该漏极接脚电性连接该导线架。
9.根据权利要求7的半导体装置封装体，其中该基板与该导线架之间的寄生电容小于该基板与该晶体管之间的寄生电容。
10.一种半导体装置封装体，包含：
一基板；
一晶体管，置于该基板上，该晶体管包含：
一有源层；
至少一源极，位于该有源层上，且该源极在该有源层上的正投影形成一源极区域；
至少一漏极，位于该有源层上，该漏极与该源极分开，且该漏极在该有源层上的正投影形成一漏极区域；
至少一栅极，位于该有源层上方，并介于该源极与该漏极之间；
一第一绝缘层，至少覆盖部分该源极与部分该漏极，该第一绝缘层具有至少一源极通孔与至少一漏极通孔于其中；
一第一源极垫，位于该第一绝缘层上，且该第一源极垫在该有源层上的正投影形成一源极垫区域，该源极垫区域与该漏极区域至少部分重叠，且该源极垫区域与该漏极区域的重叠面积，小于或等于40%的该漏极区域的面积；
一第一漏极垫，位于该第一绝缘层上；
至少一源极插塞，位于该源极通孔中，并电性连接该第一源极垫与该源极；以及
至少一漏极插塞，位于该漏极通孔中，并电性连接该第一漏极垫与该漏极；以及
一导线架，该晶体管以倒装芯片型式电性连接该导线架上，该导线架包含：
一第一部分，电性连接该栅极；
一第二部分，电性连接该源极；以及
一第三部分，电性连接该漏极。
11.根据权利要求1、5、7和10中任一项的半导体装置封装体，其中该晶体管为一耗尽型晶体管；以及
其中该半导体装置封装体还包含一增强型晶体管，与该耗尽型晶体管电性连接。
12.根据权利要求11的半导体装置封装体，其中该耗尽型晶体管的该源极电性连接该增强型晶体管的一漏极。
13.根据权利要求12的半导体装置封装体，其中该耗尽型晶体管的该栅极电性连接该增强型晶体管的一源极。
14.根据权利要求1、5、7和10中任一项的半导体装置封装体，其中该晶体管的该第一漏极垫在该有源层上的正投影形成一漏极垫区域，该漏极垫区域与该源极区域至少部分重叠，且该漏极垫区域与该源极区域的重叠面积，小于或等于40%的该源极区域的面积。
15.根据权利要求1、5、7和10中任一项的半导体装置封装体，其中该晶体管还包含：
一栅极介电层，至少介于该栅极与该有源层之间；
一间介电层，覆盖该栅极介电层，且该间介电层具有至少一第一栅极间通孔；
一栅极中间层，置于该间介电层与该第一绝缘层之间；以及
至少一第一栅极间插塞，置于该第一栅极间通孔中，并电性连接该栅极中间层与该栅极。
16.根据权利要求15的半导体装置封装体，其中该第一源极垫、该第一漏极垫与该栅极于该有源层上的正投影均不重叠。
17.根据权利要求15的半导体装置封装体，其中该第一源极垫以及该第一漏极垫至少其中一者与该栅极于该有源层上的正投影部分重叠。
18.根据权利要求17的半导体装置封装体，其中该第一源极垫以及该第一漏极垫至少其中一者与该栅极于该有源层上的正投影的重叠面积，小于该栅极于该有源层的正投影的面积的10%。
19.根据权利要求15的半导体装置封装体，其中该间介电层包含：
一上介电部，具有至少一第二栅极间通孔；以及
一下介电部，置于该上介电部与该栅极介电层之间；以及
其中该晶体管还包含：
一金属层，置于该上介电部与该下介电部之间，且该金属层与该栅极中间层于该有源层上的正投影部分重叠；以及
至少一第二栅极间插塞，置于该第二栅极间通孔中，并电性连接该栅极中间层与该金属层。
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