CN104979362A - 具有翅片式有源图案和栅极节点的半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：多个翅片式有源图案，沿第一方向延伸，并且相对于彼此沿与第一方向不同的第二方向布置；接触件，电连接到所述多个翅片式有源图案；第一栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少两个上；第二栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少一个上。第一栅电极设置在接触件和第二栅电极之间，与第一栅电极交叉的翅片式有源图案的数量比与第二栅电极交叉的翅片式有源图案的数量多。

Description

具有翅片式有源图案和栅极节点的半导体装置
本申请要求于2014年4月10日在韩国知识产权局提交的第10-2014-0043030号韩国专利申请的优先权，并且还要求于2015年2月10日在韩国知识产权局提交的第10-2015-0020250号韩国专利申请的优先权，上述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括反熔丝元件的半导体装置。
背景技术
通常，可编程存储器用在例如用作移动电话部件或汽车部件的微控制器单元(MCU)、功率集成电路(IC)、显示驱动器IC、互补金属氧化物半导体(CMOS)图像传感器等中。对于这样的可编程存储器，一次性可编程(OTP)存储器被广泛地使用，其中，OTP存储器占用面积小、不需要额外的加工，并且当向薄栅氧化层(thin gate oxide layer)施加高电压时利用击穿机制通过电短路来编程。
在存储器电路中通常通过断开连接(利用熔丝)或创建连接(利用反熔丝)来对诸如OTP存储装置的可编程存储装置进行编程。例如，可编程只读存储器(PROM)在存储位置处或位处包括熔丝和/或反熔丝，并且通过触发熔丝和反熔丝中的一个来对PROM进行编程。一旦完成编程，它常常是不可逆的。通常，考虑特定的最终用途或应用，在存储装置被制造之后执行编程。
熔丝连接通过在一定量的高电流情况下断路或断开的电阻式熔丝元件来实现。反熔丝连接通过在两个导电层或端子之间由非导电材料(例如二氧化硅)形成的薄阻挡层来实现。当将足够高的电压施加到所述端子时，二氧化硅或这种非导电材料在两端子之间变为短路或低电阻导电通路。
发明内容
本发明的各方面提供一种能够增加反熔丝元件的特性中的一个特性的导通电流与截止电流的比例的半导体装置。
然而，本发明的各方面不限于在此阐述的这些方面。通过参照下面给出的详细的描述，本发明的上述或其它方面对于本发明所涉及的领域的普通技术人员来说将变得更加清楚。
根据一个实施例，半导体装置包括：基底；第一翅片式有源图案，在基底上沿第一方向延伸，并包括沿第一方向顺序地布置的第一纵向区域至第四纵向区域；第二翅片式有源图案在基底上沿第一方向延伸，并包括沿第一方向顺序地布置的第一纵向区域和第二纵向区域。第一翅片式有源图案的第一纵向区域与第二翅片式有源图案的第一纵向区域对应，以面对第二翅片式有源图案的第一纵向区域，第一翅片式有源图案的第二纵向区域与第二翅片式有源图案的第二纵向区域对应，以面对第二翅片式有源图案的第二纵向区域。所述半导体装置还包括：第一栅电极，沿与第一方向不同的第二方向延伸并形成在第一翅片式有源图案的第二纵向区域和第二翅片式有源图案的纵向区域上；第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案的第四纵向区域上，且不形成在第二翅片式有源图案上；以及接触件，电连接到第一翅片式有源图案的第一纵向区域和第二翅片式有源图案的第一纵向区域。
根据一个实施例，第二栅电极是用于反熔丝装置的断裂晶体管的栅极端子。反熔丝装置可以包括多个存取晶体管和至少所述断裂晶体管，并且包括的存取晶体管的数量可以比包括的断裂晶体管的数量大。
根据一个实施例，第一栅电极形成用于存取晶体管的栅极并电连接到字线，第二栅电极形成用于断裂晶体管的栅极并电连接到高电压线。
根据一个实施例，第一翅片式有源图案的第三纵向区域是位于第一翅片式有源图案的第二纵向区域和第一翅片式有源图案的第四纵向区域之间的区域，第二翅片式有源图案包括与第一翅片式有源图案的第三纵向区域对应的第三纵向区域，其中，第二翅片式有源图案的第三纵向区域在纵向方向上比第一翅片式有源图案的第三纵向区域短。
根据本发明的另一方面，提供一种半导体装置，所述半导体装置包括：第一翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且包括沿第一方向顺序地布置的第一区域至第四区域；第二翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且包括第一区域和第二区域；第一栅电极，沿与第一方向不同的第二方向延伸，并且形成在第一翅片式有源图案的第二区域和第二翅片式有源图案的第二区域之间；第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案的第四区域上，且不形成在第二翅片式有源图案上；接触件，电连接到第一翅片式有源图案的第一区域和第二翅片式有源图案的第一区域。
第二翅片式有源图案还可以包括第三区域，第二翅片式有源图案的第二区域设置在第二翅片式有源图案的第一区域和第二翅片式有源图案的第三区域之间。
所述半导体装置还可以包括：第一外延层，形成在第一翅片式有源图案的第三区域上；第二外延层，形成在第二翅片式有源图案的第三区域上。
第一外延层和第二外延层可以彼此连接。
第一翅片式有源图案还可以包括第五区域，第一翅片式有源图案的第四区域设置在第一翅片式有源图案的第三区域和第一翅片式有源图案的第五区域之间。
所述半导体装置还可以包括沿第二方向延伸并且形成在第一翅片式有源图案的第五区域上的虚设栅电极，虚设栅电极覆盖第一翅片式有源图案的一个端部。
所述场绝缘层可以包括第一区域和比第一区域高的第二区域，第一翅片式有源图案的一个端部位于第一翅片式有源图案的第四区域中，场绝缘层的第二区域与第一翅片式有源图案的所述端部接触。
所述场绝缘层可以包括第一区域和比第一区域高的第二区域，其中，第二翅片式有源图案的一个端部位于第二翅片式有源图案的第二区域中，场绝缘层的第二区域与第二翅片式有源图案的所述端部接触。
所述半导体装置还可以包括通过场绝缘层限定、沿第一方向延伸并且包括第一区域和第二区域的第三翅片式有源图案，第一栅电极形成在第三翅片式有源图案的第二区域上，第二栅电极未形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案的第一区域。
第三翅片式有源图案还可以包括第三区域，第三翅片式有源图案的第二区域设置在第三翅片式有源图案的第一区域和第三翅片式有源图案的第三区域之间。
所述场绝缘层可以包括第一区域和比第一区域高的第二区域，第三翅片式有源图案的一个端部位于第三翅片式有源图案的第二区域中，场绝缘层的第二区域与第三翅片式有源图案的所述端部接触。
所述半导体装置还可以包括通过场绝缘层限定、沿第一方向延伸并且包括第一区域至第四区域的第三翅片式有源图案，第三翅片式有源图案的第一区域至第四区域沿第一方向顺序地布置，第一栅电极形成在第三翅片式有源图案的第二区域上，第二栅电极形成在第三翅片式有源图案的第四区域上，接触件电连接到第三翅片式有源图案的第一区域。
第三翅片式有源图案还可以包括第五区域，第三翅片式有源图案的第四区域设置在第三翅片式有源图案的第三区域和第三翅片式有源图案的第五区域之间。
场绝缘层可以包括第一区域和比第一区域高的第二区域，第三翅片式有源图案的一个端部位于第三翅片式有源图案的第四区域中，场绝缘层的第二区域接触第三翅片式有源图案的所述端部。
在一个实施例中，第一翅片式有源图案的第一区域和第一翅片式有源图案的第三区域中的每个包括n型杂质区。
在一个实施例中，第一翅片式有源图案的第一区域至第四区域彼此直接连接。
第二翅片式有源图案的第一区域和第二区域可以彼此直接连接。
接触件和第二栅电极之间的距离可以比接触件和第一栅电极之间的距离大。
根据本发明的另一方面，提供一种半导体装置，所述半导体装置包括：第一翅片式有源图案和第二翅片式有源图案，通过场绝缘层限定，并沿第一方向延伸；接触件，电连接到第一翅片式有源图案和第二翅片式有源图案；第一栅电极，沿与第一方向不同的第二方向延伸并且形成在第一翅片式有源图案和第二翅片式有源图案上；第二栅电极，沿第二方向延伸并且形成在第一翅片式有源图案上，其中，第二栅电极未形成在第二翅片式有源图案上，第一栅电极设置在接触件和第二栅电极之间。
所述半导体装置还可以包括通过场绝缘层限定并沿第一方向延伸的第三翅片式有源图案，第一栅电极形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案。
在一个实施例中，第二栅电极未形成在第三翅片式有源图案上。
根据本发明的又一实施例，提供一种半导体装置，所述半导体装置包括：第一翅片式有源图案和第二翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，沿与第一方向不同的第二方向布置；接触件，电连接到第一翅片式有源图案和第二翅片式有源图案；第一栅电极和第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案和第二翅片式有源图案上，并且设置在接触件的两侧上；第三栅电极，沿第二方向设置，形成在第一翅片式有源图案上，并且未形成在第二翅片式有源图案上；第四栅电极，沿第二方向延伸，形成在第一翅片式有源图案上，并且未形成在第二翅片式有源图案上，其中，第一栅电极设置在接触件和第三栅电极之间，第二栅电极设置在接触件和第四栅电极之间。
所述半导体装置还可以包括通过场绝缘层限定并且沿第一方向延伸的第三翅片式有源图案，第一栅电极和第二栅电极形成在第三翅片式有源图案上，第三栅电极和第四栅电极未形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案。
所述半导体装置还可以包括通过场绝缘层限定并沿第一方向延伸的第三翅片式有源图案，第一栅电极至第四栅电极形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案。
根据本发明的又一方面，提供一种半导体装置，所述半导体装置包括：第一翅片式有源图案和第二翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且沿与第一方向不同的第二方向布置；接触件，电连接到第一翅片式有源图案和第二翅片式有源图案；第一栅电极和第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案和第二翅片式有源图案上，并且设置在接触件的两侧上；第三栅电极，沿第二方向延伸，形成在第一翅片式有源图案上，并且未形成在第二翅片式有源图案上；第四栅电极，沿第二方向延伸，形成在第二翅片式有源图案上，并且未形成在第一翅片式有源图案上，第一栅电极设置在接触件和第三栅电极之间，第二栅电极设置在接触件和第四栅电极之间。
所述半导体装置还可以包括通过场绝缘层限定并且沿第一方向延伸的第三翅片式有源图案，第一栅电极和第二栅电极形成在第三翅片式有源图案上，第三栅电极和第四栅电极未形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案。
所述半导体装置还可以包括通过场绝缘层限定并且沿第一方向延伸的第三翅片式有源图案，第一栅电极至第四栅电极形成在第三翅片式有源图案上，接触件电连接到第三翅片式有源图案。
根据本发明的又一方面，提供一种半导体装置，所述半导体装置包括：多个翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且沿与第一方向不同的第二方向布置；接触件，电连接到所述多个翅片式有源图案；第一栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少两个翅片式有源图案上；第二栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少一个上，其中，第一栅电极设置在接触件和第二栅电极之间，与第一栅电极交叉的翅片式有源图案的数量比与第二栅电极交叉的翅片式有源图案的数量多。
在一个实施例中，第一栅电极与所述多个翅片式有源图案中的所有翅片式有源图案交叉。
根据本发明的又一方面，提供了一种半导体装置，所述半导体装置包括：第一有源区域，形成在基底上，沿第一方向延伸，并且包括沿第一方向顺序地布置的第一区域至第四区域；第二有源区域，形成在基底上，沿第一方向延伸，并且包括第一区域和第二区域；第一栅电极，沿与第一方向不同的第二方向延伸，并且形成在第一有源区域的第二区域和第二有源区域的第二区域上；第二栅电极，沿第二方向延伸，形成在第一有源区域的第四区域上，并且未形成在第二有源区域上；接触件，电连接到第一有源区域的第一区域和第二有源区域的第一区域。
所述半导体装置还可以包括形成在基底上、沿第一方向延伸并且包括第一区域和第二区域的第三有源区域，第一栅电极形成在第三有源区域的第二区域上，接触件电连接到第三有源区域的第一区域。
附图说明
通过参照附图详细描述本发明的示例性实施例，本发明的上述和其它方面与特征将变得更加明显，在附图中：
图1是根据本发明的实施例的包括半导体装置的存储装置的概念图；
图2是一个反熔丝存储单元的电路图；
图3是根据本发明的第一实施例的半导体装置的布局视图；
图4是根据本发明的第一实施例的半导体装置的透视图；
图5是沿图3的线A-A截取的剖视图；
图6是沿图3的线B-B截取的剖视图；
图7是沿图3的线C-C截取的剖视图；
图8是根据本发明的第一实施例的半导体装置的修改示例的视图；
图9和图10是根据本发明的第二实施例的半导体装置的视图；
图11和12是根据本发明的第三实施例的半导体装置的视图；
图13是根据本发明的第四实施例的半导体装置的视图；
图14是根据本发明的第五实施例的半导体装置的布局视图；
图15是根据本发明的第六实施例的半导体装置的布局视图；
图16是根据本发明的第七实施例的半导体装置的布局视图；
图17是根据本发明的第八实施例的半导体装置的布局视图；
图18是根据本发明的第九实施例的半导体装置的布局视图；
图19是根据本发明的第十实施例的半导体装置的布局视图；
图20是根据本发明的第十一实施例的半导体装置的布局视图；
图21是根据本发明的第十二实施例的半导体装置的布局视图；
图22是根据本发明的第十三实施例的半导体装置的布局视图；
图23是根据本发明的第十四实施例的半导体装置的布局视图；
图24是根据本发明的第十五实施例的半导体装置的布局视图；
图25是根据本发明的第十六实施例的半导体装置的布局视图；
图26是根据本发明的第十七实施例的半导体装置的布局视图；
图27是根据本发明的第十八实施例的半导体装置的布局视图；
图28是根据本发明的第十九实施例的半导体装置的布局视图；
图29是根据本发明的第二十实施例的半导体装置的布局视图；
图30是根据本发明的第二十一实施例的半导体装置的布局视图；
图31是根据本发明的第二十二实施例的半导体装置的布局视图；
图32是根据本发明的第二十三实施例的半导体装置的布局视图；
图33是根据本发明的第二十四实施例的半导体装置的布局视图；
图34是根据本发明的第二十五实施例的半导体装置的布局视图；
图35是根据本发明的第二十六实施例的半导体装置的布局视图；
图36是根据本发明的第二十七实施例的半导体装置的布局视图；
图37是根据本发明的第二十八实施例的半导体装置的布局视图；
图38是根据本发明的第二十九实施例的半导体装置的布局视图；
图39是根据本发明的第三十实施例的半导体装置的布局视图；
图40是根据本发明的第三十一实施例的半导体装置的布局视图；
图41是根据本发明的第三十二实施例的半导体装置的布局视图；
图42是根据本发明的第三十三实施例的半导体装置的布局视图；
图43是根据本发明的第三十四实施例的半导体装置的布局视图；
图44是根据本发明的第三十五实施例的半导体装置的布局视图；
图45是根据本发明的第三十六实施例的半导体装置的布局视图；
图46中的(a)和图46中的(b)是示出根据本发明的实施例的包括半导体装置的存储单元的效果的图；
图47示出包括图1的存储装置的数据处理系统的实施例；
图48示出包括图1的存储装置的数据处理系统的另一实施例；
图49示出包括图1的存储装置的数据处理系统的另一实施例；
图50示出包括图1的存储装置的数据处理系统的另一实施例；
图51示出包括图1的多个存储装置的模块的实施例；以及
图52是包括图1的存储装置的多芯片封装件的实施例的示意性概念图。
除非在本公开的上下文的基础上另外明确指出，否则可以组合这里公开的各个实施例的不同方面以形成根据其它实施例的半导体装置。因此，上面描述的各个实施例不一定是彼此互相排斥的。
具体实施方式
现在，在下文中将参照附图更充分地描述本公开，在附图中示出了发明的各个实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限制于这里阐述的实施例。在整个说明书中，相同或相似的附图标记指示相同或相似的组件。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解的是，当元件或层被称为“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或结合到所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接连接到”或“直接结合到”另一元件或层，或者“接触”另一元件或层时，则不存在中间元件或层。还将理解的是，当层被称为“在”另一层或基底“上”时，该层可以直接在所述另一层或基底上，或者也可以存在中间层。相反，当元件被称为“直接在”另一元件“上”时，则不存在中间元件。
同样的标号始终指示同样的元件。如这里使用的，术语“和/或”包括一个或更多个相关的所列项的任意组合和所有组合。
将理解的是，尽管在这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。除非上下文另外指出，否则这些术语仅用于将一个元件与另一元件区分开，例如，用作命名约定。因此，例如，在不脱离本发明的教导的情况下，可以将下面讨论的第一元件、第一组件或第一部分命名为第二元件、第二组件或第二部分。
除非在这里另外指出或者与上下文明显矛盾，否则在描述本发明的上下文中(尤其是在权利要求书的上下文中)，术语“一个”、“一种”和“该/所述”与相似的指示物的使用将被解释为既包括单数又包括复数。除非另外表明，否则术语“包括”、“具有”、“包含”将被解释为开放式术语(即，意思为“包括，但不限于”)。
将参照作为理想化的示意图的平面图和/或剖视图来描述这里描述的实施例。因此，可以根据制造技术和/或公差来修改示例性视图。因此，公开的实施例不限于视图中示出的实施例，而是包括基于制造工艺形成的结构上的修改。因此，在附图中举例说明的区域可以具有示意性的性质，在附图中示出的区域的形状可以举例说明元件的区域的具体形状，本发明的多个方面不限于所述具体形状。
为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等的空间相对术语，来描述如附图中示出的一个元件或特征与其它元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后位于所述其它元件或特征“上方”。因此，术语“在……下方”可包含在……上方和在……下方两种方位。该装置可被另外定位(旋转90度或在其它方位)并相应地解释这里使用的空间相对描述符。
如这里使用的诸如“相同”、“平面”或“共面”的术语在表示方向、布局、位置、形状、尺寸、数量或其它测量量时不一定是指精确的同一方向、布局、位置、形状、尺寸、数量或其它测量量，而是意图包括例如因制造工艺而可能发生的在可接受的变化范围内的几乎同一方向、布局、位置、形状、尺寸、数量或其它测量量。在这里可以使用术语“大体上(基本)”来表达该含义。
除非另外定义，否则这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员所通常理解的含义相同的含义。注意的是，除非另外说明，否则这里提供的任何和所有示例或示例性术语的使用仅意图更好地示出本发明，而不是限制本发明的范围。另外，除非另外定义，否则不可以过度解释在通用字典中定义的所有术语。
图1是根据本发明的某些实施例的包括半导体装置的存储装置的概念图。图2是一个反熔丝存储单元的电路图。
参照图1，存储装置包括存储单元阵列50、行解码器55、列解码器60和感测放大器(S/A)65。
存储单元阵列50包括多个反熔丝存储单元，每个反熔丝存储单元位于X条位线BL中的一条位线BL和Y条字线WL中的一条字线WL之间，其中X和Y是1或更大的整数。
参照图2，反熔丝存储单元中的每个反熔丝存储单元连接在位线BL和字线WL之间。在一个实施例中，反熔丝存储单元(这里普遍也被称为反熔丝装置)中的每个反熔丝存储单元包括两个晶体管结构(每个晶体管结构能够包括一个或更多个晶体管，这里，虽然每个晶体管结构可以包括多个晶体管，但是可以将每个晶体管结构称为晶体管)：存取晶体管结构和断裂晶体管(rupture transistor)结构。存取晶体管结构(也被描述为存取晶体管)具有连接到字线WL的栅极端子、连接到断裂晶体管结构的漏极端子的源极端子，以及连接到位线BL的漏极端子。断裂晶体管结构(这里也被描述为断裂晶体管)具有连接到高电压线WP的栅极端子、连接到浮置端子FLOAT的源极端子，以及连接到存取晶体管的源极端子的漏极端子。
行解码器55基于将要在存储单元阵列50中被访问的目标单元的行(即，基于解码的字线地址)来选择字线WL。
列解码器60基于将要在存储单元阵列50中被访问的目标单元的列(即，基于解码的位线地址)来选择位线BL。
感测放大器65连接到位线BL中的每条位线BL的一端以感测并放大目标单元的数据，并且输出感测并放大的数据。
现在将参照图3至图7来描述根据本发明的第一实施例的半导体装置。
图3是根据本发明的第一实施例的半导体装置1的布局视图。图4是根据本发明的第一实施例的半导体装置1的透视图。图5是沿图3的线A-A截取的剖视图。图6是沿图3的线B-B截取的剖视图。图7是沿图3的线C-C截取的剖视图。为了易于描述，在图4中没有示出第一接触件510至第三接触件530、第一层间绝缘膜540和第二层间绝缘膜545。
另外，将在下文中描述使用翅片式有源图案的半导体装置，但是本发明不限于此。例如，本发明还可以应用于使用由形成在基底中的器件隔离层来限定的有源区域的半导体装置。
如这里所使用的，半导体装置可以是指诸如在各幅附图中示出的各个装置中的任何一个，并且还可以是指例如半导体芯片(例如，形成在晶片上的存储芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括堆叠在封装基底上的一个或更多个半导体芯片的半导体封装件或者包括多个封装件的封装件上封装件装置。这些装置可以使用球栅阵列、引线键合、通过基底通孔或其它电连接元件来形成，并且可以包括诸如易失性存储装置或非易失性存储装置的存储装置。
如这里所使用的电子装置可以是指这些半导体装置，但可以另外包括包含诸如存储模块、储存卡、具有额外的组件的硬盘驱动器的这些装置的产品或者移动电话、笔记本电脑、平板电脑、台式电脑、照相机或其它消费电子装置等。
参照图3至图7，根据本发明的第一实施例的半导体装置1可以包括第一翅片式有源图案110、第二翅片式有源图案120、第一栅电极210、第二栅电极310和第一接触件510。
基底100可以是例如体硅基底或绝缘体上硅(SOI)基底。另外，基底100可以是硅基底，或者可以是由诸如锗化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其它材料形成的基底。可选择地，基底100可以由基础基底和形成在基础基底上外延层组成。
第一翅片式有源图案110和第二翅片式有源图案120可以从基底100突出。场绝缘层105可以部分覆盖第一翅片式有源图案110和第二翅片式有源图案120中的每个的侧表面。例如，第一翅片式有源图案110的顶表面和第二翅片式有源图案120的顶表面可以突出超过形成在基底100上的场绝缘层105的顶表面。
在一个实施例中，第一翅片式有源图案110和第二翅片式有源图案120中的每个通过场绝缘层105限定。例如，从平面图来看，第一翅片式有源图案110的侧表面可以接触场绝缘层105的侧表面，并且第二翅片式有源图案120的侧表面可以接触场绝缘层105的侧表面，以限定第一翅片式有源图案110的边界和第二翅片式有源图案120的边界。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层和它们的组合中的一种。
第一翅片式有源图案110和第二翅片式有源图案120中的每个可以沿第一方向X延伸。第一翅片式有源图案110和第二翅片式有源图案120可以相对于彼此沿第二方向Y布置。
更具体地，第一翅片式有源图案110和第二翅片式有源图案120中的每个可以包括沿第一方向X延伸的长侧(也被称为延伸方向侧)和沿第二方向Y延伸的短侧(也被称为端侧)。在沿第二方向Y布置的第一翅片式有源图案110和第二翅片式有源图案120中，第一翅片式有源图案110的第一长侧可以面对第二翅片式有源图案120的第一长侧。
在某些实施例中，第一翅片式有源图案110和第二翅片式有源图案120中的每个可以是基底100的一部分并且可以包括从基底100生长的外延层。
第一翅片式有源图案110和第二翅片式有源图案120可以包括诸如硅或锗的元素半导体材料。另外，第一翅片式有源图案110和第二翅片式有源图案120可以包括诸如第IV-IV族化合物半导体或第III-V族化合物半导体的化合物半导体。
具体地，第IV-IV族化合物半导体可以是包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元或三元化合物，或者是通过使用第IV族元素对前述二元或三元化合物掺杂而获得的化合物。
在第III-V族化合物半导体的示例中，第一翅片式有源图案110和第二翅片式有源图案120中的每个可以是由与磷(P)、砷(As)和锑(Sb)(即，V族元素)中的一种键合的铝(Al)、镓(Ga)和铟(In)(即，第III族元素)中的至少一种组成的二元、三元或四元化合物。
将基于第一翅片式有源图案110和第二翅片式有源图案120包含硅的假设来描述根据本发明的某些实施例的半导体装置。然而，翅片式有源图案不限如此。
第一翅片式有源图案110可以包括第一区域110a至第四区域110d。第一翅片式有源图案110的第一区域110a、第一翅片式有源图案110的第二区域110b、第一翅片式有源图案110的第三区域110c和第一翅片式有源图案110的第四区域110d可以沿第一方向X(例如，翅片式有源图案的纵向方向)顺序地布置。
第一翅片式有源图案110的第一区域110a至第四区域110d可以彼此直接连接。例如，它们可以连续地形成。
第一翅片式有源图案110还可以包括在第一翅片式有源图案110的第四区域110d的一侧上的第五区域110e。例如，第一翅片式有源图案110的第四区域110d设置在第一翅片式有源图案110的第三区域110c和第一翅片式有源图案110的第五区域110e之间。
第一翅片式有源图案110的第一区域110a至第五区域110e可以沿第一方向X顺序地布置。
在根据本发明的第一实施例的半导体装置1中，第一翅片式有源图案110的端部中的一个端部可以位于第一翅片式有源图案110的第五区域110e中。例如，第一翅片式有源图案110的第五区域110e可以包括第一翅片式有源图案110的端侧中的一个端侧。
第二翅片式有源图案120可以包括第一区域120a和第二区域120b。第二翅片式有源图案120的第一区域120a和第二翅片式有源图案120的第二区域120b可以彼此直接连接。例如，它们可以连续地形成。这里描述的翅片式有源图案的区域还可以被称作部分或部。因此，每个翅片式有源图案的不同的区域、部分或部可以描述为不同的纵向区域、部分或部。两个翅片式有源图案(例如，第一翅片式有源图案110和第二翅片式有源图案120)的相应纵向区域、部分或部可以被称作在第一方向X上对应的区域、部分或部。对应的区域、部分或部可以具有相同的长度，或者可以具有不同的长度。这里可以将诸如第一翅片式有源图案110或第二翅片式有源图案120的每个翅片式有源图案称为翅片。
第二翅片式有源图案120还可以包括在第二翅片式有源图案120的第二区域120b的一侧上的第三区域120c。例如，第二翅片式有源图案120的第二区域120b可以设置在第二翅片式有源图案120的第一区域120a和第二翅片式有源图案120的第三区域120c之间。
第二翅片式有源图案120的第一区域120a至第三区域120c可以沿第一方向X顺序地布置。
在根据本发明的第一实施例的半导体装置1中，第二翅片式有源图案120的端部中的一个端部位于第二翅片式有源图案120的第三区域120c中。同样地，第二翅片式有源图案120的第三区域120c可以包括第二翅片式有源图案120的短(例如，端)侧中的一侧。
第一翅片式有源图案110的第一区域110a至第三区域110c可以分别与第二翅片式有源图案120的第一区域120a至第三区域120c对应。例如，第一翅片式有源图案110的第一区域110a可以与第二翅片式有源图案120的第一区域120a对应。例如，它们可以沿X方向对应。第一翅片式有源图案110的第二区域110b可以与第二翅片式有源图案120的第二区域120b对应。例如，它们可以沿X方向对应。在一个实施例中，第一区域110a和120a两者沿X方向对应且具有相同的长度以沿相同的X方向延伸，并且第二区域110b和120b两者沿X方向对应并具有相同的长度以沿相同的X方向延伸。另外，第一翅片式有源图案的第三区域110c可以与第二翅片式有源图案120的第三区域120c对应。例如，它们可以沿X方向对应。在一个实施例中，第三区域110c和120c中的对应部分彼此面对但不具有例如沿X方向相等的长度，而第一区域110a和120a以及第二区域110b和120b中的每个中的对应的部分彼此面对并且具有相等的长度。
第一层间绝缘膜540形成在基底110上。第一层间绝缘膜540覆盖第一翅片式有源图案110、第二翅片式有源图案120和场绝缘层105。第一层间绝缘膜540可以包括沿第二方向Y延伸的第一槽210t和第二槽310t。第一层间绝缘膜540还可以包括沿第二方向Y延伸的第三槽410t。
第一槽210t可以与第二翅片式有源图案120的第二区域120b和第一翅片式有源图案110的第二区域110b中的至少一部分交叉。第二槽310t可以与第一翅片式有源图案110的第四区域110d的至少一部分交叉。
第一层间绝缘膜540可以包括例如低k材料、氧化物层、氮化物层和氮氧化物层中的至少一种。低k材料可由下述材料制成：可流动的氧化物(FOX)、Tonen硅氮烷(Tonen SilaZen，TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)、可流动的CVD(FCVD)氧化物或它们的任意组合，但不限于此。
第二层间绝缘膜545形成在第一层间绝缘膜540上。第二层间绝缘膜545可以包括例如低k材料、氧化物层、氮化物层和氮氧化物层中的至少一种。
第一栅电极210可以形成在第一槽210t中。第一栅电极210可以形成在场绝缘层105、第一翅片式有源图案110和第二翅片式有源图案120上。更具体地，第一栅电极210形成在第一翅片式有源图案110的第二区域110b和第二翅片式有源图案120的第二区域120b上。
第一栅电极210可以沿第二方向Y延伸并与第一翅片式有源图案110和第二翅片式有源图案120交叉。
第一栅电极210可以包括例如金属层(MG1、MG2)。如附图中所示，可以通过堆叠两个或更多个金属层(MG1、MG2)来形成第一栅电极210，但本发明不限于此。第一金属层MG1可以控制逸出功，第二金属层MG2可以填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。另外，第二金属层MG2可以包括W或Al。可选择地，第一栅电极210可以由除了金属以外的材料(例如，Si或SiGe)制成。第一栅电极210可以通过但不限于置换工艺(replacement process)形成。
在根据某些公开的实施例的半导体装置中，第一栅电极210可以是图2中所示的存取晶体管的栅极端子。同样地，第一栅电极210可以连接到字线WL。此外，如所示，存取晶体管可以包括被栅电极210横穿的两个翅片式有源图案110和120。
第二栅电极310可以形成在第二槽310t中。第二栅电极310可以形成在场绝缘层105和第一翅片式有源图案110上。然而，在根据本发明的第一实施例的半导体装置1中，第二栅电极310没有形成在第二翅片式有源图案120上。更具体地，第二栅电极310形成在第一翅片式有源图案110的第四区域110d上。
第二栅电极310可以沿第二方向Y延伸并与第一翅片式有源图案110交叉。然而，在一个实施例中，第二栅电极310不与第二翅片式有源图案120交叉。
在根据某些实施例的半导体装置中，第二栅电极310可以是图2中示出的断裂晶体管的栅极端子。同样地，第二栅电极310可以连接到高电压线WP。
第二栅电极310可以包括金属层(MG3、MG4)。如附图中所示，可以通过堆叠两个或更多个金属层(MG3、MG4)来形成第二栅电极310，但本发明不限于此。因为第二栅电极310的描述会与第一栅电极210的描述重复，所以它将被省略。
第一栅极绝缘层220可以形成在第一翅片式有源图案110和第一栅电极210之间以及在第二翅片式有源图案120和第一栅电极210之间。第一栅极绝缘层220可以形成在第一翅片式有源图案110的第二区域110b的顶表面和侧表面以及第二翅片式有源图案120的第二区域120b的顶表面和侧表面上。另外，第一栅极绝缘层220可以形成在第一栅电极210和场绝缘层105之间。
第二栅极绝缘层320可以形成在第一翅片式有源图案110和第二栅电极310之间。第二栅极绝缘层320可以形成在第一翅片式有源图案110的第四区域110d的顶表面和侧表面上。另外，第二栅极绝缘层320可以形成在第二栅电极310和场绝缘层105之间。
第一栅极绝缘层220和第二栅极绝缘层320中的每个可以包括例如氧化硅、氮化硅、氮氧化硅或高k材料。例如，高k材料可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸锌铅中的一种或更多种。
在附图中，第一栅极绝缘层220沿第一槽210t的侧表面和底表面形成，第二栅极绝缘层320沿第二槽310t的侧表面和底表面形成。然而，本发明不限于此。
第一栅极间隔件225可以形成在第一栅电极210的沿第二方向Y延伸的侧壁上。第二栅极间隔件325可以形成在第二栅电极310的沿第二方向Y延伸的侧壁上。
第一栅极间隔件225和第二栅极间隔件325中的每个可以包括例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)和它们的组合中的至少一种。在附图中，第一栅极间隔件225和第二栅极间隔件325中的每个被示出为单层。然而，本发明不限于此，第一栅极间隔件225和第二栅极间隔件325中的每个也可以具有多层结构。
第一杂质区112可以形成在第一翅片式有源图案110的第一区域110a中，第二杂质区114可以形成在第一翅片式有源图案110的第三区域110c中。第三杂质区122可以形成在第二翅片式有源图案120的第一区域120a中。
如果第一翅片式有源图案110还包括第五区域110e，那么第四杂质区116可以形成在第一翅片式有源图案110的第五区域110e中。此外，如果第二翅片式有源图案120还包括第三区域120c，那么第五杂质区124可以形成在第二翅片式有源图案120的第三区域120c中。
第二杂质区114可以是被第一栅电极210和第二栅电极310共享的杂质区。
在根据本发明的第一实施例的半导体装置1中，第一杂质区112、第二杂质区114和第四杂质区116可以形成在第一翅片式有源图案110中，第三杂质区122和第五杂质区124可以形成在第二翅片式有源图案120中。
在根据本发明的实施例的半导体装置中，如果第一栅电极210是p沟道金属氧化物半导体(PMOS)晶体管的栅极端子，那么第一杂质区至第五杂质区112、114、116、122和124可以包括例如p型杂质。p型杂质可以是但不限于硼(B)。
在根据本发明的实施例的半导体装置中，如果第一栅电极210是n沟道金属氧化物半导体(NMOS)晶体管的栅极端子，那么第一杂质区至第五杂质区112、114、116、122和124可以包括例如n型杂质。n型杂质可以是但不限于P、As或Sb。
根据本发明的第一实施例的半导体装置1还可以包括第三栅电极410。
第一层间绝缘膜540可以包括与第一翅片式有源图案110的第五区域110e的一部分交叉的第三槽410t。
第三栅电极410可以形成在第三槽410t中。第三栅电极410可以形成在场绝缘层105和第一翅片式有源图案110上。然而，第三栅电极410未形成在第二翅片式有源图案120上。例如，第三栅电极410形成在第一翅片式有源图案110的第五区域110e上。
第三栅电极410可以沿第二方向Y延伸并且与第一翅片式有源图案110的至少一部分交叉。例如，第三栅电极410可以与第一翅片式有源图案110的第五区域110e的至少一部分交叉。
在根据本发明的第一实施例的半导体装置1中，第三栅电极410可以是电浮置栅电极。例如，第三栅电极410可以是虚设栅电极。
在根据本发明的第一实施例的半导体装置1中，第三栅电极410可以覆盖第一翅片式有源图案110的端部中的一个端部。第三栅电极410可以覆盖第一翅片式有源图案110的短(例如，端)侧中的一个短侧。因为第一翅片式有源图案110的端部中的一个端部位于第一翅片式有源图案110的第五区域110e中，因此第三栅电极410可以部分覆盖第一翅片式有源图案110的第五区域110e。
第三栅电极410可以包括例如金属层(MG5、MG6)。如附图中所示，可以通过堆叠两个或更多个金属层(MG5、MG6)来形成第三栅电极410，但本发明不限于此。因为第三栅电极410的描述会与第一栅电极210的描述重复，所以它将被省略。
参照图4，场绝缘层105的顶表面位于第一栅电极210的底表面、第二栅电极310的底表面和第三栅电极410的底表面下方。这里，栅电极210至410中的每个的“底表面”是指其下表面的最底部分。在图4中，与场绝缘层105的顶表面接触的部分可以是底表面。
第三栅极绝缘层420可以形成在第一翅片式有源图案110和第三栅电极410之间。第三栅极间隔件425可以形成在第三栅电极410的沿第二方向Y延伸的侧壁上。
第一接触件510形成在第一翅片式有源图案110的第一区域110a和第二翅片式有源图案120的第一区域120a上。第一接触件510可以穿透第一层间绝缘膜540和第二层间绝缘膜545，但本发明不限于此。
第一接触件510电连接到第一翅片式有源图案110的第一区域110a和第二翅片式有源图案120的第一区域120a。更具体地，第一接触件510电连接到第一杂质区112和第三杂质区122，第一接触件510可以与第一杂质区112和第三杂质区122中的每个接触。
第一接触件510可以将第一翅片式有源图案110的第一区域110a和第二翅片式有源图案120的第一区域120a电连接。
第二接触件520形成在第一栅电极210上。第二接触件520电连接到第一栅电极210。例如，第一栅电极210可以通过第二接触件520连接到图2的高电压线WP。
第三接触件530形成在第二栅电极310上。第三接触件530电连接到第二栅电极310。例如，第二栅电极310可以通过第三接触件530连接到图2的字线WL。
第一接触件510、第二接触件520和第三接触件530可以包括但不限于Al、Cu或W。
在根据某些实施例的半导体装置中，第一杂质区112和第三杂质区122可以是图2中示出的存取晶体管的漏极端子。因此，第一杂质区112和第三杂质区122可以连接到位线BL。此外，第一杂质区112和第三杂质区122可以通过第一接触件510连接到位线BL。
在根据某些实施例的半导体装置中，第一栅电极210和第二栅电极310所共享的第二杂质区114可以是图2中所示的存取晶体管的源极端子和断裂晶体管的漏极端子。
电连接到第二杂质区114的接触件未形成在第二杂质区114上。电连接到第一翅片式有源图案110的第三区域110c的接触件未形成在第一翅片式有源图案110的第三区域110c上。也就是说，第一翅片式有源图案110的第三区域110c未电连接到诸如字线(WL)或位线(BL)的布线、提供电信号的布线等。
换言之，将第一翅片式有源图案110电连接到供应电力或电信号的布线的接触件未形成在位于第一栅电极210和第二栅电极310之间的第一翅片式有源图案110上。
然而，如图3和图5中未示出，第二杂质区114电连接到形成在第二翅片式有源图案120的第三区域120c中的第五杂质区124。也就是说，第二杂质区114和第五杂质区124通过导线彼此搭接。
在根据本发明的第一实施例的半导体装置1中，可以是图2中所示的断裂晶体管的源极端子的第四杂质区116可以被电浮置。
在根据某些实施例的半导体装置中，第一栅电极210设置在第一接触件510和第二栅电极310之间。这样，第一接触件510、第一栅电极210和第二栅电极310沿第一方向X顺序地布置。
因此，第一栅电极210和第二栅电极310位于第一接触件510的在第一方向X上的一侧。从第一接触件510到第一栅电极210的距离是第一距离L1，从第一接触件510到第二栅电极310的距离是第二距离L2。从第一接触件510到第二栅电极310的第二距离L2大于从第一接触件510到第一栅电极210的第一距离L1。这里，术语“距离”表示接触件的在第一方向X上的宽度的中心与栅电极的在第一方向X上的宽度的中心之间的间隙，不过距离能够从每个组件的其它相应部分来测量。同样地，在某些实施例中，存取晶体管的漏极端子(例如，112)处的位线(BL)接触件(例如，510)与存取晶体管的字线栅极(例如，210)之间的距离比存取晶体管的漏极端子(例如，112)处的位线(BL)接触件(例如，510)与断裂晶体管的可使高电压线连接到的栅极(例如，310)之间的距离短，从而以反熔丝的方式使得栅极绝缘层断裂。在某些实施例中，在施加高电压之后，栅极310的栅极绝缘层是断裂的栅极绝缘层，从而对于第一翅片式有源图案110来说，栅极310短路。
参照图3，第一翅片式有源图案110包括从第一栅电极210的侧表面在第一方向X上突出或延伸的第一区域110a和第三区域110c。第二翅片式有源图案120包括从第一栅电极210的侧表面在第一方向X突出或延伸的第一区域120a和第三区域120c。第一翅片式有源图案110的第一区域110a和第二翅片式有源图案120的第一区域120a可以一起形成诸如图2中所示的用于反熔丝装置的存取晶体管的漏极。
此外，第一翅片式有源图案110包括从第二栅电极310的侧表面在第一方向X上突出或延伸的第三区域110c和第五区域110e。然而，因为第二栅电极310不形成在第二翅片式有源图案120上，因此，第二翅片式有源图案120不包括从第二栅电极310的侧表面在第一方向X上突出的区域。
现在，将参照图7和图8来描述根据本发明的第一实施例的半导体装置1的修改示例。
参照图7和图8，根据本发明的第一实施例的半导体装置1的修改示例1a还包括第一外延层115和第二外延层125。
第一外延层115形成在第一翅片式有源图案110上。例如，在一个实施例中，第一外延层115形成在第一翅片式有源图案110的第三区域110c上。第二杂质区114包括第一外延层115。
第二外延层125形成在第二翅片式有源图案120上。例如，在一个实施例中，第二外延层125形成在第二翅片式有源图案120的第三区域120c上。第五杂质区124包括第二外延层125。
第一外延层115和第二外延层125中的每个的外周表面可以具有各种形状。例如，第一外延层115和第二外延层125中的每个的外周表面可以具有斜方形形状(diamond shape)、圆形形状和矩形形状中的至少一种。在图8中，示出了斜方形形状(或者五边形形状或六边形形状)。
在根据本发明的第一实施例的半导体装置1的修改示例1a中，第一外延层115和第二外延层125可以包括相同的材料。
在根据本发明的第一实施例的半导体装置1的修改示例1a中，如果第一栅电极210是PMOS晶体管的栅极端子，那么第一外延层115可以包括压应力材料。压应力材料可以是具有比Si的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以通过将压应力施加到第一翅片式有源图案110(例如，第一翅片式有源图案110的第二区域110b)来改善沟道区中的载流子的迁移率。
在根据本发明的第一实施例的半导体装置1的修改示例1a中，如果第一栅电极210是NMOS晶体管的栅极端子，那么第一外延层115可以由与第一翅片式有源图案110相同的材料或拉应力材料制成。例如，如果第一翅片式有源图案110是Si，那么第一外延层115可以是Si或具有比Si的晶格常数小的晶格常数的材料(例如，SiC)。
在图8中，第一外延层115和第二外延层125分别形成在第一翅片式有源图案110的第三区域110c和第二翅片式有源图案120的第三区域120c上。然而，这仅是一个示例。
例如，在根据本发明的第一实施例的半导体装置1的修改示例1a中，第一杂质区至第五杂质区112、114、116、122和124中的每个可以包括外延层。因此，均包括外延层的第一杂质区至第五杂质区112、114、116、122和124形成在第一翅片式有源图案110和第二翅片式有源图案120的相应的区域上。
在图8中，形成在第一翅片式有源图案110的第三区域110c上的第一外延层115可以连接到形成在第二翅片式有源图案120的第三区域120c上的第二外延层125。然而，本发明不限于此，第一外延层115和第二外延层125也可以彼此分离。
现在将参照图9至图13来描述根据本发明的第二至第四实施例的半导体装置。为了简明起见，在下文中将主要侧重于与图3至图8的实施例的不同来描述第二实施例至第四实施例。
图9和图10是根据本发明的第二实施例的半导体装置2的视图。图11和图12是根据本发明的第三实施例的半导体装置3的视图。图13是根据本发明的第四实施例的半导体装置4的视图。具体地，图9、图11和图13是根据本发明的第二实施例至第四实施例的半导体装置2至4的布局视图。图10和图12分别是沿图9的线A-A和图11的线B-B截取的剖视图。
参照图9和图10，在根据本发明的第二实施例的半导体装置2中，场绝缘层105包括第一区域106和比第一区域106高的第二区域107。第二栅电极310的一部分形成在场绝缘层105的第二区域107上。
例如，从基底100的顶表面到场绝缘层105的第二区域107的顶表面的高度比从基底100的顶表面到场绝缘层105的第一区域106的顶表面的高度大。
具体地，第一翅片式有源图案110包括沿第一方向X顺序地布置的第一纵向区域至第四纵向区域(下文也称作第一区域至第四区域)110a至110d。另外，第一翅片式有源图案110不包括从第一翅片式有源图案110的第四区域110d沿第一方向X延伸的附加区域。
在根据本发明的第二实施例的半导体装置2中，第一翅片式有源图案110的一个端部位于第一翅片式有源图案110的第四区域110d中。例如，第一翅片式有源图案110a的第四区域110d可以包括第一翅片式有源图案110的短(例如，端)侧中的一个。这是因为第一翅片式有源图案110的端部包括第一翅片式有源图案110的短侧。
场绝缘层105的第二区域107可以与第一翅片式有源图案110的端部中的一个接触。因此，场绝缘层105的第二区域107可以与第一翅片式有源图案110的短(例如，端)侧接触。
这样，第一翅片式有源图案110的端部中的一个端部位于第一翅片式有源图案110的第四区域110d中。因此，场绝缘层105的第二区域107可以与第一翅片式有源图案110的包括在第一翅片式有源图案110的第四区域110d中的短侧接触。
沿图9的线B-B截取的半导体装置2的剖视图可以与图6基本相同。这里，在图10中示出的场绝缘层105的第一区域106可以对应于图6的场绝缘层105。
参照图9的沿线B-B截取的剖视图(例如，如图6中所示)，第二翅片式有源图案120的端部中的一个端部可以接触场绝缘层105的第一区域106但不接触场绝缘层105的第二区域107。因此，第二翅片式有源图案120的包括在第二翅片式有源图案120的第三区域120c中的短侧可以接触场绝缘层105的第一区域106。
第二栅电极310不仅形成在场绝缘层105的第一区域106上，而且还形成在场绝缘层105的第二区域107上。
第二栅电极310的一部分可以形成在场绝缘层105的与第一翅片式有源图案110的第四区域110d接触的第二区域107上。例如，如图10中所示，第二栅电极310的在第一方向X上的宽度可以比第一翅片式有源图案110和第二栅电极310之间的叠置区域的宽度大。
在根据第二实施例的半导体装置2中，因为第一翅片式有源图案110的端部位于第一翅片式有源图案110的第四区域110d中，所以可以不使用本发明的第一实施例中设置的第三栅电极410。
此外，参照图9，第一翅片式有源图案110的端部中的一个端部位于第二栅电极310下面并与第二栅电极310叠置。因此，第一翅片式有源图案110包括从第二栅电极310的一侧表面在第一方向X上突出的第三区域110c，但不包括从第二栅电极310的另一侧表面在第一方向X上突出的区域。
在图10中，场绝缘层105的第二区域107的顶表面与第一翅片式有源图案110的顶表面位于同一平面中。然而，本发明不限于此。也就是说，场绝缘层105的第二区域107的顶表面也可以比第一翅片式有源图案110的顶表面高或低。
如图9和图10中所示，根据本发明的第二实施例的半导体装置2不包括图2中示出的断裂晶体管的源极端子。
参照图11和12，在根据本发明的第三实施例的半导体装置3中，场绝缘层105包括第一区域106和比第一区域106高的第二区域107。第一栅电极210的一部分形成在场绝缘层105的第二区域107上。
具体地，第二翅片式有源图案120包括第一区域120a和第二区域120b。第二翅片式有源图案120不包括从第二翅片式有源图案120的第二区域120b沿第一方向X延伸的附加区域。因此，第二翅片式有源图案120不包括能够与第一翅片式有源图案110的第三区域110c对应的部分。
在根据本发明的第三实施例的半导体装置3中，第二翅片式有源图案120的端部中的一个端部可以位于第二翅片式有源图案120的第二区域120b中。因此，第二翅片式有源图案120的第二区域120b可以包括第二翅片式有源图案120的短(例如，端)侧中的一个短侧。
场绝缘层105的第二区域107可以与第二翅片式有源图案120的端部中的一个接触。因此，场绝缘层105的第二区域107可以与第二翅片式有源图案120的短侧中的一个接触。
如所示，第二翅片式有源图案120的端部中的一个端部位于第二翅片式有源图案120的第二区域120b中。因此，场绝缘层105的第二区域107可以与第二翅片式有源图案120的包括在第二翅片式有源图案120的第二区域120b中的短侧接触。
沿图11的线A-A截取的半导体装置3的剖视图可以与图5基本相同。这里，在图12中示出的场绝缘层105的第一区域106可以与图5的场绝缘层105对应。
参照沿图11的线A-A截取的剖视图，第一翅片式有源图案110的设置有第一翅片式有源图案110的端部中的一个端部的第五区域110e的一部分被第三栅电极410覆盖。因此，第一翅片式有源图案110的位于第一翅片式有源图案110的第五区域110e中的所述端部不与场绝缘层105的第二区域107接触。然而，第一翅片式有源图案110的第五区域110e的下部与场绝缘层105的第一区域106接触。
第一栅电极210不仅可以形成在场绝缘层105的第一区域106上，而且还可以形成在场绝缘层105的第二区域107上。
第一栅电极210的一部分可以形成在场绝缘层105的与第二翅片式有源图案120的第二区域120b接触的第二区域107上。例如，如图12中所示，第一栅电极210的在第一方向X上的宽度可以比第二翅片式有源图案120和第一栅电极210之间的叠置区域的宽度大。
此外，参照图11，第二翅片式有源图案120的端部中的一个端部可以位于第一栅电极210下面并且与第一栅电极210叠置。因此，第二翅片式有源图案120包括从第一栅电极210的一侧表面在第一方向X上突出的第一区域120a，但不包括从第一栅电极210的另一侧表面在第一方向X上突出的区域。
在图12中，场绝缘层105的第二区域107的顶表面与第二翅片式有源图案120的顶表面位于同一平面中。然而，本发明不限于此。场绝缘层105的第二区域107的顶表面也可以比第二翅片式有源图案120的顶表面高或低。
沿图13的线A-A截取的剖视图可以与图10基本相同，沿图13的线B-B截取的剖视图与图12相同。
参照图13，在根据本发明的第四实施例的半导体装置4中，场绝缘层105包括第一区域106和比第一区域106高的第二区域107。第一栅电极210的一部分和第二栅电极310的一部分形成在场绝缘层105的第二区域107上。
具体地，第一翅片式有源图案110包括沿第一方向X顺序地布置的第一区域110a至第四区域110d。第一翅片式有源图案110不包括从第一翅片式有源图案110的第四区域110d沿第一方向X延伸的附加区域。
第二翅片式有源图案120包括第一区域120a和第二区域120b。第二翅片式有源图案120不包括从第二翅片式有源图案120的第二区域120b沿第一方向X延伸的附加区域。因此，第二翅片式有源图案120不包括可以与第一翅片式有源图案110的第三区域110c对应的部分。
在根据本发明的第四实施例的半导体装置4中，第一翅片式有源图案110的端部中的一个端部位于第一翅片式有源图案110的第四区域110d中。另外，第二翅片式有源图案120的端部中的一个端部位于第二翅片式有源图案120的第二区域120b中。
因此，第一翅片式有源图案110的第四区域110d可以包括第一翅片式有源图案110的短侧中的一个短侧。第二翅片式有源图案120的第二区域120b可以包括第二翅片式有源图案120的短侧中的一个短侧。
场绝缘层105的第二区域107可以与第一翅片式有源图案110的包括在第一翅片式有源图案110的第四区域110d中的短侧接触，并且与第二翅片式有源图案120的包括在第二翅片式有源图案120的第二区域120b中的短侧接触。
因此，场绝缘层105的第二区域107与第一翅片式有源图案110的第四区域110d和第二翅片式有源图案120的第二区域120b接触。
第二栅电极310的在第一方向X上的宽度可以比第一翅片式有源图案110和第二栅电极310之间的叠置区域的宽度大。第一栅电极210的在第一方向X上的宽度可以比第二翅片式有源图案120和第一栅电极210之间的叠置区域的宽度大。
此外，参照图13，第一翅片式有源图案110的端部中的一个端部可以位于第二栅电极310下面并且与第二栅电极310叠置。另外，第二翅片式有源图案120的端部中的一个端部可以位于第一栅电极210下面并与第一栅电极210叠置。
因此，第一翅片式有源图案110包括从第二栅电极310的一侧表面在第一方向X上突出的第三区域110c，但不包括从第二栅电极310的另一侧表面沿第一方向X突出的区域。此外。第二翅片式有源图案120包括从第一栅电极210的一侧表面在第一方向X上突出的第一区域120a，但不包括从第一栅电极210的另一侧表面沿第一方向X突出的区域。
现在，将参照图14来描述根据本发明的第五实施例的半导体装置。为了简明起见，以下将主要侧重于与图3至图8的实施例的不同来描述第五实施例。
图14是根据本发明的第五实施例的半导体装置5的布局视图。
具体地，沿图14的线A-A截取的剖视图与图5相同，沿图14的线B-B截取的剖视图与图6相同。另外，如果图14的附图标记对应于图6的附图标记，那么沿图14的线D-D截取的剖视图与图6基本相同。
参照图14，根据本发明的第五实施例的半导体装置5还包括具有第一区域130a和第二区域130b的第三翅片式有源图案130。
第三翅片式有源图案130可以从基底100突出。第三翅片式有源图案130被场绝缘层105所限定，第三翅片式有源图案130的顶表面比场绝缘层105的顶表面更突出。
第三翅片式有源图案130可以沿第一方向X延伸。第一翅片式有源图案110至第三翅片式有源图案130可以沿第二方向Y布置。
第三翅片式有源图案130可以包括沿第一方向X延伸的长侧和沿第二方向Y延伸的短侧。在沿第二方向Y布置的第一翅片式有源图案110至第三翅片式有源图案130中，第一翅片式有源图案110的长侧、第二翅片式有源图案120的长侧和第三翅片式有源图案130的长侧可以彼此面对。
第三翅片式有源图案130可以包括第一区域130a和第二区域130b。第三翅片式有源图案130的第一区域130a和第三翅片式有源图案130的第二区域130b可以彼此直接连接。这两个区域可以一起形成诸如图2中描绘的用于反熔丝装置的存取晶体管的漏极。
第三翅片式有源图案130还可以包括在第三翅片式有源图案130的第二区域130b的一侧上的第三区域130c。因此，第三翅片式有源图案130的第二区域130b设置在第三翅片式有源图案130的第一区域130a和第三翅片式有源图案130的第三区域130c之间。
第三翅片式有源图案130的第一区域130a至第三区域130c可以沿第一方向X顺序地布置。
在根据本发明的第五实施例的半导体装置5中，第三翅片式有源图案130的端部中的一个端部可以位于第三翅片式有源图案130的第三区域130c中。因此，第三翅片式有源图案130的第三区域130c可以包括第三翅片式有源图案130的短侧中的一个短侧。
第三翅片式有源图案130的第一区域130a至第三区域130c可以分别与第一翅片式有源图案110的第一区域110a至第三区域110c以及第二翅片式有源图案120的第一区域120a至第三区域120c对应。因此，第三翅片式有源图案130的第一区域130a可以形成例如图2中描绘的存取晶体管的漏极的一部分。
第一栅电极210沿第二方向Y延伸并与第一翅片式有源图案110至第三翅片式有源图案130交叉。
第一栅电极210形成在第一翅片式有源图案110至第三翅片式有源图案130上。更具体地，第一栅电极210形成在第一翅片式有源图案110的第二区域110b、第二翅片式有源图案120的第二区域120b和第三翅片式有源图案130的第二区域130b上。
第二栅电极310与第一翅片式有源图案110交叉。然而，第二栅电极310不与第二翅片式有源图案120和第三翅片式有源图案130交叉。
第二栅电极310形成在第一翅片式有源图案110上，但是不形成在第二翅片式有源图案120和第三翅片式有源图案130上。
第一接触件510形成在第一翅片式有源图案110的第一区域110a、第二翅片式有源图案120的第一区域120a和第三翅片式有源图案130的第一区域130a上。
第一接触件510电连接到第一翅片式有源图案110的第一区域110a、第二翅片式有源图案120的第一区域120a和第三翅片式有源图案130的第一区域130a上。
第一接触件510可以将第一翅片式有源图案110的第一区域110a、第二翅片式有源图案120的第一区域120a和第三翅片式有源图案130的第一区域130a电连接。
在图14中，第三翅片式有源图案130包括从第一栅电极210的侧表面在第一方向X上突出的第一区域130a和第三区域130c。然而，因为第二栅电极310未形成在第三翅片式有源图案130上，因此第三翅片式有源图案130不包括从第二栅电极310的侧表面沿第一方向X突出的部分。例如能够在下面进一步描述的图46中的(b)中看出诸如图14中描绘的反熔丝存储单元的概念电路图。
在图14中，第一翅片式有源图案110位于第二翅片式有源图案120和第三翅片式有源图案130之间。然而，这仅意在易于描述，本发明并不限于此。
现在将参照图15来描述根据本发明的第六实施例的半导体装置。为了简明起见，以下将主要侧重于与图9、图10和图14的实施例的不同来描述第六实施例。另外，将利用图6和图10来描述根据第六实施例的半导体装置的剖视图。
图15是根据本发明的第六实施例的半导体装置6的布局视图。沿图15的线A-A截取的剖视图与图10相似，沿图15的线B-B和线D-D截取的剖视图中的每个与图6相似。
参照图15，在根据本发明的第六实施例半导体装置6中，场绝缘层105包括第一区域106和比第一区域106高的第二区域107。第二栅电极310的一部分形成在场绝缘层105的第二区域107上。
第一翅片式有源图案110包括沿第一方向X顺序地布置的第一区域110a至第四区域110d。第一翅片式有源图案110不包括从第一翅片式有源图案110的第四区域110d沿第一方向X延伸的附加区域。
在根据本发明的第六实施例的半导体装置6中，第一翅片式有源图案110的端部中的一个端部可以位于第一翅片式有源图案110的第四区域110d中。因此，第一翅片式有源图案110的第四区域110d可以包括第一翅片式有源图案110的短侧中的一个短侧。这是因为第一翅片式有源图案110的端部包括第一翅片式有源图案110的短侧。
场绝缘层105的第二区域107可以与第一翅片式有源图案110的端部中的一个端部接触。因此，场绝缘层105的第二区域107可以与第一翅片式有源图案110的短侧中的一个短侧接触。
如所示，第一翅片式有源图案110的端部中的一个端部位于第一翅片式有源图案110的第四区域110d中。因此，场绝缘层105的第二区域107可以与第一翅片式有源图案110的包括在第一翅片式有源图案110的第四区域110d中的短侧接触。
参照沿图15的线B-B和线D-D截取的剖视图，第二翅片式有源图案120的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部与场绝缘层105的第一区域106接触但不与场绝缘层105的第二区域107接触。
第二栅电极310的一部分可以形成在场绝缘层105的与第一翅片式有源图案110的第四区域110d接触的第二区域107上。也就是说，第二栅电极310的在第一方向X上的宽度可以比第一翅片式有源图案110和第二栅电极310之间的叠置区域的宽度大。
现在将参照图16来描述根据本发明的第七实施例的半导体装置。为了简明起见，以下将主要侧重于与图11、图12和图14的实施例的不同来描述第七实施例。另外，将利用图5和图12来描述根据第七实施例的半导体装置的剖视图。
图16是根据本发明的第七实施例的半导体装置7的布局视图。沿图16的线A-A截取的剖视图与图5相似，沿图16的线B-B和线D-D截取的剖视图中的每个与图12相似。
参照图12和16，第三翅片式有源图案130包括第一区域130a和第二区域130b。第三翅片式有源图案130不包括从第三翅片式有源图案130的第二区域130b沿第一方向X延伸的附加区域。
因此，第三翅片式有源图案130不包括能够与第一翅片式有源图案110的第三区域110c对应的部分。
在根据本发明的第七实施例的半导体装置7中，第三翅片式有源图案130的一个端部可以位于第三翅片式有源图案130的第二区域130b中。因此，第三翅片式有源图案130的第二区域130b可以包括第三翅片式有源图案130的短侧中的一个短侧。
场绝缘层105的第二区域107可以与第三翅片式有源图案130的端部中的一个端部接触。因此，场绝缘层105的第二区域107可以与第三翅片式有源图案130的短侧中的一个短侧接触。
这样，第三翅片式有源图案130的端部中的一个端部位于第三翅片式有源图案130的第二区域130b中。因此，场绝缘层105的第二区域107可以与第三翅片式有源图案130的包括在第三翅片式有源图案130的第二区域130b中的短侧接触。
参照沿图16的线A-A截取的剖视图，第一翅片式有源图案110的其中设置有第一翅片式有源图案110的端部中的一个端部的第五区域110e的一部分被第三栅电极410覆盖。例如，第一翅片式有源图案110的位于第一翅片式有源图案110的第五区域110e中的端部不与场绝缘层105的第二区域107接触。然而，第一翅片式有源图案110的第五区域110e的下部与场绝缘层105的第一区域106接触。
第一栅电极210的一部分可以形成在场绝缘层105的与第三翅片式有源图案130的第二区域130b接触的第二区域107上。因此，第一栅电极210的在第一方向X上的宽度可以比第三翅片式有源图案130和第一栅电极210之间的叠置区域的宽度大。
此外，参照图16，第三翅片式有源图案130的端部中的一个端部可以位于第一栅电极210下面并且与第一栅电极210叠置。因此，第三翅片式有源图案130包括从第一栅电极210的一侧表面在第一方向X上突出的第一区域130a，但不包括从第一栅电极210的另一侧表面沿第一方向X突出的区域。
现在将参照图17来描述根据本发明的第八实施例的半导体装置。为了简明起见，以下将主要侧重于与图13和图14的实施例的不同来描述第八实施例。另外，将利用图10和图12来描述根据第八实施例的半导体装置的剖视图。
图17是根据本发明的第八实施例的半导体装置8的布局视图。例如，在一个实施例中，沿图17的线A-A截取的剖视图与图10相似，沿图17的线B-B和线D-D截取的剖视图中的每个与图12相似。
参照图10、图12和图17，在根据本发明的第八实施例的半导体装置8中，场绝缘层105包括第一区域106和比第一区域106高的第二区域107。第一栅电极210的一部分和第二栅电极310的一部分形成在场绝缘层105的第二区域107上。
第一翅片式有源图案110的端部中的一个端部可以位于第一翅片式有源图案110的第四区域110d中，第二翅片式有源图案120的端部中的一个端部可以位于第二翅片式有源图案120的第二区域120b中，第三翅片式有源图案130的端部中的一个端部可以位于第三翅片式有源图案130的第二区域130b中。
第一翅片式有源图案110的第四区域110d可以包括第一翅片式有源图案110的短侧中的一个短侧，第二翅片式有源图案120的第二区域120b可以包括第二翅片式有源图案120的短侧中的一个短侧，第三翅片式有源图案130的第二区域130b可以包括第三翅片式有源图案130的短侧中的一个短侧。
场绝缘层105的第二区域107可以与第一翅片式有源图案110的包括在第一翅片式有源图案110的第四区域110d中的短侧接触，与第二翅片式有源图案120的包括在第二翅片式有源图案120的第二区域120b中的短侧接触，与第三翅片式有源图案130的包括在第三翅片式有源图案130的第二区域130b中的短侧接触。
因此，场绝缘层105的第二区域107与第一翅片式有源图案110的第四区域110d、第二翅片式有源图案120的第二区域120b以及第三翅片式有源图案130的第二区域130b接触。
第二栅电极310的在第一方向X上的宽度可以比第一翅片式有源图案110和第二栅电极310之间的叠置区域的宽度大，第一栅电极210的在第一方向X上的宽度可以比第二翅片式有源图案120和第一栅电极210之间的叠置区域的宽度大，并且比第三翅片式有源图案130和第一栅电极210之间的叠置区域的宽度大。
在根据本发明的第八实施例的半导体装置8中，第一翅片式有源图案110包括从第二栅电极310的一侧表面在第一方向X上突出的第三区域110c，但不包括从第二栅电极310的另一侧表面沿第一方向X突出的区域。此外，第二翅片式有源图案120和第三翅片式有源图案130分别包括从第一栅电极210的一侧表面在第一方向X上突出的第一区域120a和第一区域130a，但不包括从第一栅电极210的另一侧表面沿第一方向X突出的区域。
现在将参照图18来描述根据本发明的第九实施例的半导体装置。为了简明起见，以下将主要侧重于与图14的实施例的不同来描述第九实施例。
图18是根据本发明的第九实施例的半导体装置9的布局视图。
具体地，沿图18的线A-A截取的剖视图与图5相同，沿图18的线B-B截取的剖视图与图6相同。另外，如果使图18的附图标记对应于图5的附图标记，那么沿图18的线D-D截取的剖视图与图5基本相同。
参照图18，在根据本发明的第九实施例的半导体装置9中，第三翅片式有源图案130还包括第四区域130d。
第三翅片式有源图案130的第四区域130d从第三翅片式有源图案130的第三区域130c沿第一方向X延伸。第三翅片式有源图案130的第一区域130a至第四区域130d可以沿第一方向X顺序地布置并彼此直接连接。
第三翅片式有源图案130还可以包括在第三翅片式有源图案130的第四区域130d的一侧上的第五区域130e。第三翅片式有源图案130的第四区域130d设置在第三翅片式有源图案130的第三区域130c和第三翅片式有源图案130的第五区域130e之间。
第三翅片式有源图案130的第一区域130a至第五区域130e可以沿第一方向X顺序地布置。
在根据本发明的第九实施例的半导体装置9中，第三翅片式有源图案130的端部中的一个端部可以位于第三翅片式有源图案130的第五区域130e中。因此，第三翅片式有源图案130的第五区域130e可以包括第三翅片式有源图案130的短侧中的一个短侧。
第二栅电极310与第一翅片式有源图案110和第三翅片式有源图案130交叉。然而，第二栅电极310不与第二翅片式有源图案120交叉。
第二栅电极310形成在第一翅片式有源图案110和第三翅片式有源图案130上，但不形成在第二翅片式有源图案120上。更具体地，第二栅电极310形成在第一翅片式有源图案110的第四区域110d和第三翅片式有源图案130的第四区域130d上。
沿第二方向Y延伸的第三栅电极410可以与第三翅片式有源图案130的至少一部分交叉。例如，第三栅电极410可以与第三翅片式有源图案130的第五区域130e的至少一部分交叉。
在根据本发明的第九实施例的半导体装置9中，第三栅电极410覆盖第三翅片式有源图案130的端部中的一个端部。第三栅电极410可以覆盖第三翅片式有源图案130的短侧中的一个短侧。因为第三翅片式有源图案130的端部中的一个端部位于第三翅片式有源图案130的第五区域130e中，所以第三栅电极410可以部分覆盖第三翅片式有源图案130的第五区域130e。
在图18中，第三翅片式有源图案130包括从第一栅电极210的侧表面在第一方向X上突出的第一区域130a和第三区域130c。另外，第三翅片式有源图案130包括从第二栅电极210的侧表面在第一方向X上突出的第三区域130c和第五区域130e。
在图18中，第一翅片式有源图案110位于第二翅片式有源图案120和第三翅片式有源图案130之间。然而，本发明不限于此。
现在将参照图19来描述根据本发明的第十实施例的半导体装置。为了简明起见，以下将主要侧重于与图9、图10和图18的不同来描述第十实施例。另外，将利用图6和图10来描述根据第十实施例的半导体装置的剖视图。
图19是根据本发明的第十实施例的半导体装置10的布局视图。沿图19的线A-A和线D-D截取的剖视图中的每个与图10相似，沿图19的线B-B截取的剖视图与图6相似。
参照10和图19，第三翅片式有源图案130包括沿第一方向X顺序地布置的第一区域130a至第四区域130d。第三翅片式有源图案130不包括从第三翅片式有源图案130的第四区域130d沿第一方向X延伸的附加区域。
在根据本发明的第十实施例的半导体装置10中，第三翅片式有源图案130的端部中的一个端部可以位于第三翅片式有源图案130的第四区域130d中。因此，第三翅片式有源图案130的第四区域130d可以包括第三翅片式有源图案130的短侧中的一个短侧。这是因为第三翅片式有源图案130的端部包括第三翅片式有源图案130的短侧。
场绝缘层105包括第一区域106和第二区域107。场绝缘层105的第二区域107比场绝缘层105的第一区域106高。
场绝缘层105的第二区域107可以与第三翅片式有源图案130的端部中的一个端部接触。因此，场绝缘层105的第二区域107可以与第三翅片式有源图案130的短侧的一个短侧接触。
第三翅片式有源图案130的端部中的一个端部位于第三翅片式有源图案130的第四区域130d中。因此，场绝缘层105的第二区域107可以与第三翅片式有源图案130的包括在第三翅片式有源图案130的第四区域130d中的短侧接触。
第二栅电极310的一部分可以形成在场绝缘层105的与第三翅片式有源图案130的第四区域130d接触的第二区域107上。因此，第二栅电极310的在第一方向X上的宽度可以比第三翅片式有源图案130和第二栅电极310之间的叠置区域的宽度大。
此外，参照图19，第三翅片式有源图案130的端部中的一个端部位于第二栅电极310下面并且与第二栅电极310叠置。因此，第三翅片式有源图案130包括从第二栅电极310的一侧表面在第一方向X上突出的第三区域130c，但不包括从第二栅电极310的另一侧表面沿第一方向X延伸突出的区域。
现在将参照图20来描述根据本发明的第十一实施例的半导体装置。为了简明起见，以下将主要侧重于与图11、图12和图18的不同来描述第十一实施例。另外，将利用图5和图12来描述根据第十一实施例的半导体装置的剖视图。
图20是根据本发明的第十一实施例的半导体装置11的布局视图。沿图20的线A-A和线D-D截取的剖视图中的每个与图5相似，沿图20的线B-B截取的剖视图与图12相似。
参照图12和20，第二翅片式有源图案120包括第一区域120a和第二区域120b。第二翅片式有源图案120不包括从第二翅片式有源图案120的第二区域120b沿第一方向X延伸的附加区域。
第二翅片式有源图案120的端部中的一个端部可以位于第二翅片式有源图案120的第二区域120b中。因此，第二翅片式有源图案120的第二区域120b可以包括第二翅片式有源图案120的短侧中的一个短侧。
场绝缘层105的第二区域107可以与第二翅片式有源图案120的端部中的一个端部接触。第二翅片式有源图案120的端部中的一个端部位于第二翅片式有源图案120的第二区域120b中。因此，场绝缘层105的第二区域107可以与第二翅片式有源图案120的包括在第二翅片式有源图案120的第二区域120b中的短侧接触。
现在将参照图21来描述根据本发明的第十二实施例的半导体装置。为了简明起见，以下将主要侧重于与图13和图18的不同来描述第十二实施例。另外，将利用图10和图12来描述根据第十二实施例的半导体装置的剖视图。
图21是根据本发明的第十二实施例的半导体装置12的布局视图。沿图21的线A-A和线D-D截取的剖视图中的每个与图10相似，沿图21的线B-B截取的剖视图与图12相似。
参照图10、图12和图21，场绝缘层105的第二区域107与第三翅片式有源图案130的端部中的一个端部接触。
第三翅片式有源图案130的端部中的一个端部可以位于第三翅片式有源图案130的第四区域130d中。第三翅片式有源图案130的第四区域130d可以包括第三翅片式有源图案130的短侧中的一个短侧。
因此，场绝缘层105的第二区域107与第三翅片式有源图案130的第四区域130d接触。
第二栅电极310的在第一方向X上的宽度比第三翅片式有源图案130和第二栅电极310之间的叠置区域的宽度大。
第三翅片式有源图案130包括从第二栅电极310的一侧表面在第一方向X上突出的第三区域130c，但不包括从第二栅电极310的另一侧表面沿第一方向X突出的区域。
参照图3至图21，在根据本发明的第一实施例至第十二实施例的半导体装置1至半导体装置12中，沿第一方向X延伸的多个翅片式有源图案(例如，110、120和可选择的130)沿第二方向Y布置。
第一接触件510形成在翅片式有源图案(110、120和可选择的130)上，从而电连接到翅片式有源图案(110、120和可选择的130)。
沿第二方向Y延伸的第一栅电极210形成在两个或更多个翅片式有源图案上。第一栅电极210与两个或更多个翅片式有源图案(110、120和可选择的130)交叉。
另外，沿第二方向Y延伸的第二栅电极310形成在一个或更多个翅片式有源图案(110、120和可选择的130)上。第二栅电极310与一个或更多个翅片式有源图案(110、120和可选择的130)交叉。
如附图中所示，第一栅电极210设置在第二栅电极310和第一接触件510之间。
如附图中所示，与第一栅电极210交叉的翅片式有源图案的数量不同于与第二栅电极310交叉的翅片式有源图案的数量。
在根据本发明的各种实施例的半导体装置中，与第一栅电极210交叉的翅片式有源图案的数量比与第二栅电极310交叉的翅片式有源图案的数量大。
在图3至图21中，示出了两个或三个翅片式有源图案。然而，它仅意在易于描述，本发明不限于此。
在下面的实施例中，将描述共享图2中所示的位线BL的两个反熔丝存储单元。将省略或简化与上面描述的图1至图12的实施例相同的元件的描述。
现在将参照图22来描述根据本发明的第十三实施例的半导体装置。
图22是根据本发明的第十三实施例的半导体装置13的布局视图。
参照图22，根据本发明的第十三实施例的半导体装置13包括第一翅片式有源图案110、第二翅片式有源图案120、第一接触件510、第一栅电极210、第二栅电极310、第三栅电极410、第四栅电极260、第五栅电极360和第六栅电极460。
通过场绝缘层105(见图4)限定的第一翅片式有源图案110和第二翅片式有源图案120可以沿第一方向X延伸。另外，第一翅片式有源图案110和第二翅片式有源图案120沿第二方向Y布置。
第一翅片式有源图案110和第二翅片式有源图案120中的每个可以包括沿第一方向X延伸的长侧和沿第二方向Y延伸的短侧。因此，第一翅片式有源图案110和第二翅片式有源图案120中的每个可以包括在第一方向X上彼此分开的两个端部。
第一接触件510形成在第一翅片式有源图案110和第二翅片式有源图案120上，从而电连接到第一翅片式有源图案110和第二翅片式有源图案120。
第一栅电极210和第四栅电极260中的每个可以沿第二方向Y延伸。第一栅电极210与第一翅片式有源图案110和第二翅片式有源图案120交叉。第四栅电极260与第一翅片式有源图案110和第二翅片式有源图案120交叉。
第一栅电极210形成在第一翅片式有源图案110和第二翅片式有源图案120上，第四栅电极260形成在第一翅片式有源图案110和第二翅片式有源图案120上。
第一栅电极210形成在第一接触件510的一侧表面上并且在第一方向X上与第一接触件510的所述侧表面分离，第四栅电极260形成在第一接触件510的另一侧表面上并且在第一方向X上与第一接触件510的所述另一侧表面分离。因此，第一接触件510设置在第一栅电极210和第四栅电极260之间。第一接触件510的第一侧表面可以面对并邻近第一栅电极210的第一侧表面，第一接触件510的相对的第二侧表面可以面对并邻近第四栅电极260的第一侧表面。
第一栅电极210与第一接触件510分开第一距离L1，第四栅电极260与第一接触件510分开第三距离L3。在一个实施例中，L1基本等于L3。
在根据本发明的某些实施例的半导体装置中，第一栅电极210和第四栅电极260中的每个可以是图2中所示的存取晶体管的栅极端子。因此，第一栅电极210和第四栅电极260可以连接到字线WL。
第二栅电极310和第五栅电极360中的每个可以沿第二方向Y延伸。第二栅电极310和第五栅电极360中的每个与第一翅片式有源图案110交叉，但不与第二翅片式有源图案120交叉。
第二栅电极310和第五栅电极360中的每个形成在第一翅片式有源图案110上，但未形成在第二翅片式有源图案120上。
第二栅电极310与第一接触件510分开第二距离L2。从第二栅电极310到第一接触件510的第二距离L2比从第一栅电极210到第一接触件510的第一距离L1大。
如所示，第一栅电极210设置在第二栅电极310和第一接触件510之间。
第五栅电极360与第一接触件510分开第四距离L4。从第五栅电极360到第一接触件510的第四距离L4比从第四栅电极260到第一接触件510的第三距离L3大。距离L2可以基本等于距离L4。
如所示，第四栅电极260设置在第五栅电极360和第一接触件510之间。
在根据本发明的某些实施例的半导体装置中，第二栅电极310和第五栅电极360中的每个可以是图2中所示的断裂晶体管的栅极端子。因此，第二栅电极310和第五栅电极360可以连接到高电压线WP。
第三栅电极410和第六栅电极460中的每个可以沿第二方向Y延伸。第三栅电极410和第六栅电极460中的每个与第一翅片式有源图案110交叉，但不与第二翅片式有源图案120交叉。
第三栅电极410和第六栅电极460中的每个形成在第一翅片式有源图案110上，但未形成在第二翅片式有源图案120上。
第二栅电极310设置在第三栅电极410和第一栅电极210之间，第五栅电极360设置在第六栅电极460和第四栅电极260之间。
在根据本发明的第十三实施例的半导体装置13中，第三栅电极410和第六栅电极460可以是电浮置栅电极。同样地，第三栅电极410和第六栅电极460可以是虚设栅电极。
第二接触件520可以将第一栅电极210连接到图2中所示的字线WL。
第三接触件530可以将第二栅电极310连接到图2中所示的高电压线WP。
第四接触件550可以将第四栅电极260连接到图2中所示的字线WL。
第五接触件560可以将第五栅电极360连接到图2中所示的高电压线WP。
如图22中所示，没有形成电连接到位于第一栅电极210和第二栅电极310的之间的第一翅片式有源图案110的接触件。换言之，位于第一栅电极210和第二栅电极310之间的第一翅片式有源图案110没有电连接到诸如字线(WL)或位线(BL)的布线、提供电信号的布线等。
类似地，没有形成电连接到位于第四栅电极260和第五栅电极360之间的第一翅片式有源图案110的接触件。换言之，位于第四栅电极260和第五栅电极360之间的第一翅片式有源图案110没有电连接到诸如字线(WL)或位线(BL)的布线、提供电信号的布线等。
在根据本发明的第十三实施例的半导体装置13中，第三栅电极410可以覆盖第一翅片式有源图案110的端部中的一个端部。另外，第六栅电极460可以覆盖第一翅片式有源图案110的端部中的另一端部。第二翅片式有源图案120的端部中的一个端部从第一栅电极210的一侧表面沿第一方向X突出。此外，第二翅片式有源图案120的端部中的另一端部从第四栅电极260的一侧表面在第一方向X上突出。
在图22中描绘的结构可以形成连接到同一位线的两个反熔丝存储单元。
现在将参照图23至图25来描述根据本发明的第十四实施例至第十六实施例的半导体装置。为了简明起见，以下将主要侧重于与图22的实施例的不同来描述第十四至十六实施例。
图23是根据本发明的第十四实施例的半导体装置14的布局视图。图24是根据本发明的第十五实施例的半导体装置15的布局视图。图25是根据本发明的第十六实施例的半导体装置16的布局视图。
参照图23，在根据本发明的第十四实施例的半导体装置14中，第二翅片式有源图案120的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。
另外，第二翅片式有源图案120的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
例如，第二翅片式有源图案120的端部中的一个端部位于第一栅电极210下面并与第一栅电极210叠置。另外，第二翅片式有源图案120的端部中的另一端部位于第四栅电极260下面并与第四栅电极260叠置。
参照图24，在根据本发明的第十五实施例的半导体装置15中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。
另外，第一翅片式有源图案110的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
例如，第一翅片式有源图案110的端部中的一个端部位于第二栅电极310下面并与第二栅电极310叠置。另外，第一翅片式有源图案110的端部中的另一端部位于第五栅电极360下面并与第五栅电极360叠置。
因此，与根据本发明的第十三实施例的半导体装置13不同，根据本发明的第十五实施例的半导体装置15不包括第三栅电极410和第六栅电极460。
参照图25，在根据本发明的第十六实施例的半导体装置16中，第二翅片式有源图案120的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。
另外，第二翅片式有源图案120的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第一翅片式有源图案110的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
例如，第二翅片式有源图案120的端部中的一个端部位于第一栅电极210下面并与第一栅电极210叠置。另外，第二翅片式有源图案120的端部中的另一端部位于第四栅电极260下面并与第四栅电极260叠置。
此外，第一翅片式有源图案110的端部中的一个端部位于第二栅电极310下面并与第二栅电极310叠置。另外，第一翅片式有源图案110的端部中的另一端部位于第五栅电极360下面并与第五栅电极360叠置。
因此，与根据本发明的第十三实施例的半导体装置13不同，根据本发明的第十六实施例的半导体装置16不包括第三栅电极410和第六栅电极460。
现在将参照图26来描述本发明的第十七实施例的半导体装置。为了简明起见，下面将主要侧重于与图22的实施例的不同来描述第十七实施例。
图26是根据本发明的第十七实施例的半导体装置17的布局视图。
参照图26，根据本发明的第十七实施例的半导体装置17还包括第三翅片式有源图案130。
通过场绝缘层105(见图4)限定的第三翅片式有源图案130可以沿第一方向X延伸。另外，第一翅片式有源图案110至第三翅片式有源图案130可沿第二方向Y布置。
第三翅片式有源图案130可包括沿第一方向X延伸的长侧和沿第二方向Y延伸的短侧。因此，第三翅片式有源图案130可以包括在第一方向X上彼此分离的两个端部。
第一接触件510形成在第三翅片式有源图案130上并电连接到第一翅片式有源图案110至第三翅片式有源图案130。
第一栅电极210和第四栅电极260中的每个与第三翅片式有源图案130交叉。另外，第一栅电极210和第四栅电极260中的每个形成在第三翅片式有源图案130上。
第二栅电极310和第五栅电极360不与第三翅片式有源图案130交叉。第二栅电极310和第五栅电极360中的每个未形成在第三翅片式有源图案130上。
在根据本发明的第十七实施例的半导体装置17中，第三翅片式有源图案130的端部中的一个端部从第一栅电极210的侧表面沿第一方向X突出。此外，第三翅片式有源图案130的端部中的另一端部从第四栅电极260的侧表面在第一方向X上突出。
在图26中，第一翅片式有源图案110设置在第二翅片式有源图案120与第三翅片式有源图案130之间。然而，本发明不限于此。
现在将参照图27至图29来描述根据本发明的第十八实施例至第二十实施例的半导体装置。为了简明起见，下面将主要侧重于与图26的实施例的不同来描述第十八实施例至第二十实施例。
图27是根据本发明的第十八实施例的半导体装置18的布局视图。图28是根据本发明的第十九实施例的半导体装置19的布局视图。图29是根据本发明的第二十实施例的半导体装置20的布局视图。
参照图27，在根据本发明的第十八实施例的半导体装置18中，第二翅片式有源图案120的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。
此外，第二翅片式有源图案120的端部中的另一端部和第三翅片式有源图案130的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
例如，第二翅片式有源图案120的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部位于第一栅电极210下面并与第一栅电极210叠置。
另外，第二翅片式有源图案120的端部中的另一端部和第三翅片式有源图案130的端部中的另一端部位于第四栅电极260下面并与第四栅电极260叠置。
参照图28，在根据本发明的第十九实施例的半导体装置19中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。
另外，第一翅片式有源图案110的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
例如，第一翅片式有源图案110的端部中的一个端部位于第二栅电极310下面并且与第二栅电极310叠置。另外，第一翅片式有源图案110的端部中的另一端部位于第五栅电极360下面并与第五栅电极360叠置。
因此，与根据本发明的第十七实施例的半导体装置17不同，根据本发明的第十九实施例的半导体装置19不包括第三栅电极410和第六栅电极460。
参照图29，在根据本发明的第二十实施例的半导体装置20中，第二翅片式有源图案120的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。
另外，第二翅片式有源图案120的端部中的另一端部和第三翅片式有源图案130的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第一翅片式有源图案110的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
现在将参照图30描述根据本发明的第二十一实施例的半导体装置。为简明起见，下面将主要侧重于与图26的实施例的不同来描述第二十一实施例。
图30是根据本发明的第二十一实施例的半导体装置21的布局视图。
参照图30，在根据本发明的第二十一实施例的半导体装置21中，第二栅电极310和第五栅电极360中的每个与第三翅片式有源图案130交叉。也就是说，第二栅电极310和第五栅电极360中的每个形成在第三翅片式有源图案130上。
第三栅电极410和第六栅电极460中的每个与第三翅片式有源图案130交叉。第三栅电极410和第六栅电极460中的每个形成在第三翅片式有源图案130上。
在根据本发明的第二十一实施例的半导体装置21中，第三栅电极410可以覆盖第三翅片式有源图案130的端部中的一个端部。另外，第六栅电极460可以覆盖第三翅片式有源图案130的端部中的另一端部。
现在将参照图31至图33来描述根据本发明的第二十二实施例至第二十四实施例的半导体装置。为简明起见，下面将主要侧重于与图30的不同来描述第二十二实施例至第二十四实施例。
图31是根据本发明的第二十二实施例的半导体装置22的布局视图。图32是根据本发明的第二十三实施例的半导体装置23的布局视图。图33是根据本发明的第二十四实施例的半导体装置24的布局视图。
参照图31，在根据本发明的第二十二实施例的半导体装置22中，第二翅片式有源图案120的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。
另外，第二翅片式有源图案120的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
参照图32，在根据本发明的第二十三实施例的半导体装置23中，第一翅片式有源图案110的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。
另外，第一翅片式有源图案110的端部中的另一端部和第三翅片式有源图案130的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
参照图33，在根据本发明的第二十四实施例的半导体装置24中，第二翅片式有源图案120的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。另外，第二翅片式有源图案120的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第一翅片式有源图案110的端部中的一个端部和第三翅片式有源图案130的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。
另外，第一翅片式有源图案110的端部中的另一端部和第三翅片式有源图案130的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
现在将参照图34来描述根据本发明的第二十五实施例的半导体装置。为简明起见，下面将主要侧重于与图22的实施例的不同来描述第二十五实施例。
图34是根据本发明的第二十五实施例的半导体装置25的布局视图。
参照图34，在根据本发明的第二十五实施例的半导体装置25中，第二栅电极310与第一翅片式有源图案110交叉，但不与第二翅片式有源图案120交叉。
第二栅电极310形成在第一翅片式有源图案110上，但未形成在第二翅片式有源图案120上。
另一方面，第五栅电极360与第二翅片式有源图案120交叉，但不与第一翅片式有源图案110交叉。
第五栅电极360形成在第二翅片式有源图案120上，但未形成在第一翅片式有源图案110上。
第三栅电极410与第一翅片式有源图案110交叉，但不与第二翅片式有源图案120交叉。第三栅电极410形成在第一翅片式有源图案110上，但未形成在第二翅片式有源图案120上。
第六栅电极460与第二翅片式有源图案120交叉，但不与第一翅片式有源图案110交叉。第六栅电极460形成在第二翅片式有源图案120上，但未形成在第一翅片式有源图案110上。
如图34中所示，未形成电连接到位于第一栅电极210和第二栅电极310之间的第一翅片式有源图案110的接触件。位于第一栅电极210和第二栅电极310之间的第一翅片式有源图案110未电连接到诸如字线(WL)或位线(BL)的布线、提供电信号的布线等。
这样，未形成电连接到位于第四栅电极260和第五栅电极360之间的第二翅片式有源图案120的接触件。位于第四栅电极260和第五栅电极360之间的第二翅片式有源图案120未电连接到诸如字线(WL)或位线(BL)的布线、提供电信号的布线等。
在根据本发明的第二十五实施例的半导体装置25中，第一翅片式有源图案110的端部中的一个端部可被第三栅电极410覆盖。然而，第一翅片式有源图案110的端部中的另一端部可以从第四栅电极260的侧表面在第一方向X上突出。
另外，第二翅片式有源图案120的端部中的一个端部可被第六栅电极460覆盖。然而，第二翅片式有源图案120的端部中的另一端部从第一栅电极210的侧表面在第一方向X上突出。
现在将参照图35至图37来描述根据本发明的第二十六实施例至第二十八实施例的半导体装置。为简明起见，下面将主要侧重于与图34的实施例的不同来描述第二十六实施例至第二十八实施例。
图35是根据本发明的第二十六实施例的半导体装置26的布局视图。图36是根据本发明的第二十七实施例的半导体装置27的布局视图。图37是根据本发明的第二十八实施例的半导体装置28的布局视图。
参照图35，在根据本发明的第二十六实施例的半导体装置26中，第一翅片式有源图案110的端部中的一个端部被第三栅电极410覆盖，但第一翅片式有源图案110的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
另外，第二翅片式有源图案120的端部中的一个端部被第六栅电极460覆盖，但第二翅片式有源图案120的端部中的另一端部没有从第一栅电极210的侧表面沿第一方向X突出。
参照图36，在根据本发明的第二十七实施例的半导体装置27中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出，但第一翅片式有源图案110的端部中的另一端部从第四栅电极260的侧表面在第一方向X上突出。
第二翅片式有源图案120的端部中的一个端部没有从第五栅电极360的侧表面在第一方向X上突出，但是第二翅片式有源图案120的端部中的另一端部从第一栅电极210的侧表面沿第一方向X突出。
因此，与根据本发明的第二十五实施例的半导体装置25不同，根据本发明的第二十七实施例的半导体装置27不包括第三栅电极410和第六栅电极460。
参照图37，在根据本发明的第二十八实施例的半导体装置28中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第一翅片式有源图案110的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第二翅片式有源图案120的端部中的一个端部没有从第五栅电极360的侧表面在第一方向X上突出。另外，第二翅片式有源图案120的端部中的另一端部没有从第一栅电极210的侧表面沿第一方向X突出。
现在将参照图38来描述根据本发明的第二十九实施例的半导体装置。为简明起见，下面将主要侧重于与图34的实施例的不同来描述第二十九实施例。
图38是根据本发明的第二十九实施例的半导体装置29的布局视图。
参照图38，根据本发明的第二十九实施例的半导体装置29还包括第三翅片式有源图案130。
通过场绝缘层105(见图4)所限定的第三翅片式有源图案130可以沿第一方向X延伸。另外，第一翅片式有源图案110至第三翅片式有源图案130沿第二方向Y布置。
第三翅片式有源图案130可以包括沿第一方向X延伸的长侧和沿第二方向Y延伸的短侧。因此，第三翅片式有源图案130可以包括在第一方向X上彼此分离的两个端部。
第一接触件510形成在第三翅片式有源图案130上并电连接到第一翅片式有源图案110至第三翅片式有源图案130。
第一栅电极210和第四栅电极260中的每个与第三翅片式有源图案130交叉。另外，第一栅电极210和第四栅电极260中的每个形成在第三翅片式有源图案130上。
第二栅电极310和第五栅电极360不与第三翅片式有源图案130交叉。第二栅电极310和第五栅电极360中的每个未形成在第三翅片式有源图案130上。
在根据本发明的第二十九实施例的半导体装置29中，第三翅片式有源图案130的端部中的一个端部从第一栅电极210的侧表面沿第一方向X突出。此外，第三翅片式有源图案130的端部中的另一端部从第四栅电极260的侧表面在第一方向X上突出。
在图38中，第三翅片式有源图案130设置在第一翅片式有源图案110和第二翅片式有源图案120之间。然而，本发明不限于此。
现在将参照图39至图41来描述根据本发明的第三十实施例至第三十二实施例的半导体装置。为简明起见，下面将主要侧重于与图26的实施例的不同来描述第三十实施例至第三十二实施例。
图39是根据本发明的第三十实施例的半导体装置30的布局视图。图40是根据本发明的第三十一实施例的半导体装置31的布局视图。图41是根据本发明的第三十二实施例的半导体装置32的布局视图。
参照图39，在根据本发明的第三十实施例的半导体装置30中，第三翅片式有源图案130的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出，第三翅片式有源图案130的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第一翅片式有源图案110和第二翅片式有源图案120与上面参照图35描述的第一翅片式有源图案110和第二翅片式有源图案120大体上相同。
参照图40，在根据本发明的第三十一实施例的半导体装置31中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出，但是第一翅片式有源图案110的端部中的另一端部从第四栅电极260的侧表面在第一方向X上突出。
第二翅片式有源图案120的端部中的一个端部没有从第五栅电极360的侧表面在第一方向X上突出，但是第二翅片式有源图案120的端部中的另一端部从第一栅电极210的侧表面沿第一方向X突出。
参照图41，在根据本发明的第三十二实施例的半导体装置32中，第三翅片式有源图案130的端部中的一个端部没有从第一栅电极210的侧表面沿第一方向X突出。另外，第三翅片式有源图案130的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第一翅片式有源图案110和第二翅片式有源图案120与上面参照图37描述的第一翅片式有源图案110和第二翅片式有源图案120大体上相同。
现在将参照图42来描述根据本发明的第三十三实施例的半导体装置。为了简明起见，下面将主要侧重于与图38的实施例的不同来描述第三十三实施例。
图42是根据本发明的第三十三实施例的半导体装置33的布局视图。
参照图42，在根据本发明的第三十三实施例的半导体装置33中，第二栅电极310和第五栅电极360中的每个与第三翅片式有源图案130交叉。也就是说，第二栅电极310和第五栅电极360中的每个形成在第三翅片式有源图案360上。
第三栅电极410和第六栅电极460中的每个与第三翅片式有源图案130交叉。第三栅电极410和第六栅电极460中的每个形成在第三翅片式有源图案130上。
在根据本发明的第三十三实施例的半导体装置33中，第三栅电极410可以覆盖第三翅片式有源图案130的端部中的一个端部。另外，第六栅电极460可以覆盖第三翅片式有源图案130的端部中的另一端部。
现在将参照图43至图45来描述根据本发明的第三十四实施例至第三十六实施例的半导体装置。为了简明起见，下面将主要侧重于与图42的实施例的不同来描述第三十四实施例至第三十六实施例。
图43是根据本发明的第三十四实施例的半导体装置34的布局视图。图44是根据本发明的第三十五实施例的半导体装置35的布局视图。图45是根据本发明的第三十六实施例的半导体装置36的布局视图。
参照图43，在根据本发明的第三十四实施例的半导体装置34中，第一翅片式有源图案110的未被第三栅电极410覆盖的端部没有从第四栅电极260的侧表面在第一方向X上突出。
第二翅片式有源图案120的未被第六栅电极460覆盖的端部没有从第一栅电极210的侧表面沿第一方向X突出。
参照图44，在根据本发明的第三十五实施例的半导体装置35中，第三翅片式有源图案130的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第三翅片式有源图案130的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
第一翅片式有源图案110和第二翅片式有源图案120与上面参照图36描述的第一翅片式有源图案110和第二翅片式有源图案120大体上相同。
参照图45，在根据本发明的第三十六实施例的半导体装置36中，第一翅片式有源图案110的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第一翅片式有源图案110的端部中的另一端部没有从第四栅电极260的侧表面在第一方向X上突出。
第二翅片式有源图案120的端部中的一个端部没有从第五栅电极360的侧表面在第一方向X上突出。另外，第二翅片式有源图案120的端部中的另一端部没有从第一栅电极210的侧表面沿第一方向X突出。
第三翅片式有源图案130的端部中的一个端部没有从第二栅电极310的侧表面沿第一方向X突出。另外，第三翅片式有源图案130的端部中的另一端部没有从第五栅电极360的侧表面在第一方向X上突出。
现在将参照图2与图46中的(a)和(b)来描述当将根据实施例1至实施例45的半导体装置用在图1的存储单元阵列50中时所能够获得的效果。
图46中的(a)示出了连接到高电压线WP的断裂晶体管的数量与连接到字线WL的存取晶体管的数量相等(例如，比例为3:3)的情况。例如，图46中的(a)可以表示包括存取晶体管结构4602和反熔丝结构4604的反熔丝存储单元(通常被称为反熔丝装置)。
图46中的(b)示出了根据本发明的一些实施例的半导体装置1至半导体装置45的某些方面，例如，连接到高电压线WP的断裂晶体管的数量与连接到字线WL的存取晶体管的数量不同(例如，比例为1:3)的情况。例如，图46中的(b)可以表示包括具有三个晶体管的存取晶体管结构4606和具有一个晶体管的反熔丝结构4608的反熔丝存储单元。
在反熔丝存储单元被编程之前，在(a)的情形下，连接到高电压线WP的断裂晶体管的数量为三个。这里，流经位线BL的截止电流由断裂晶体管中的每个断裂晶体管来产生。
在反熔丝存储单元被编程之前，在(b)的情形下，连接到高电压线WP的断裂晶体管的数量为一个。这里，流经位线BL的截止电流由一个断裂晶体管产生。
因此，在反熔丝存储单元被编程之前，反熔丝存储单元的截止电流与连接到高电压线WP的断裂晶体管的数量成比例，因此，在(b)的情形下的截止电流将比在(a)的情形下的截止电流小。
在反熔丝存储单元被编程之后，在(a)的情形下，连接到高电压线WP的断裂晶体管的数量为3个。然而，如果将编程电压施加到高电压线WP，那三个晶体管之中具有最弱的栅极绝缘层的(一个或多个)晶体管击穿(breakdown)。因此，击穿的断裂晶体管被编程并用作电阻器。这样可包括比全部断裂晶体管少的晶体管。因此，无论连接到高电压线WP的断裂晶体管的数量为多少，只有具有最弱的栅极绝缘层的断裂晶体管会击穿。
在反熔丝存储单元被编程后，如下进行读取。在下面的示例中，对于(a)的情形假设在编程阶段期间仅断裂晶体管中的一个断裂晶体管被击穿。
为了读取编程的反熔丝存储单元，在位线BL中产生导通电流。当通过施加到连接到字线WL的存取晶体管的操作电压形成沟道时，导通电流从编程的断裂晶体管朝着位线BL流动，但其仅流经连接到编程的断裂晶体管的一个存取晶体管。这里，经过存取晶体管结构4602的导通电流取决于存取晶体管结构4602的电阻，并随着存取晶体管结构4602的导通电阻Ron的值减小而增大，反之亦然。
存取晶体管结构4602的导通电阻Ron的值随着连接到字线WL的存取晶体管的栅极端子的宽度增大而减小，反之亦然。这里，在仅有一个断裂晶体管已被编程的情况下，由于电流仅流经连接到编程的断裂晶体管的那个存取晶体管，因此存取晶体管的栅极端子的宽度显著地减小，使得存取晶体管结构4602的导通电阻Ron增大，并且导通电流减小。
因此，在(a)的情形下，在反熔丝存储单元被编程之后，反熔丝存储单元的导通电流(电流与电流所流经的存取晶体管的数量成比例)减小。
在根据本发明的实施例的半导体装置1至半导体装置45中，连接到高电压线WP的断裂晶体管的数量比连接到字线WL的存取晶体管的数量少。例如，根据本发明的这些实施例的半导体装置1至半导体装置45使截止电流减小而使导通电流增大。
因此，根据本发明的实施例的半导体装置1至半导体装置45可以增大导通电流与截止电流的比例。
图47示出了包括图1的存储装置的数据处理系统的实施例。
参照图47，数据处理系统3100可被实施为蜂窝电话、智能电话、个人数字助理(PAD)或无线通信装置。数字处理系统3100包括存储系统3140。
存储系统3140包括存储装置和能够控制存储装置的操作的存储控制器。存储控制器可以在处理器的控制下控制存储装置的数据存取操作(例如，编程操作、擦除操作或读取操作)。存储装置可以包括诸如在图1至图45的实施例中描述的反熔丝存储单元阵列。
在处理器和存储控制器的控制下，被编程到存储装置中的页数据可以显示在显示器3120上。
无线电收发器3110可通过天线ANT接收或发送无线电信号。例如，无线电收发器3110可将通过天线ANT接收的无线电信号转换为可由处理器处理的信号。因此，处理器可处理从无线电收发器3110输出的信号并将处理后的信号发送到存储系统3140或显示器3120。另外，无线电收发器3110可以将从处理器输出的信号转换为无线电信号并通过天线ANT将无线电信号发送到外部装置。
输入装置3130是这样一种装置：用于控制处理器的操作的控制信号或者将要被处理器处理的数据能够通过输入装置3130来输入。输入装置3130可被实施为诸如触摸板或计算机鼠标、按键或键盘的定点装置(pointing device)。
处理器可以控制显示器3120显示从存储系统3140输出的数据、从无线电收发器3110输出的数据或者从输入装置3130输出的数据。根据实施例，能够控制存储装置的操作的存储控制器可与存储装置一起形成堆叠结构。
图48示出了包括图1的存储装置的数据处理系统的另一实施例。
参照图48，数据处理系统3200可被实施为诸如数字相机或附有数字相机的蜂窝电话的图像处理装置。
数据处理系统3200可包括图像传感器3210、显示器3220和存储系统3230。
存储系统3230包括存储装置以及能够控制存储装置的数据处理操作的存储控制器。存储装置可包括诸如图1至图45的实施例中描述的反熔丝存储单元阵列。
数据处理系统3200的图像传感器3210将光学图像装换为数字信号并将数字信号发送到存储系统3230。数字信号可以通过存储系统3230来处理，以被显示在显示器3220上或通过存储控制器存储在存储装置中。另外，存储在存储装置中的数据显示在显示器3220上。根据实施例，能够控制存储装置的操作的存储控制器可以被实施为处理器的一部分或实施为与处理器分离的芯片。
图49示出了包括图1的存储装置的数据处理系统的另一实施例。
参照图49，数据处理系统3300可被实施为诸如固态硬盘(SSD)的数据存储装置。数据处理系统3300可包括多个存储装置3310和能够控制存储装置3310中的每个存储装置的数据处理操作的存储控制器3320。存储装置3310中的一个或更多个存储装置可以包括诸如图1至图45的实施例中描述的反熔丝存储单元阵列。数据处理系统3300可以被实施为例如存储模块。
图50示出了包括图1的存储装置的数据处理系统的另一实施例。
参照图50，数据处理系统(例如，数据存储装置)3400可以被实施为独立磁盘冗余阵列(RAID)系统。数据处理系统3400可以包括RAID控制器3420和多个存储模块3410-1至3410-n，其中，n是自然数。
存储模块3410-1至3410-n中的每个存储模块可以是图49中示出的数据处理系统3300。存储模块3410-1至3410-n可以构成RAID阵列。
数据处理系统3400可以被实施为例如个人计算机(PC)或SSD。在编程操作期间，响应于从主机接收的编程命令，RAID控制器3420可根据基于RAID级别信息从多个RAID级别中选择的任意一个RAID级别将从主机输出的编程数据发送到存储模块3410-1至3410-n中的任意一个存储模块。另外，在读取操作期间，响应于从主机接收的读取命令，RAID控制器3420可以根据基于RAID级别信息从RAID级别中选择的任意一个RAID级别将从存储模块3410-1至3410-n中的任意一个存储模块读取的数据发送到主机。
图51示出了包括多个图1的存储装置的模块的实施例。
参照图51，模块3500可以包括多个存储装置3520-1至3520-5、存储控制器3530和与存储装置3520-1至3520-5中的每个存储装置的输入/输出的数据接口的光学接口3510。存储装置3520-1至3520-5中的一个或更多个可包括诸如图1至图45的实施例中描述的反熔丝存储单元阵列。
光学接口3510可包括输入/输出控制器和信号转换器。输入/输出控制器可控制存储装置3520-1至3520-5中的每个存储装置的输入/输出操作。信号转换器可将关于存储装置3520-1至3520-5中的每个存储装置的输入/输出的数据的数据转换为光学信号。
光学接口3510利用光学通信提供在存储装置3520-1至3520-5中的每个存储装置和主机之间的数据交换。光学接口3510可利用光纤或波导发送或接收数据。交换的数据适用于发送高速信号(例如，符合串行高级技术附件(SATA)标准的信号)的情况，或者可利用波分复用(WDM)来发送或接收该数据。
根据实施例，能够控制存储装置3520-1至3520-5中的每个存储装置的操作的存储控制器3530可以设置在存储装置3520-1至3520-5中的每个存储装置中或者可以与存储装置3520-1至3520-5中的每个存储装置一起形成堆叠结构。
图52是包括图1的存储装置的多芯片封装件的实施例的示意性概念图。
参照图52，多芯片封装件3600可以包括顺序地堆叠在封装件基底3610上的多个半导体芯片3630至3650。半导体芯片3630至3650中的每个可以是存储控制器或存储装置。每个存储装置可以包括诸如在图1至图45的实施例中描述的反熔丝存储单元阵列。硅通孔(TSV)、引线、凸块或焊球3620可以用于使半导体芯片3630至3650彼此电连接。
另外，根据实施例，多芯片封装件3600可以以堆叠有存储控制器和多个存储单元阵列裸片50的结构来实施。
尽管已经参照本发明的示例性实施例具体地示出并描述了本发明的各个方面，但是本领域普通技术人员将理解的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可以对其做出形式和细节上的各种改变。因此，期望的是，本实施例在各方面被认为是示意性的而不是限制性的，参照权利要求书而不是前面的描述来表明本发明的范围。

Claims (20)

1.一种半导体装置，其特征在于，所述半导体装置包括：
基底；
第一翅片式有源图案，在基底上沿第一方向延伸，并且包括沿第一方向顺序地布置的第一纵向区域至第四纵向区域；
第二翅片式有源图案，在基底上沿第一方向延伸，并且包括沿第一方向顺序地布置的第一纵向区域和第二纵向区域，其中，第一翅片式有源图案的第一纵向区域与第二翅片式有源图案的第一纵向区域对应，以面对第二翅片式有源图案的第一纵向区域，其中，第一翅片式有源图案的第二纵向区域与第二翅片式有源图案的第二纵向区域对应，以面对第二翅片式有源图案的第二纵向区域；
第一栅电极，沿与第一方向不同的第二方向延伸，并形成在第一翅片式有源图案的第二纵向区域和第二翅片式有源图案的第二纵向区域上；
第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案的第四纵向区域上，并且不形成在第二翅片式有源图案上；以及
接触件，电连接到第一翅片式有源图案的第一纵向区域和第二翅片式有源图案的第一纵向区域。
2.如权利要求1所述的半导体装置，其特征在于，第二栅电极是用于反熔丝装置的断裂晶体管的栅极端子。
3.如权利要求2所述的半导体装置，其特征在于，反熔丝装置包括多个存取晶体管和至少所述断裂晶体管，并且包括的存取晶体管的数量比包括的断裂晶体管的数量大。
4.如权利要求1所述的半导体装置，其特征在于，第一栅电极形成用于存取晶体管的栅极并且电连接到字线，第二栅电极形成用于断裂晶体管的栅极并且电连接到高电压线。
5.如权利要求1所述的半导体装置，其特征在于：
第一翅片式有源图案的第三纵向区域是位于第一翅片式有源图案的第二纵向区域和第一翅片式有源图案的第四纵向区域之间的区域，以及
第二翅片式有源图案包括与第一翅片式有源图案的第三纵向区域对应的第三纵向区域，其中，第二翅片式有源图案的第三纵向区域在纵向上比第一翅片式有源图案的第三纵向区域短。
6.一种半导体装置，其特征在于，所述半导体装置包括：
第一翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且包括沿第一方向顺序地布置的第一区域至第四区域；
第二翅片式有源图案，通过场绝缘层限定，沿第一方向延伸，并且包括沿第一方向布置的第一区域和第二区域；
第一栅电极，沿与第一方向不同的第二方向延伸，并且形成在第一翅片式有源图案的第二区域和第二翅片式有源图案的第二区域上；
第二栅电极，沿第二方向延伸，形成在第一翅片式有源图案的第四区域上，且不形成在第二翅片式有源图案上；以及
接触件，电连接到第一翅片式有源图案的第一区域和第二翅片式有源图案的第一区域。
7.如权利要求6所述的半导体装置，其特征在于，第二翅片式有源图案还包括第三区域，
其中，第二翅片式有源图案的第二区域设置在第二翅片式有源图案的第一区域和第二翅片式有源图案的第三区域之间，并且所述半导体装置还包括：
第一外延层，形成在第一翅片式有源图案的第三区域上；以及
第二外延层，形成在第二翅片式有源图案的第三区域上。
8.如权利要求7所述的半导体装置，其特征在于，第一外延层和第二外延层彼此连接。
9.如权利要求6所述的半导体装置，其特征在于，第一翅片式有源图案还包括第五区域，
其中，第一翅片式有源图案的第四区域设置在第一翅片式有源图案的第三区域和第一翅片式有源图案的第五区域之间；
所述半导体装置还包括：虚设栅电极，沿第二方向延伸，并且形成在第一翅片式有源图案的第五区域上，
其中，虚设栅电极覆盖第一翅片式有源图案的一个端部。
10.如权利要求6所述的半导体装置，其特征在于，场绝缘层包括第一区域和比第一区域高的第二区域，以及
其中，第一翅片式有源图案的一个端部位于第一翅片式有源图案的第四区域中，场绝缘层的第二区域与第一翅片式有源图案的所述端部接触。
11.如权利要求6所述的半导体装置，其特征在于，场绝缘层包括第一区域和比第一区域高的第二区域，其中，第二翅片式有源图案的一个端部位于第二翅片式有源图案的第二区域中，场绝缘层的第二区域与第二翅片式有源图案的所述端部接触。
12.如权利要求6所述的半导体装置，其特征在于，第一翅片式有源图案形成反熔丝存储单元的存取晶体管和断裂晶体管的一部分。
13.如权利要求6所述的半导体装置，其特征在于，第一翅片式有源图案的第一区域和第一翅片式有源图案的第三区域中的每个包括n型杂质区。
14.如权利要求6所述的半导体装置，其特征在于，接触件和第二栅电极之间的距离比接触件和第一栅电极之间的距离大。
15.一种半导体装置，其特征在于，所述半导体装置包括：
多个翅片式有源图案，沿第一方向延伸，并且相对于彼此沿与第一方向不同的第二方向布置；
接触件，电连接到所述多个翅片式有源图案；
第一栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少两个上；以及
第二栅电极，沿第二方向延伸并形成在所述多个翅片式有源图案中的至少一个上，
其中，第一栅电极设置在接触件和第二栅电极之间，与第一栅电极交叉的翅片式有源图案的数量比与第二栅电极交叉的翅片式有源图案的数量多。
16.如权利要求15所述的半导体装置，其特征在于，第一栅电极是存取晶体管的栅电极，第二栅电极是断裂晶体管的栅电极，半导体装置是反熔丝装置。
17.如权利要求16所述的半导体装置，其特征在于，第一栅电极与反熔丝装置的所述多个翅片式有源图案中的所有翅片式有源图案交叉。
18.如权利要求16所述的半导体装置，其特征在于，断裂晶体管包括断裂介电层以用作电阻器。
19.如权利要求15所述的半导体装置，其特征在于，第一栅电极电连接到字线，第二栅电极电连接到高电压线。
20.如权利要求15所述的半导体装置，其特征在于，所述多个翅片式有源图案中的第一翅片式有源图案的一个端部沿第一方向延伸超过第二栅电极，所述多个翅片式有源图案中的第二翅片式有源图案的一个端部沿第一方向延伸超过第一栅电极但不沿第一方向延伸超过第二栅电极。
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