CN104934531A - 制造具有相变层的半导体集成电路的方法 - Google Patents
制造具有相变层的半导体集成电路的方法 Download PDFInfo
- Publication number
- CN104934531A CN104934531A CN201410612608.XA CN201410612608A CN104934531A CN 104934531 A CN104934531 A CN 104934531A CN 201410612608 A CN201410612608 A CN 201410612608A CN 104934531 A CN104934531 A CN 104934531A
- Authority
- CN
- China
- Prior art keywords
- phase change
- change layer
- layer
- bottom electrode
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 198
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000008859 change Effects 0.000 claims description 207
- 238000000034 method Methods 0.000 claims description 64
- 239000013078 crystal Substances 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 230000026267 regulation of growth Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000000717 retained effect Effects 0.000 claims description 6
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000013461 design Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 9
- 229910052714 tellurium Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910018110 Se—Te Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910005939 Ge—Sn Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910020938 Sn-Ni Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910002855 Sn-Pd Inorganic materials 0.000 description 1
- 229910018731 Sn—Au Inorganic materials 0.000 description 1
- 229910008937 Sn—Ni Inorganic materials 0.000 description 1
- 229910008772 Sn—Se Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
- H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
- H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
一种制造半导体集成电路的方法包括:在半导体衬底中形成下电极;在半导体衬底上形成包括暴露出下电极的相变区的层间绝缘层;沿着层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;以及基于所述第一相变层的结晶性在第一相变层上生长第二相变层以填充至相变区中。
Description
相关申请的交叉引用
本申请要求2014年3月17日向韩国知识产权局提交的申请号为10-2014-0031038的韩国专利申请的优先权,其全部内容通过引用合并于此。
技术领域
本发明构思的各种实施例涉及制造半导体集成电路的方法,并且更具体地涉及制造包括相变层的相变随机存取存储器件(PCRAM)的方法。
背景技术
随着移动和数字信息通信和消费电子工业的快速发展,现有的电荷控制器件的研究遇到了限制。因而,需要开发现除了现存的电荷控制存储器件之外的具有新构思的新功能存储器件。具体地,需要开发具有大容量、超高速以及超低功率的下一代存储器件来满足大容量存储器的需求。
已经提出了将利用阻变材料作为存储媒介的可变电阻存储器件作为下一代存储器件,且可变电阻存储器件的典型实例是PCRAM、阻变RAM(ReRAM)、或磁阻RAM(MRAM)。
可变电阻存储器件通常可以由开关器件和电阻器件形成,且可以根据电阻器件的状态来储存数据“0”或“1”。
可变电阻存储器件的目的是提高集成度以及将尽可能多的存储器单元集成在有限面积中。
电阻器件中的可变电阻层(例如,相变层)被形成为各种结构。将相变区限定在层间绝缘层中和将相变材料层掩埋在相变区中为主要使用的方法。
随着可变电阻存储器件中集成度的增加,相变区的直径(或线宽)不断减小。因而,需要将相变材料掩埋在窄的相变区中而无空隙的方法。
发明内容
根据本发明的一个示例性实施例,提供了一种制造半导体集成电路的方法。所述方法可以包括:形成具有晶体状态的第一相变层;以及基于第一相变层的结晶性在第一相变层上生长第二相变层。
根据本发明的一个示例性实施例,提供了一种制造半导体集成电路的方法。所述方法可以包括:在半导体衬底中形成下电极;在半导体衬底上形成包括暴露出下电极的相变区的层间绝缘层;沿着层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;以及基于第一相变层的结晶性来在第一相变层上生长第二相变层以填充在相变区中。
根据本发明的一个示例性实施例,提供了一种制造半导体集成电路的方法。所述方法可以包括:在半导体衬底中形成下电极;在半导体衬底上形成包括暴露出下电极的相变区的层间绝缘层;沿着层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;在非晶沉积条件下基于第一相变层的结晶性来在第一相变层上生长第二相变层以填充在相变区中;通过平坦化相变区中的第二相变层和第一相变层来形成阻变层;以及在阻变层上形成上电极。
以下在标题为“具体实施方式”的部分中描述这些和其他特征、方面和实施例。
附图说明
本公开主题的以上和其他的方面、特征和其他优点从以下结合附图的详细描述中将被更清楚地理解,在附图中:
图1至图4是说明根据本发明构思的一个实施例的制造半导体集成电路的方法的截面图;
图5至图7是说明根据本发明构思的一个实施例的制造包括水平沟道开关器件(晶体管)的半导体集成电路的方法的截面图;以及
图8是说明根据本发明构思的一个实施例的包括水平沟道晶体管的半导体集成电路的立体图。
具体实施方式
将参照附图更详细地描述示例性实施例。可以预料到由于例如制造技术和/或公差导致的图示的形状的变化。因而,示例性实施例不应当被解释为局限于所示的特定形状和区域。为了清楚起见,层和区域的长度、宽度和高度可以被夸大处理。在附图中相同的附图标记表示相同的元件。还应当理解的是,当一层被称作为在另一层或衬底“上”时,其可以直接在另外的层或衬底上,或也可以存在中间层。另外,在本说明书中,“连接/耦接”不仅表示一个部件与另一个部件直接耦接,还表示经由中间部件与另一个部件间接耦接。另外,只要未被特意提及,单数形式可以包括复数形式,且反之亦然。
本文参照本发明构思的实施例的图示来描述本发明构思。然而,本发明构思的实施例不应当被解释为限制本发明构思。尽管将描述本发明构思的一些实施例,但本领域的普通技术人员将理解的是,在不脱离本发明构思的原理和精神的情况下,可以对这些示例性实施例中进行变化。
图1至图4是说明根据本发明构思的一个实施例的制造半导体集成电路的方法的截面图。
参见图1,可以在半导体衬底100上形成基底绝缘层110。尽管在图1中未示出,但还可以在半导体衬底100和基底绝缘层110之间形成将电流选择性地提供至稍后形成的相变层的开关器件。刻蚀基底绝缘层110的预定部分以形成接触孔(未示出),且导电材料被填充在接触孔内以形成下电极120。下电极120可以与开关器件(未示出)电耦接。
层间绝缘层125被沉积在形成有下电极120的基底绝缘层110上。刻蚀层间绝缘层125以暴露出下电极120的表面,且因而形成与相变区相对应的通孔125a。
接下来,通过常规方法在通孔125a的边缘上形成间隔件130。间隔件130可以包括例如具有良好高电阻的氮化硅层。相变区可以通过间隔件130被形成为具有朝其顶部增加的直径(或线宽)。
参见图2,第一相变层135沿着半导体衬底的限定有相变区的表面(即,下电极120、间隔件130和层间绝缘层125的表面)形成。第一相变层135可以被沉积成具有晶体状态/结构。例如,可以改变温度和沉积条件以形成晶体状态/结构的第一相变层135(晶体)。在一个实施例中,在使第一相变层135成为晶体状态/结构的温度范围内,可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法来沉积第一相变层135。
参见图3,在第一相变层135上形成第二相变层140。第二相变层140可以被形成为具有足以填充相变区的厚度。即,第二相变层140可以被形成为具有比第一相变层135更大的厚度。为了有效地填充间隙,第二相变层140可以在以下的条件下形成:通过ALD方法例如在200℃至400℃的温度范围内为第二相变层提供非晶状态/结构。
如上所述,第二相变层140在非晶沉积条件下形成以获得良好的间隙填充特性。然而,由于第二相变层140基于在第二相变层140之下的具有晶体状态/结构的第一相变层135的结晶性而生长,所以第二相变层140可以生长成具有部分的晶体特性(状态/结构),且因而第二相变层140被高密度地掩埋在相变区中,而无空隙。第二相变层140可以沿着第一相变层135的晶体来生长。众所周知,非晶层的间隙填充特性优于晶体层的间隙填充特性。由于第二相变层135被形成为非晶状态,且基于第一相变层135的结晶性,所以第二相变层135具有良好的间隙填充特性。
第一相变层135和第二相变层140可以包括相变硫族化物合金,诸如锗-锑-碲(GST)(例如,Ge-Sb-Te材料,诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或者Ge1Sb4Te7)。本文使用的连字符(-)表示的化学成分符号表示在特定混合物或化合物中包含的元素,且用来表示包含所表示元素的所有化学结构。除了Ge-Sb-Te材料之外,第一相变层135和第二相变层140可以包括Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te(或Sn-Sb-Se或Ge-Sb-Se)、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、或Ge-Te-Sn-Pt。
参见图4,第二相变层140和第一相变层135被平坦化以暴露出层间绝缘层125的表面,且因而阻变层150形成。随后,尽管在图4中未示出,但上电极(未示出)可以形成在阻变层150上。
在形成第二相变层140的工艺或形成阻变层150的工艺之后,还可以执行热处理工艺以为第二相变层140提供晶体特性。由于如上所述第二相变层140具有一定程度的结晶性,所以即使当在比通常结晶工艺更低的温度下执行热处理工艺时,第二相变层140也可以具有足够的晶体特性。第二相变层140可以在上述热处理工艺中回流,且因而可以完全去除额外引起的空隙。
现在将参见图5至图7来描述根据本发明的一个实施例的制造具有水平沟道开关器件的半导体集成电路的方法。
参见图5,在半导体衬底305上形成被公共源极区CS支持的有源区315。公共源极区CS和有源区315由不同的半导体层形成。公共源极区CS可以具有节点型或线型。为了限定节点型或线型的公共源极区CS,公共源极区CS和有源区315可以由具有不同刻蚀速率(即,其之间具有大的刻蚀选择性)的半导体材料形成。在一个实施例中,公共源极区CS可以由硅锗(SiGe)材料形成,而有源区315可以由硅(Si)材料形成。
栅凹槽GH形成在有源区315的预定区中以限定源极区S和漏极区D。栅凹槽GH的两侧上的有源区315可以是源极区S和漏极区D。在一个实施例中,源极区S和漏极区D被形成使得一个源极区S位于一对漏极区D之间。源极区S可以被限定在与公共源极区CS相对应的位置处。
在形成有栅凹槽GH的半导体衬底上执行氧化工艺,以在栅凹槽GH和有源区315的表面上形成栅绝缘层335。间隙填充层350掩埋在有源区315之间的空间中。接下来,栅电极360形成在栅凹槽GH的下部中。形成栅电极360可以包括在栅凹槽GH内形成导电层以及过刻蚀保留在栅凹槽GH的下部中的导电层。在形成栅电极360之后,密封绝缘层365被填充在栅凹槽GH内。
如在图6中所示,刻蚀栅凹槽GH的两侧处的源极区S和漏极区D至某个深度以限定相变区PA。杂质可以被注入至被相变区PA暴露出的源极区S和漏极区D以限定开关器件的源极和漏极。
接下来,通过常规方法,在相变区PA内的源极区S和漏极区D上形成下电极370。形成下电极370可以包括:形成导电层以掩埋在相变区PA中;以及凹陷导电层以保留在相变区PA的下部中。
用作间隔件的绝缘层被沉积在形成有下电极370的半导体衬底上,然后被刻蚀以形成第一间隔件375a和第二间隔件375b。第一间隔件375a可以位于源极区S中,且被形成为屏蔽源极区S上的下电极370。第二间隔件375b可以位于漏极区D中且被形成为暴露出漏极区D上的下电极370。
晶体状的第一相变层380沿着下电极370、间隔件375a和375b以及间隙填充层350的表面形成。随后,掩埋的第二相变层385被沉积在具体状的第一相变层380上。第二相变层385可以被形成为具有足以填充相变区的厚度,且在为第二相变层提供非晶特性的条件下沉积以获得有效的间隙填充。由于通过第二相变层385之下的第一相变层380为第二相变层385提供晶体特性,所以即使当第二相变层385在非晶沉积条件下沉积时,第二相变层385也具有某种程度的结晶性。因此,第二相变层本身可以用作相变层,而不执行单独的热处理工艺。此外,可以执行另外的热处理工艺以获得完全的间隙填充。
参见图7,第二相变层385和第一相变层380被平坦化以被保留在相变区PA中,且因而形成阻变层390。接下来,经由常规方法,可以在阻变层390上形成上电极395。
图8是说明根据本发明构思的一个实施例的包括水平沟道晶体管的半导体集成电路的立体图。
参见图8,具有水平沟道的晶体管TRA形成在半导体衬底305上以被公共源极节点CS支持。
晶体管TRA可以包括水平沟道区400、以及从水平沟道区400朝着Z方向分支的源极区S和漏极区D。
晶体管TRA被形成使得源极区S被定位成与公共源极区CS相对应,以及漏极区D被提供在源极区S的两侧处。因此,晶体管TRA具有一对漏极区D共享一个源极区S的结构。源极区S和漏极区D通过间隔彼此间隔开。
栅电极360可以位于源极区S和漏极区D之间的空间中,以及栅绝缘层335可以位于源极区S和栅电极360之间以及漏极区D和栅电极360之间。
下电极370位于源极区S和漏极区D上,以及间隔件375a和375b形成在由相变区PA限定的空间的边缘上。
源极区S上的第一间隔件375a可以被形成为屏蔽下电极370,且因而阻变层390和下电极370可以彼此电隔离。漏极区D上的第二间隔件375b可以被形成为暴露出下电极370。
阻变层390位于相变区PA中的下电极370上。阻变层390可以包括晶体状的第一相变层380和使用第一相变层380作为晶种形成的第二相变层385。
尽管在图8中未示出,但是上电极可以形成在阻变层390上。
在根据实施例的半导体集成电路中,阻变层可以包括:具有晶体结构的第一相变层、以及形成在第一相变层上且被形成为具有第一相变层提供的一定程度的结晶性的第二相变层。由于要被间隙填充的第二相变层基于第一相变层(其位于第二相变层之下)的结晶性来生长,并且第二相变层在使第二相变层具有非晶特性的条件下被沉积以获得良好的间隙填充特性,所以第二相变层可以容易地被掩埋在相变区中,并且可以省略热处理工艺。在一些情况下,可以执行低温热处理工艺,且因而可以降低器件的劣化。
本发明的上述实施例是说明性的,并非限制本发明的范围。各种替换和等同形式是可以的,且本发明不受限于任何特定类型的半导体器件。其他添加、删减或修改结合本公开是显而易见的,且旨在落入所附权利要求的范围内。
通过以上实施例可以看出,本申请提供了以下的技术方案。
技术方案1.一种制造半导体集成电路的方法,所述方法包括:
形成具有晶体状态的第一相变层;以及
基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层。
技术方案2.如技术方案1所述的方法,其中,在针对非晶相变层的条件下通过沿着所述第一相变层的晶体沉积所述第二相变层来将所述第二相变层形成为具有部分晶体状态。
技术方案3.如技术方案2所述的方法,其中,所述第二相变层通过原子沉积层ALD方法在200℃至400℃的温度范围中形成。
技术方案4.如技术方案1所述的方法,还包括:在生长所述第二相变层之后,对所述第二相变层进行热处理。
技术方案5.一种制造半导体集成电路的方法,所述方法包括:
在半导体衬底中形成下电极;
在所述半导体衬底上形成包括暴露出所述下电极的相变区的层间绝缘层;
沿着所述层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;以及
基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层以填充在所述相变区中。
技术方案6.如技术方案5所述的方法,其中,经由化学气相沉积CVD方法或原子层沉积ALD方法在所述第一相变层的结晶温度形成所述第一相变层。
技术方案7.如技术方案5所述的方法,其中,在针对非晶相变层的条件下通过沿着所述第一相变层的晶体沉积所述第二相变层来将所述第二相变层形成为具有部分晶体状态。
技术方案8.如技术方案7所述的方法,其中,所述第二相变层经由ALD方法在200℃至400℃的温度范围中形成。
技术方案9.如技术方案5所述的方法,在形成所述层间绝缘层之后,还包括:
在所述相变区的所述层间绝缘层的侧壁上形成绝缘间隔件。
技术方案10.如技术方案5所述的方法,还包括:在生长所述第二相变层之后,
对所述第二相变层进行热处理。
技术方案11.如技术方案5所述的方法,还包括:在生长所述第二相变层之后,
通过平坦化保留在所述相变区中的所述第二相变层和所述第一相变层来形成阻变层;以及
在所述阻变层上形成上电极。
技术方案12.一种制造半导体集成电路的方法,所述方法包括:
在半导体衬底中形成下电极;
在所述半导体衬底上形成包括暴露出所述下电极的相变区的层间绝缘层;
沿着所述层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;
在非晶沉积条件下,基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层以填充在所述相变区中;
通过平坦化所述第二相变层和所述第一相变层以保留在所述相变区中来形成阻变层;以及
在所述阻变层上形成上电极。
技术方案13.如技术方案12所述的方法,其中,经由化学气相沉积CVD方法或原子层沉积ALD方法在所述第一相变层的结晶温度形成所述第一相变层。
技术方案14.如技术方案12所述的方法,其中,在所述非晶沉积条件下通过沿着所述第一相变层的晶体沉积所述第二相变层来将所述第二相变层形成为具有部分晶体状态。
技术方案15.如技术方案14所述的方法,其中,所述第二相变层经由ALD方法在200℃至400℃的温度范围中形成。
技术方案16.如技术方案12所述的方法,还包括:在形成所述层间绝缘层之后,
在所述相变区的所述层间绝缘层的侧壁上形成绝缘间隔件。
技术方案17.如技术方案12所述的方法,还包括:在形成所述第二相变层或形成所述阻变层之后,
对所述第二相变层进行热处理。
Claims (10)
1.一种制造半导体集成电路的方法,所述方法包括:
形成具有晶体状态的第一相变层;以及
基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层。
2.如权利要求1所述的方法,其中,在针对非晶相变层的条件下通过沿着所述第一相变层的晶体沉积所述第二相变层来将所述第二相变层形成为具有部分晶体状态。
3.如权利要求2所述的方法,其中,所述第二相变层通过原子沉积层ALD方法在200℃至400℃的温度范围中形成。
4.如权利要求1所述的方法,还包括:在生长所述第二相变层之后,对所述第二相变层进行热处理。
5.一种制造半导体集成电路的方法,所述方法包括:
在半导体衬底中形成下电极;
在所述半导体衬底上形成包括暴露出所述下电极的相变区的层间绝缘层;
沿着所述层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;以及
基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层以填充在所述相变区中。
6.如权利要求5所述的方法,其中,经由化学气相沉积CVD方法或原子层沉积ALD方法在所述第一相变层的结晶温度形成所述第一相变层。
7.如权利要求5所述的方法,其中,在针对非晶相变层的条件下通过沿着所述第一相变层的晶体沉积所述第二相变层来将所述第二相变层形成为具有部分晶体状态。
8.如权利要求7所述的方法,其中,所述第二相变层经由ALD方法在200℃至400℃的温度范围中形成。
9.如权利要求5所述的方法,在形成所述层间绝缘层之后,还包括:
在所述相变区的所述层间绝缘层的侧壁上形成绝缘间隔件。
10.一种制造半导体集成电路的方法,所述方法包括:
在半导体衬底中形成下电极;
在所述半导体衬底上形成包括暴露出所述下电极的相变区的层间绝缘层;
沿着所述层间绝缘层和暴露出的下电极的表面形成具有晶体状态的第一相变层;
在非晶沉积条件下,基于所述第一相变层的结晶性来在所述第一相变层上生长第二相变层以填充在所述相变区中;
通过平坦化所述第二相变层和所述第一相变层以保留在所述相变区中来形成阻变层;以及
在所述阻变层上形成上电极。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140031038A KR20150108176A (ko) | 2014-03-17 | 2014-03-17 | 상변화층을 구비한 반도체 집적 회로 장치의 제조방법 |
KR10-2014-0031038 | 2014-03-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN104934531A true CN104934531A (zh) | 2015-09-23 |
Family
ID=54069921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410612608.XA Pending CN104934531A (zh) | 2014-03-17 | 2014-11-04 | 制造具有相变层的半导体集成电路的方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9419221B2 (zh) |
KR (1) | KR20150108176A (zh) |
CN (1) | CN104934531A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106299113A (zh) * | 2016-08-22 | 2017-01-04 | 中国科学院上海微系统与信息技术研究所 | Ge‑Sb‑Se相变材料、相变存储器单元及其制备方法 |
WO2020056923A1 (zh) * | 2018-09-18 | 2020-03-26 | 华中科技大学 | 一种三维堆叠相变存储器及其制备方法 |
WO2022241637A1 (zh) * | 2021-05-18 | 2022-11-24 | 华为技术有限公司 | 相变存储器及其制造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11195997B2 (en) | 2019-07-23 | 2021-12-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices including self-heating layer and methods of manufacturing the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1783844A2 (en) * | 2005-11-02 | 2007-05-09 | Qimonda AG | Phase change memory cell including multiple phase change material portions |
CN101425461A (zh) * | 2007-10-22 | 2009-05-06 | 应用材料股份有限公司 | 提高用于无孔间隙填充的介电膜质量的方法和系统 |
US20090268507A1 (en) * | 2008-04-29 | 2009-10-29 | International Business Machines Corporation | Phase change memory device and method of manufacture |
US20110155985A1 (en) * | 2009-12-29 | 2011-06-30 | Samsung Electronics Co., Ltd. | Phase change structure, and phase change memory device |
CN102456832A (zh) * | 2010-10-27 | 2012-05-16 | 台湾积体电路制造股份有限公司 | 相变化存储器单元及其形成方法 |
CN102569646A (zh) * | 2010-12-22 | 2012-07-11 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器的制作方法 |
WO2013152088A1 (en) * | 2012-04-04 | 2013-10-10 | Advanced Technology Materials, Inc. | Gst deposition process |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
US7115927B2 (en) * | 2003-02-24 | 2006-10-03 | Samsung Electronics Co., Ltd. | Phase changeable memory devices |
KR100791477B1 (ko) * | 2006-08-08 | 2008-01-03 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 |
KR100896180B1 (ko) * | 2007-01-23 | 2009-05-12 | 삼성전자주식회사 | 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법 |
KR101781483B1 (ko) * | 2010-12-03 | 2017-09-26 | 삼성전자 주식회사 | 가변 저항 메모리 소자의 형성 방법 |
KR101264533B1 (ko) | 2011-07-22 | 2013-05-14 | 서울대학교산학협력단 | 상변화 메모리 소자 및 이의 제조 방법 |
-
2014
- 2014-03-17 KR KR1020140031038A patent/KR20150108176A/ko not_active Application Discontinuation
- 2014-06-12 US US14/303,333 patent/US9419221B2/en active Active
- 2014-11-04 CN CN201410612608.XA patent/CN104934531A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1783844A2 (en) * | 2005-11-02 | 2007-05-09 | Qimonda AG | Phase change memory cell including multiple phase change material portions |
CN101425461A (zh) * | 2007-10-22 | 2009-05-06 | 应用材料股份有限公司 | 提高用于无孔间隙填充的介电膜质量的方法和系统 |
US20090268507A1 (en) * | 2008-04-29 | 2009-10-29 | International Business Machines Corporation | Phase change memory device and method of manufacture |
US20110155985A1 (en) * | 2009-12-29 | 2011-06-30 | Samsung Electronics Co., Ltd. | Phase change structure, and phase change memory device |
CN102456832A (zh) * | 2010-10-27 | 2012-05-16 | 台湾积体电路制造股份有限公司 | 相变化存储器单元及其形成方法 |
CN102569646A (zh) * | 2010-12-22 | 2012-07-11 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器的制作方法 |
WO2013152088A1 (en) * | 2012-04-04 | 2013-10-10 | Advanced Technology Materials, Inc. | Gst deposition process |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106299113A (zh) * | 2016-08-22 | 2017-01-04 | 中国科学院上海微系统与信息技术研究所 | Ge‑Sb‑Se相变材料、相变存储器单元及其制备方法 |
WO2020056923A1 (zh) * | 2018-09-18 | 2020-03-26 | 华中科技大学 | 一种三维堆叠相变存储器及其制备方法 |
US11127901B1 (en) | 2018-09-18 | 2021-09-21 | Huazhong University Of Science And Technology | Three-dimensional stacked phase change memory and preparation method thereof |
WO2022241637A1 (zh) * | 2021-05-18 | 2022-11-24 | 华为技术有限公司 | 相变存储器及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US9419221B2 (en) | 2016-08-16 |
US20150263283A1 (en) | 2015-09-17 |
KR20150108176A (ko) | 2015-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI716548B (zh) | 半導體記憶體裝置及其製造方法 | |
TWI765871B (zh) | 可變阻值記憶體裝置 | |
KR101779274B1 (ko) | 메모리 셀들의 어레이들 및 메모리 셀들의 어레이를 형성하는 방법들 | |
CN100435373C (zh) | 半导体存储器件及其制造方法 | |
CN107195776B (zh) | 半导体器件 | |
KR102607859B1 (ko) | 이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법 | |
KR101069645B1 (ko) | 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법 | |
KR20110135285A (ko) | 상변화 메모리 소자의 제조방법 | |
US20210280779A1 (en) | Phase-change memory cell having a compact structure | |
US20080023685A1 (en) | Memory device and method of making same | |
CN104934531A (zh) | 制造具有相变层的半导体集成电路的方法 | |
US20200027925A1 (en) | Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same | |
TW201117367A (en) | Semiconductor memory device and manufacturing method thereof | |
US20200075850A1 (en) | Variable resistance memory devices and methods of manufacturing variable resistance memory devices | |
US8084759B2 (en) | Integrated circuit including doped semiconductor line having conductive cladding | |
US8232160B2 (en) | Phase change memory device and method of manufacturing the same | |
KR101163046B1 (ko) | 상변화 메모리 소자의 제조 방법 | |
US20210134361A1 (en) | Phase change element configured to increase discrete data states | |
CN114792755A (zh) | 相变存储器以及相变存储器的制作方法 | |
TWI632713B (zh) | 相變化儲存元件及其應用 | |
KR20130112529A (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
US20090206316A1 (en) | Integrated circuit including u-shaped access device | |
US20240099164A1 (en) | Phase change memory cell | |
US20240099168A1 (en) | Phase change memory cell | |
KR100822808B1 (ko) | 상변화 기억 소자 및 그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150923 |