TWI632713B - 相變化儲存元件及其應用 - Google Patents

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鄭懷瑜
葉巧雯
金相汎
馬修 必實凱
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Abstract

一種相變化儲存元件、包含此相變化儲存元件的積體電路晶片及其製作方法。此相變化儲存元件包括一個像變化儲存區具有多重的相變化區域(例如二個)，具有不同相變化材料，串聯於寫入/讀取線和選擇元件的導電端之間。

Description

相變化儲存元件及其應用
本發明是有關於一種固態儲存元件，特別是有關於一種具有相變化材料儲存單元的固態儲存記憶胞。
固態相變化材料，例如硫族(chalcogen)元素(VI族元素，例如硫(sulfur，S)、硒(selenium，Se)和碲(tellurium，Te))與鍺(germanium，Ge)、砷(arsenic，As)、矽(silicon，Si)和銻(antimony，Sb)其中至少一者的合金的硫族化合物(chalcogenides)，目前已為該技術領域所習知。硫族化合物是以至少兩種可歸類的固態結晶形態(classifiable solid states)存在。最極端的兩種結晶形態可以簡單地分類為結晶態(crystalline state)和非晶態(amorphous state)。其他不易被歸類的結晶形態則位於這兩種結晶形態之間。非晶態具有不規則的原子結構。結晶態一般為多晶相(polycrystalline)。每一種結晶型態都有非常不同的電性。當在非晶態時，有一些硫族化合物的電阻率(resistivity)會高到可視為絕緣體，意即會使電路斷開(open circuit)。當在結晶態時， 同樣的材料具有較低的電阻率，可用來作為電阻(resistor)。這些材料的阻值在非晶態和結晶態之間的變化高達6個數量等級。
將硫族化合物加熱一段時間，可使其從第一種結晶型態(例如，非晶態)轉換至第二種結晶型態(例如，結晶態)。再加熱至另一個特定的溫度並維持一段給定時間，其結晶型態會從第二種結晶型態反轉回第一種結晶型態。因此相變化材料可以選擇性地進行設定(set)與重設(reset)操作。如同其他具有兩個或更多可辨別和可選擇狀態的材料，這兩種穩定的結晶型態可以指定其中一個為邏輯的1另一個為邏輯0。故而硫族化合物可以用來製作儲存元件，特別是非揮發性的儲存元件，例如記憶胞儲存介質。
對於良好的儲存元件來說，儲存材料必須在相對高的結晶溫度且能迅速結晶，並在非晶態和結晶態之間表現出較高的電阻率差額。迅速結晶可提供快速的設定時間。結晶溫度越高則具有越高的資料保存(data retention)能力。電阻率差額越高越容易分辨不同結晶型態之間的分別。因此理想上，這個材料需要在結晶態時為短路(short)或是開啟(on)狀態，在非晶態時為開路(open)或是關閉(off)狀態；而且一直到被人為地重新結晶為止，都必須停留在非晶態。特別是對具有數百萬甚至數十億的單一記憶胞的大容量儲存應用中，理想的硫族化合物寫入操作，需要相對較少的電流或幾乎無需電流，消耗相對較少的電能。想要減少寫入電能，需要在低熔點時具有最小熱傳導率；而想要減少寫入電流，則需要將焦耳熱電阻率最大化。然而，上述的優良特性通 常跨越了不同相變化材料領域中的不同範圍，該領域中並沒有單獨一種材料合適於所有的應用，特別是大量儲存記憶胞(mass storage cells)的應用。
因此，有需要改善相變化儲存材料的儲存特性。特別是使相變化儲存材料具有小電阻的漂移、設定狀態和重設狀態之間明顯不同、具有較長的資料保存時間，特別適用於高密度儲存應用。
本發明的特徵是一種具有良好儲存特性的儲存元件；本發明的另一個特徵是一種具有複合儲存區域的相變化儲存元件。其中，此複合儲存區域具有低電阻飄移係數(resistance drift coefficient)、較長資料保存時間，並具有較高重設/設定比(reset/set ratio)；本發明的又一個特徵是一種具有多個串聯儲存區域之複合儲存區域的相變化儲存元件。其中，此多個串聯儲存區域結合了較低的電阻飄移係數、較長的資料保存時間、較高的重設/設定比等特性，且不需要感測讀取電路(sensitive read circuits)或感測放大器(sense amplifiers)即可增進讀取效能。
本發明是有關於一種相變化儲存元件、包含此相變化儲存元件的積體電路晶片以及製作包含此相變化儲存元件之 積體電路晶片的方法。此相變化儲存元件包括一種具有不同相變化材料之多個(例如兩個)相變化區域的相變化儲存區域。此相變化儲存區域串聯在寫入/讀取線與選擇元件之間。
100‧‧‧相變化儲存元件
102‧‧‧選擇元件
104‧‧‧複合儲存區域
104R‧‧‧整體電阻值
104D、106D、108D‧‧‧電阻飄移係數
104T、106T、108T‧‧‧資料保存時間
104P、106P、108P‧‧‧相變化材料之元件的儲存特性
104S、106S、108S‧‧‧設定電阻值
104R、106R、108R‧‧‧重設電阻值
106‧‧‧區域
108‧‧‧區域
110‧‧‧寫入/讀取線
112‧‧‧選擇線
120‧‧‧寫入特性
122‧‧‧溫度
124‧‧‧時間
126‧‧‧環境溫度
128‧‧‧結晶溫度
130‧‧‧非晶融點溫度
132‧‧‧讀取操作
134‧‧‧重設操作
136‧‧‧設定操作
142‧‧‧半導體晶圓
146‧‧‧定義儲存位置
146‧‧‧形成底部電極
148‧‧‧形成複合儲存區域
150‧‧‧形成上部電極
152‧‧‧完成積體電路晶片
200‧‧‧底部電極
202‧‧‧絕緣體
204‧‧‧絕緣層
206‧‧‧溝渠
208‧‧‧側壁相變化儲存介質
210‧‧‧側壁相變化儲存介質的頂部
212‧‧‧阻障電極
220‧‧‧開孔
222‧‧‧阻障電極
232‧‧‧積體電路晶片
230‧‧‧晶圓
234‧‧‧晶片電路
本技術的其他層面及優點，可見於下述的圖式、說明書及申請專利範圍，其詳細說明如下：
第1A圖至第1B圖係根據一實施例繪示一種具有多種材料的相變化儲存元件以及對此相變化儲存元件進行寫入時的寫入特性。
第2A圖至第2B圖係繪示使用個別相變化材料之相變化儲存元件的儲存特性(標準化電阻值與時間的關係)，用以例示具有多種材料之相變化儲存元件的串聯儲存區域中不同材料的儲存特性。
第3圖係根據一實施例繪示具有多種材料之相變化儲存元件的累加元件儲存性質(cumulative device storage properties)。
第4圖係根據一實施例繪示形成具有多種材料之相變化儲存元件的方法。
第5A圖至第5D圖係根據一實施例繪示形成串聯儲存區域的製程結構剖面圖。
第6圖係繪示所形成之複合儲存區域的立體圖。
第7A圖至第7C圖係根據第二實施例繪示形成串聯儲存區域 的製程結構剖面圖。
第8圖係繪示在經過後段製程(back end of the line，BEOL)和晶片定義(chip definition)之後，所形成具有完整積體電路晶片的晶圓。
請參照第1A圖至第1B圖，第1A圖至第1B圖係根據一實施例繪示一種具有多種材料的相變化儲存元件100以及對相變化儲存元件100進行寫入時的寫入特性120。具有多種材料的相變化儲存記憶胞(元件)100可以包括單一的選擇元件102和多重或複合儲存區域104。在本實施例之中，複合儲存區域104包括兩個採用不同硫族化合物儲存介質(chalcogenide storage media)所構成的串聯區域106和108。複合儲存區域104連接於寫入/讀取線110，例如，位元線，與選擇元件102之間。在本實施例中，選擇元件102的另一端接地。雖然，此處所繪示的選擇元件102是一種標準的絕緣閘極(insulated gate)場效電晶體，但其可以是任何一種適當的選擇元件，例如二極體、雙載子接面電晶體(bipolar junction transistor，BJT)或場效電晶體。選擇線112用來控制選擇元件102寫入和讀取複合儲存區域104之狀態時的啟閉。
串聯區域106和108彼此互補，可使複合儲存區域104結晶迅速，且具有相對高的結晶溫度，並在非晶態和結晶態 之間表現出高度的差異性。例如，第一硫族化合物係選擇具有較高結晶溫度和較長資料保存時間的材料，而容許第二硫族化合物的選擇可以不具備這些特性。同時，第二硫族化合物可以選擇具有高重設/設定比或關/開比(off/on ratio)(非晶態/結晶態電阻率比)的材料，以補償第一硫族化合物的不足。第一硫族化合物也可以選擇電阻飄移係數遠高於第二硫族化合物的材料。總體而言，串聯區域106和108的結合，可以提供複合儲存區域104較高的結晶溫度、較長資料保存時間、較高重設/設定比以及中等的電阻飄移係數。
第1B圖所繪示的寫入特性120顯示在一段時間124之中，溫度122對複合儲存區域104的影響。在一般存取的操作條件下，複合儲存區域104是處於環境溫度126之中。複合儲存區域104具有整體的結晶(或設定)溫度128和非晶融點(或重設)溫度130。在一般具有相對較短開啟時間的讀取操作132中，選擇線112開啟選擇元件102，使寫入/讀取線110充電至一個預充電讀取電壓。讀取操作132雖然某個程度會提高複合儲存區域104的溫度，但還不至於改變其晶相狀態。在重設操作134中，選擇線112開啟時間更短，同時寫入/讀取線110被固定在一個重設電壓，以對複合儲存區域104進行焦耳加熱(joule heat)至超過非晶融點溫度130，使結晶區域轉換成非晶態。同樣的，在設定操作136中，選擇線112開啟選擇元件102的時間較長，同時寫入/讀取線110被固定在一個設定電壓，以對複合儲存區域104進行焦 耳加熱至超過整體的結晶溫度128，使兩個非晶區域再結晶。讀取操作、設定操作和重設操作對寫入/讀取線110施加的電壓是根據元件可接受的效能設計和電路狀態來決定。
第2A圖至第2B圖係繪示使用個別相變化材料之元件的儲存特性106P和108P(標準化後之設定電阻值與時間的關係)，用以例示第1圖所示之具有多種材料之相變化儲存元件100在串聯儲存區域106和108中所採用之材料的儲存特性。在一較佳實施例中，儲存區域108所採用的材料可以是鍺銻碲矽氧化合物(GeSbTeSiO)；儲存區域106所採用的材料可以是摻雜的鎵銻鍺化合物(GaSbGe)，較佳是以氧和矽進行摻雜。相反地，儲存區域108所採用的材料可以是鎵銻鍺化合物，而儲存區域106所採用的材料可以是鍺銻碲矽氧化合物。另外，任何適合的材料都可以用來取代儲存區域106和108所採用的材料。其中，鍺、銻、碲、矽、氧的比值(Ge：Sb：Te：Si：O)較佳為17.8±0.5：22.2±5：41.6±5：4.4±0.5：14.0±0.5。鎵、銻、鍺的比值(Ga：Sb：Ge)較佳為23：30：47。兩種材料標準化後的設定電阻值(Rset)106S和108S都約為1。
儲存區域106所採用的材料具有相對較高的結晶溫度和較低的關閉或重設溫度，標準化後的重設電阻值(Rreset)106R約為2。因此，儲存區域106所採用的材料具有相對較低(約為2)的重設/設定比，因而具有較敏銳的感測能力或較長的讀取時間或二者兼具。其對於操作是有利的，因為電阻飄移係數106D(特性 值106P在寫入區間中的斜率)相對較高，在1A圖使用較短脈衝所進行的讀取操作132中，資料保存時間106T較長，約1010秒或約300年。相反的儲存區域108所採用的材料具有相對較高的重設電阻值108R，約為100，及較佳的重設/設定比，約為100。但是，雖然儲存區域108所採用的材料具有非常低的電阻飄移係數108D，卻具有較低的結晶溫度，以及非常少的資料保存時間108T，約100秒。儲存區域106和108所使用的材料二者都具有對方所想要而又沒有的特性。
第3圖係繪示第1圖之具有多中材料之相變化儲存元件100的累加元件儲存性質104P，加上第2A圖至第2D圖所繪示之個別串聯區域的元件儲存性質106P和108P。其中，串聯區域108的重設電阻值108R，因數值較高而主導了位於複合儲存區域104中，彼此串聯之多種相變化材料的整體電阻值104R。相同地，至少一直到個別串聯區域108所採用的材料開始再結晶為止，複合儲存區域104的重設電阻值104R都遠高過其設定電阻值104S。因此，複合儲存區域104具有實質近似於串聯區域108所採用之材料的重設/設定比，以及更低的電阻飄移係數104D。當串聯區域108所採用的材料開始再結晶，串聯區域106所採用的材料仍維持非晶相，且具有與串聯區域108所採用之材料相同等級的電阻值。複合儲存區域104必須等到更久之後串聯區域106所採用的材料已再結晶後才會完全再結晶。因此，複合儲存區域104展現出較長的資料保存時間104T。複合儲存區域104由於具 有較長的資料保存時間104T(106T)、較低的電阻飄移係數104D和較高的重設/設定比，所以較快速且敏銳讀取時間較短。
第4圖係根據一實施例繪示形成第1圖之具有多種材料之相變化儲存元件100的方法140。在本實施例中，具有多種材料的相變化儲存元件100係位於積體電路晶片之儲存陣列中。特別的是，在一較佳實施例中，具有多種材料之相變化儲存元件100的複合儲存區域104，包括由不同硫族化合物儲存介質(chalcogenide storage media)所構成的多個(至少兩個)串聯區域106和108。
記憶胞的形成方法由在半導體晶圓上進行的步驟142開始，將晶圓部分地圖案化形成積體電路，例如複數個標準的場效電晶體技術電路或元件，並由一部分的這些電路或元件定義出複數個儲存位置(storage locations)或記憶胞(步驟144)。以下所述的儲存記憶胞係形成在兩個導電層之間。此二導電層又稱為上下電極層或電極。電路或元件可藉由位於此二電極層之一者或二者的導線彼此連結。因此在步驟146中，形成底部電極。例如，在晶圓表面的導電層中形成儲存陣列的電極陣列。之後，進行步驟148，在每一個底部電極上形成複合儲存區域104。在步驟150中，當在複合儲存區域104上形成上部電極之後，即完成儲存元件的製作。在最後的步驟152中，採用標準的後段製程，將晶片上的電路連接起來，完成積體電路晶片的製備。
第5A圖至第5D圖係根據一實施例繪示形成串聯儲 存區域，例如如第1圖所繪示的複合儲存區域104，的製程結構剖面圖。第6圖係繪示所形成之複合儲存區域104的立體圖。其中相同的元件將以相同的元件符號來表示。在定義出選擇元件102之後，在一個合適的絕緣體202中形成底部電極200(繪示於第6圖)，使其鄰接或位於選擇元件102之上。例如，底部電極200可以位於第一導線層中、位於上方導線層中或位於特製的底部電極層中。底部電極200是藉由適當的金屬定義步驟所製作而成的適當的金屬層，可以是鎢(W)層或氮化鈦(TiN)層。在定義底部電極200之後，於晶圓上形成絕緣層204以及穿過絕緣層204的複數條溝渠206，暴露一部分底部電極200，以用來形成第一儲存區域106。
在本實施例之中，第一儲存區域106是使用適當且已知的側壁相變化儲存介質技術，沿著溝渠206側壁所形成的側壁相變化儲存介質208。側壁相變化儲存介質，可以依照S.C.Lai et al.,“A Scalable Volume-Confined Phase Change Memory Using Physical Vapor Deposition,”Symposium on VLSI Technology Digest of Technical Papers,IEEE 2013；以及Kwon等人所申請，已公開之編號US 2011/0186798美國專利申請案所述的方法來形成。當形成並定義第一儲存區域106之後，以絕緣材料填充溝渠206，對晶圓進行平坦化，並停止於側壁相變化儲存介質208。對側壁相變化儲存介質208的頂部210進行次蝕刻(sub etch)以定義出第一儲存區域106，並在被次蝕刻的區域形成阻障電極(barrier electrode)212。阻障電極212可以是任何不與所選用之相變化材料反應的合適金屬。較佳的阻障電極212是藉由沉積和平坦化製程，例如化學機械研磨(chemical-mechanical polish，CMP)，來形成的鎢或氮化鈦。
接著，藉由在阻障電極212上形成相變化儲存介質層的方式，形成第二儲存區域108。再於第二儲存區域108上形成上部電極或寫入/讀取線110。第二儲存區域108和相應的上部電極110可以被各別定義，或藉由同一個步驟來加以定義。
例如，第二儲存區域108和上部電極110可按照順序先後完成。先形成絕緣層(未繪示)，然後藉由遮罩和蝕刻形成第二儲存區域108。之後，沉積第二相變化儲存介質層以填充蝕刻圖案。在使用，例如另一次化學機械研磨，來移除多餘的第二相變化儲存介質層之後，於第二儲存區域108上方，藉由例如合適的沉積、罩幕和蝕刻步驟，形成上部電極110。另外，第二儲存區域108和上部電極110也可以藉由在晶圓上沉積第二相變化儲存介質層，再於第二相變化儲存介質層上沉積金屬層來加以定義。之後，藉由合適的罩幕和蝕刻步驟來定義上部電極110，再以上部電極110為罩幕來定義第二儲存區域108。並在第二儲存區域108和上部電極110周邊形成絕緣層(未繪示)。
當儲存區域106和108處於結晶態，而且沒有非晶區時，複合儲存區域104的累加電阻值104S如第3圖所示為最小。當對元件施加設定脈衝後，會將至少一部分的儲存區域106 和108轉換成非晶狀態。當讀取操作發生時，儲存區域106和108的非晶區域還是維持非晶狀態，維持約數分鐘(例如1分鐘)的時間108T。在時間108T之後，儲存區域108的非晶區域會迅速再結晶。然而在時間108T之後，儲存區域106的非晶區域則仍然續存，且電阻值繼續增加。因此可使元件具有較長的資料保存時間，約1010秒或約300年。至少一直到設定脈衝對第二種材料的非晶態區域進行再結晶之前，複合儲存區域104都可有效地保持沒有開關(unswitched)的狀態。
第7A圖至第7C圖係根據第二實施例繪示形成串聯儲存區域，例如如第1圖所繪示的複合儲存區域104，的製程結構剖面圖。在本實施例中，複合儲存區域104係形成在開孔220之中。其中，製程結構大致與第5A圖至第5D圖所繪示者類似，因此相同的元件將以相同的元件符號來表示。在定義出選擇元件102、底部電極200和絕緣層204之後，在絕緣層204之中形成開孔220。開孔220可以是圓形、正方型或長方形。絕緣層204形成在底部電極200上，開孔220係藉由蝕刻穿過絕緣層204到達底部電極200。然後在開孔220之中形成第一儲存區域106、阻障電極222和第二儲存區域108。例如沉積每一層，再進行蝕刻或化學機械研磨。於第二儲存區域108上方定義上部電極110。例如，同樣使用適當的罩幕和蝕刻。最後，在上部電極110上形成絕緣層(未繪示)。將晶片上的電路連接起來，完成積體電路晶片的製備。
第8圖係繪示在經過後段製程和晶片定義之後，所形成具有完整積體電路晶片232的晶圓230。在上部電極110上形成絕緣層(未繪示)之後，使用合適的金屬形成製程，例如鑲嵌金屬線部驟，依序形成複數個金屬導線層。位於最上層的金屬導線將晶片元件連接至晶片電路234，並與晶片電路234整合在一起。
較佳的儲存元件具有一種複合儲存區域。此複合儲存區域具有較低的電阻飄移係數、較長的資料保存時間、較高的重設/設定比，且不需要感測讀取電路或感測放大器即可增進讀取效能。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種相變化儲存元件，包括：一選擇元件；一選擇線，用來選擇性地開啟或關閉該選擇元件；一寫入/讀取線；以及一相變化儲存區域，包括複數個相變化區域，具有不同的相變化材料，串聯於該寫入/讀取線和該選擇元件的一導電端之間；其中該複數個相變化區域包括二個相變化區域，且該二個相變化區域包括一鎵銻鍺化合物(GaSbGe)區域和一鍺銻碲矽氧化合物(GeSbTeSiO)區域。
  2. 如申請專利範圍第1項所述之相變化儲存元件，其中一阻障電極位於該二個相變化區域之間，並且將該二個相變化區域連接在一起。
  3. 如申請專利範圍第2項所述之相變化儲存元件，其中該相變化儲存區域包括：一底部電極；一第一相變化區域位於該底部電極上；該阻障電極，位於該第一相變化區域的一頂部；一第二相變化區域位於該阻障電極上；以及一上部電極，位於該第二相變化區域上。
  4. 如申請專利範圍第3項所述之相變化儲存元件，其中該導電端連接至該底部電極，且該寫入/讀取線連接至該上部電極。
  5. 如申請專利範圍第4項所述之相變化儲存元件，其中該相變化儲存區域形成於一開孔之中，且該開孔由該底部電極延伸至該上部電極。
  6. 如申請專利範圍第3項所述之相變化儲存元件，其中該第一相變化區域是一側壁相變化區域。
  7. 一種積體電路晶片，包括至少一相變化儲存元件，其中該至少一相變化儲存元件包括：一選擇元件；一選擇線，用來選擇性地開啟或關閉該選擇元件；一寫入/讀取線；以及一相變化儲存區域，包括複數個相變化區域，具有不同的相變化材料，串聯於該寫入/讀取線和該選擇元件的一導電端之間；其中該複數個相變化區域包括二個相變化區域，且該二個相變化區域包括一鎵銻鍺化合物區域和一鍺銻碲矽氧化合物區域。
  8. 如申請專利範圍第7項所述之積體電路晶片，其中該至少一相變化儲存元件是複數個相變化儲存元件，每一該些相變化儲存元件是一相變化儲存記憶胞；一阻障電極位於該二個相變化區域之間，並且將該二個相變化區域連接在一起。
  9. 如申請專利範圍第8項所述之積體電路晶片，更包括一相變化儲存陣列，其中該相變化儲存陣列包括複數個該相變化儲存記憶胞，其中該相變化儲存區域包括：一底部電極，連接至該導電端；一第一相變化區域位於該底部電極上；該阻障電極，位於該第一相變化區域的一頂部；一第二相變化區域位於該阻障電極上；以及一上部電極，位於該第二相變化區域上，且連接至該寫入/讀取線。
  10. 一種積體電路晶片的製作方法，包括：於一半導體晶圓上形成複數個元件，該些元件至少之一者為一選擇元件，適用於一相變化儲存元件；該選擇元件包括一選擇線，用來選擇性地開啟或關閉該選擇元件；於該選擇元件上形成一底部電極，並且連接至該選擇元件；於該底部電極上形成一第一相變化區域；於該第一相變化區域的一頂部形成一阻障電極；於該阻障電極上形成一第二相變化區域；以及形成一上部電極連接至一寫入/讀取線。
  11. 如申請專利範圍第10項所述之積體電路晶片的製作方法，其中該至少一相變化儲存元件是複數個相變化儲存元件，每一該些相變化儲存元件是一相變化儲存記憶胞，該些相變化儲存記憶胞構成一陣列；該第一相變化區域和該第二相變化區域中之一者為一鎵銻鍺化合物區域，另一者為一鍺銻碲矽氧化合物區域。
  12. 如申請專利範圍第11項所述之積體電路晶片的製作方法，其中形成該第一相變化區域的步驟包括，於該底部電極上形成一側壁相變化區域。
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