CN104810247A - 用于使用印刷工艺在半导体基体上生产铜层的方法 - Google Patents

用于使用印刷工艺在半导体基体上生产铜层的方法 Download PDF

Info

Publication number
CN104810247A
CN104810247A CN201510034440.3A CN201510034440A CN104810247A CN 104810247 A CN104810247 A CN 104810247A CN 201510034440 A CN201510034440 A CN 201510034440A CN 104810247 A CN104810247 A CN 104810247A
Authority
CN
China
Prior art keywords
described method
cream
copper
sintering
metallic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510034440.3A
Other languages
English (en)
Other versions
CN104810247B (zh
Inventor
M.海因里齐
M.米希茨
M.施内冈斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104810247A publication Critical patent/CN104810247A/zh
Application granted granted Critical
Publication of CN104810247B publication Critical patent/CN104810247B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/5328—Conductive materials containing conductive organic materials or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Powder Metallurgy (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明涉及用于使用印刷工艺在半导体基体上生产铜层的方法。一种用于在晶圆上生产金属层的方法被描述。在一个实施例中，方法包括提供包含涂覆层的半导体晶圆、将金属粒子膏印刷在半导体晶圆上从而形成金属层以及在还原性气体中将金属层加热用于烧结金属粒子膏或用于在炉中将烧结的金属粒子膏退火。

Description

用于使用印刷工艺在半导体基体上生产铜层的方法
技术领域
本发明的实施例涉及用于加工半导体晶圆或管芯的方法，特别是用于在半导体基体上制作铜层的方法。
背景技术
在半导体芯片的制作中，加工典型地包含在现有的层上沉积粒子层。这可以包含沉积金属层用于互连或接合，其中铜由于其低的电阻和高的热导率日益被用作铝的替代物。这样的金属化层可以使用粒子沉积工艺被生产。然而，由于铜和硅的显著不同的热膨胀系数（CTE），当温度改变时可能出现高的机械应力。铜层的分层和裂缝的形成可能是后果。多孔铜层的沉积可以减轻上面提到的热机械应力的问题。然而，当前被用于多孔铜层的沉积的等离子体或电化学工艺是可比较地复杂和昂贵的。
因此，存在以下的需要：用于加工半导体晶圆或管芯，特别用于生产在半导体晶圆或管芯上形成电气互连的多孔铜层的改进方法。
发明内容
一种用于加工晶圆的方法被描述。依照本发明的一个示例，该方法包括提供包含涂覆层的半导体晶圆以及将金属粒子膏印刷在半导体晶圆上来形成多孔或非多孔金属层。在包含还原性气体的气氛内执行热处理用于烧结金属粒子膏或用于将烧结的金属粒子膏退火。
此外，一种用于在衬底上生产金属层的方法被描述。依照本发明的另一个示例，该方法包括提供衬底和将金属粒子膏印刷在衬底上来形成多孔或非多孔金属层。在包含还原性气体的气氛内执行热处理用于烧结金属粒子膏或用于将烧结的金属粒子膏退火。
附图说明
下面参考附图来解释示例。附图用于图示一定的原理，以致仅图示对于理解这些原理而言必要的方面。附图不是成比例的。在附图中，相同的参考字符表示同样的特征。
图1是图示用于加工晶圆来生产厚的铜层的示例性工艺的流程图；
图2A至2E示出经过根据本发明的实施例的半导体基体的横截面；以及
图3A至3D示出经过根据本发明的另一个实施例的半导体基体的横截面。
具体实施方式
在下面的详细描述中参考附图。附图形成描述的部分并且通过图示的方式示出了在其中可以实践本发明的特定实施例。要理解的是，本文所描述的各种实施例的特征可以相互组合，除非另外具体指出。
铜（Cu）几年以前被引入来代替超大规模集成（ULSI）逻辑器件中的铝（Al）互连，以便于生产小尺寸、较高速度的器件。铜的电阻率与铝的3·10-6 Ω·cm相比是1.7·10-6 Ω·cm。铜的高的电导率和热导率对于用于ULSI逻辑器件以及用于智能功率器件的应用来说是非常吸引人的。铜的高的电导率允许在较少热生成的情况下每单位面积的高的电流流动。高的热导率还有助于在器件的操作期间高效地耗散由电流流动所生成的热。
由于铜和硅（Si）的显著不同的热膨胀系数（CTE），热引起的机械应力（热应力）可能在硅管芯的晶圆内出现，并且分层或裂缝的形成可能是结果。这个问题可以通过将铜层的厚度限制到大约10 μm或通过形成多孔铜层（其由于它们的孔隙度导致显著较低的热应力）被减轻。这样的多孔铜涂覆层可以被施加到硅晶圆用于电接触的目的并且从半导体元件中将热耗散开。用来沉积来自等离子体的粒子以形成铜层的沉积工艺（例如所谓的等离子体粉末（ ）工艺）被用来可再生产地沉积具有特定层厚度、可选的孔隙度和特定的电阻值的铜层。然而，这样的等离子体工艺是可比较地复杂和昂贵的。
依照本文所描述的实施例，印刷工艺被用来在硅晶圆或管芯上形成可比较地厚（例如，一直到近似100 μm）的金属层，特别是铜层或镍层。在过去，已进行相当多数量的研究来发展用于印刷导电结构的方法。这不仅包含印刷技术，而且包含材料发展和后加工方法。例如，已使用喷墨印刷工艺来印刷导电墨以将导电结构形成在像纸、塑料薄片（例如聚酰亚胺）、纺织品薄板等等的廉价的衬底上。常见的导电墨包含金属（例如，银、金、镍、铜或这样的成分的合金）纳米粒子，该金属纳米粒子被薄的分散的材料（例如一些聚合物）围绕并且稀释在一种或几种溶剂中。在后加工期间（即在印刷之后）移除溶剂和分散剂，并且通过施加热到印刷的墨结构而跨过金属粒子来形成导电路径。这个后加工通常称为烧结，其中通常使用炉烧结。银已被最经常使用，因为其低的电阻率和在后加工中的简单处置。
如上面所提到的，铜具有作为用于在电子器件中的导电层的材料的特定兴趣。然而，常用的银墨不能在没有改变印刷的墨结构的后加工的情况下简单地由铜纳米粒子墨来代替，因为非导电的氧化铜可以在烧结期间生成，因而使铜层的所希望的电气属性（低电阻）恶化。银墨能够在炉中被烧结。铜墨可能附加地需要惰性或还原性气氛或对烧结的替代方案。当镍被用来形成厚的金属层时这同样适用。
在非惰性和非还原性气氛中，铜墨必须在非常短的时间中被烧结。出于这个原因，下面两个技术已被用于烧结铜墨：脉冲光（例如高能氙闪光）和激光烧结。在激光烧结中，激光束扫描墨结构，其中激光束或承载衬底的平台移动。连续波激光以及脉冲激光已被成功地用来烧结银或铜纳米粒子墨。激光烧结优于传统的炉烧结的优点是烧结工艺的可实现的速度和局部烧结的可能性。然而，对于在硅晶圆的加工中的使用，产生的铜层的电导率仍然是太低（与纯铜相比），这暗示该层内的可比较地高的部分的氧化铜。在本文中所描述的示例性实施例可以至少减轻这个问题并且促成减少所产生的多孔铜层中的氧化铜的数量。
通过图1的流程图来图示用于加工晶圆来生产铜层的一个示例性方法。因此，印刷工艺被用来生产具有在20 μm与100 μm（或甚至更大）之间的厚度的铜层而不是使用等离子体沉积工艺（诸如所提到的工艺）。依照图1A，提供晶圆（步骤101），该晶圆包括薄的（例如几个微米、小于10 μm）金属涂覆层（例如，镍、锡、铝、银、金、钛、钨、铜或其合金），多孔铜层能够粘附在金属涂覆层上。该涂覆层可以被结构化来形成所希望的电连接。然后，铜粒子墨或铜粒子膏被印刷在晶圆上，特别被印刷在先前沉积在晶圆上的粘性涂覆层上（步骤102）。大体上，任何印刷工艺可以是可应用的。例如，丝网印刷可以被用于生产具有一直到20 μm的厚度的铜层，然而模版印刷可以被用于生产甚至更厚的铜层，该铜层具有一直到100 μm或更大的厚度。
然后在升高的温度下使印刷的铜结构干燥（步骤103）。例如，干燥工艺包含使晶圆和印刷的铜结构经受60摄氏度（℃）的温度大约30分钟同时处在氮气气氛中。在这个第一干燥步骤之后，晶圆在被进一步加工之前准备（在中间）被存储。可选地，随后的第二干燥步骤可以接着进行。这个第二干燥步骤可以包含使印刷的铜结构在氮气气氛内经受大约100℃的温度近似4个小时或在真空室中经受大约60℃到100℃的温度大约15到30分钟。
包含干燥的铜结构的晶圆然后经受热处理。热处理包含作为第一部分的烧结工艺（步骤104），可以在炉中在升高的温度下实行该烧结工艺（炉烧结）。烧结工艺在300℃与450℃之间的温度下花费大约5到60分钟。在这个烧结工艺期间（已经在升温期间）晶圆沉浸在运载气体（例如，氮气、氦气、氩气、氙气或合成气体）中，该运载气体充满（或至少几乎充满）气态甲酸。在当前的示例中，氮气被用作用于甲酸的运载气体。作为甲酸的替代物，具有类似还原属性的另一种物质可以被使用；这样的替代物例如是一氧化碳（CO）和原子氢（使用催化工艺或作为等离子体获得）。为了使氮气充满甲酸，氮气在室温下被引导经过包含98％甲酸的起泡器系统。饱和的气流然后以每分钟一升与五升之间的流动速率被供给到烧结炉。每分钟2.6升的流动速率导致到烧结炉每分钟大约200 mg的甲酸的输送速率。结果，获得具有大约8-14 µΩ•cm或甚至更低的非常低的电阻率的多孔铜层。炉内的压强可以低于大气压。低的压强可以改进粒子膏的挥发性成分的蒸发。
在烧结和退火工艺期间，一个固体和粘合的铜层由印刷的铜膏中的铜粒子形成。烧结工艺通常在若干分钟（例如，10到60分钟）内完成。然而，热处理可以继续，即退火工艺（步骤105）可以在烧结工艺之后接着进行。在300℃与450℃ (或甚至500℃)之间的温度下近似20到180分钟的退火期间，更小的铜颗粒再结晶来形成更大的颗粒，其中优先的颗粒定向导致定义的孔隙度（例如，50％孔隙度）的稳定的海绵状结构。所提到的温度区间的下限（300℃）可以被选择成至少与在所产生的电子器件的操作期间的最大温度一样高。特别地，在功率电子器件中，铜互连可以经历大约300℃的瞬态峰值温度。大体上，退火工艺继续而电阻率下降，并且直到所希望的低电阻率被实现。而且，退火工艺可以进一步继续直到铜层具有稳定的微结构。不稳定的微结构可能是在操作期间在铜层微结构中的进一步改变的原因，并且因此导致电子器件的较快的退化。通过继续退火直到在铜层中实现稳定的微结构，减小机械应力和应变。
通过对已被印刷在半导体晶圆（例如，硅、碳化硅、氮化镓）上的铜层的可比较地长的热处理（在还原气氛内的炉烧结和退火），与显著更短的诸如例如激光和闪光处理的烧结工艺相比，实现了铜层的物理属性的改进（诸如减小的比电阻率和减小的机械应力）。在热处理期间，可以在可比较地短的时间例如10到20分钟或甚至更少内实现低的电阻率。然而，为了获得铜层的稳定的微结构，热处理维持较长的时间周期例如一直到180分钟或更大。
在上面提到的烧结步骤（包含甲酸的输送）之前，预烧结可以在前面。可以在烧结炉中在100℃到300℃的温度下在其可以是还原、惰性或氧化的气氛中完成预烧结。附加地或替代地，可以使用在合适激光-光波长处（在红光或红外光谱中）的激光烧结或暴露到（例如氙）闪光。
图2A到2E包含在参考图1上面所描述的示例性工艺期间处于不同的随后步骤中的半导体基体（例如半导体晶圆或半导体管芯）的横截面视图。图2A图示大体上被称为半导体基体200的半导体（例如硅）晶圆或半导体管芯。半导体基体200包含薄的（厚度低于例如10 μm）金属涂覆层201（例如，镍、锡、铝、银、金、钛、钨、铜或其合金），金属涂覆层201能够与铜形成金属间化合物，使得多孔铜层能够粘附到金属涂覆层201。在施加铜粒子墨（铜膏）之前，模版202用特定的力F被压到半导体200的金属涂覆层201上，以在模版202与半导体基体200之间提供定义的接触压强。模版200可以依照要被生产在半导体基体200上的所希望的铜样式被结构化。这种情形被图示在图2B中。当丝网印刷工艺要被采用而不是模版印刷时，可以使用丝网代替模版。作为金属涂覆层201的替代物，当半导体基体与铜层之间的电隔离是所希望时，非金属（例如聚酰亚胺）涂覆层还可以被使用。
在随后的印刷步骤（见图1，步骤102）中，铜粒子膏203被施加到半导体基体200，因而生产结构化（或非结构化）的铜层，该铜层依照模版202（或丝网）的结构被图样化。这种情形被图示在图2C中。模版202可以由不锈钢或镍制成并且使用已知的激光切割或电铸方法被图样化。模版的厚度可以是在30 μm与300 μm之间，特别是在50 μm与100 μm之间。通常，铜膏不被施加远到晶圆的边缘，可以让1 mm到3 mm的空间在晶圆的边际处是空白的。印刷参数，例如所使用的刮板（squeegee）、模版202与半导体基体200之间的接触力、在施加铜膏之后的模版202的剥离速度等等，可以取决于实际的印刷工艺和铜粒子膏的属性（例如它的粘度）。
图2D图示在模版202已被移除之后在铜膏的干燥期间（还见图1，步骤103）的半导体基体200上的印刷的铜层203。在干燥步骤中，温度被增加（例如，到大约60℃），使得铜粒子膏的挥发性成分能够挥发，并且铜膏固化。为了减小或避免铜膏的氧化，干燥在氮气（即非氧化）气氛中进行。可替代地，干燥可以在抽空的室中完成。而且，干燥可以包含不同温度的阶段，例如在氮气气氛内在60℃下30分钟并且随后在100℃下240分钟，或可替代地，在氮气气氛内在60℃下30分钟在60℃下并且随后在真空中在80℃下20分钟。然而，精确的值可以取决于所使用的铜膏和实际应用的其它参数。
图2E图示包含烧结工艺和随后的退火的随后的热处理（还见图1，步骤104），其可以在炉中在升高的温度下实行（炉烧结）。热处理（烧结和退火工艺）可以在300℃与450℃之间的温度下花费近似5到60分钟，在当前的示例中施加400℃。在烧结工艺期间（已经在升温期间）晶圆沉浸在氮气和充满（至少近似充满）气态甲酸的任何其它运载气体中。为了使运载气体充满甲酸，运载气体可以被引导经过包含处于特定浓度（例如，98％）的甲酸的起泡器系统。饱和的运载气体然后以特定的流动速率被注入到烧结炉中。该流动速率可以是每分钟在一升与五升之间。每分钟2.6升的流动速率导致到烧结炉每分钟大约200 mg的甲酸的输送速率。
如所提到的，例如，预烧结可以在惰性或还原性气体气氛内被可选地执行，其中在这样的预烧结步骤中可以使用不同的烧结方法。甲酸可以但不是必要地必须在预烧结期间被施加。然而，随后（主要）的烧结工艺如上面所描述的那样被完成，包含到烧结炉的甲酸的输送。
图3图示在其中模版202被光致抗蚀剂层202’代替的替代的方案。图3A图示包含像在先前的示例中的薄的金属涂覆层201的半导体基体200。附加地，半导体基体200包含光致抗蚀剂层202’，该光致抗蚀剂层202’适合使用任何已知的光刻工艺被结构化。那就是，光致抗蚀剂层202’暴露到（图样化）光并且随后到显影剂，该显影剂移除光致抗蚀剂层的曝光的部分。剩余的结构化的光致抗蚀剂层202’然后可以通过将它暴露到升高的温度被硬化。所产生的结构化的光致抗蚀剂层202’（见图3B）在随后的印刷工艺中充当一种模版。
铜粒子膏203被施加到半导体管芯200并且过量的膏（例如使用一种刮板）被移除。结果，铜粒子墨203仅剩余在由结构化的光致抗蚀剂层202’所定义的半导体基体表面的部分中。在随后的干燥步骤中，铜粒子膏按照在先前的示例中的那样被干燥。在干燥之后，预烧结的步骤可以在光致抗蚀剂层202’被移除之前接着进行。预烧结可以是炉烧结工艺或光子工艺诸如激光或闪光处理。而且，剩余的光致抗蚀剂层202’被移除。烧结和退火以与上面参考先前的示例所描述的相同方式被完成。
上面所描述的实施例允许使用金属粒子膏以在半导体材料上形成厚的（例如，大于10 μm，特别是大于20 μm的厚度）金属层。与使用短的激光或闪光脉冲用于烧结金属粒子膏的已知的方法相比，进行并且继续可比较地长的热处理直到印刷的金属层呈现稳定（不变化）和低的电阻率和稳定的微结构。利用在300℃与450℃之间的大约20到180分钟的热处理已实现良好的结果。使用任何常见的烧结工艺的预烧结可以被执行（例如激光处理）。然而，在硅晶圆上没有任何进一步热处理的短的激光处理将导致不足的电气和机械属性。在热处理期间在炉内提供还原性气氛。当例如使用氮气作为充满甲酸的运载气体时，已实现良好的结果。
尽管本发明的各种示例性实施例已被公开，对本领域技术人员将显而易见的是，在不脱离本发明的精神和范围的情况下能够做出将实现本发明的一些优点的各种改变和修改。对本领域合理技术人员将显而易见的是，其它执行相同功能的部件可以合适地替代。应当提到的是，参考特定附图所解释的特征可以与其它附图的特征组合，即使在这没有被明确地提到的那些情况下。对本发明概念的这些修改旨在被所附权利要求覆盖。
为了易于描述，相对空间术语诸如“在...之下”、“在...以下”、“下”、“上方”、“上”等等用于解释一个元件相对于第二个元件的定位。这些术语旨在包括除了与在附图中所描绘的那些不同的取向以外的器件的不同取向。进一步，术语诸如“第一”、“第二”等等也是用来描述各种元件、区、片段等，并且也不旨在限制。贯穿本描述，同样的术语指代同样的元件。
如在这里所使用，术语“具有”、“含有”、“包含”、“包括”等等是开放式术语，其表明所述元件或特征的存在，而不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚地表明。
考虑到变型和应用的上面的范围，应当理解的是，本发明不是由前面描述所限制的，也不是由附图所限制的。相反，本发明仅由所附的权利要求书以及它们的法律等同物所限制。

Claims (20)

1.一种方法，包括：
提供包含涂覆层的半导体晶圆；
将金属粒子膏印刷在半导体晶圆上，从而形成金属层；以及
在还原性气体中将金属层加热用于烧结金属粒子膏或用于在炉中将烧结的金属粒子膏退火。
2.权利要求1的所述方法，其中所述还原性气体包含气态甲酸、原子氢或一氧化碳。
3.权利要求1的所述方法，其中将金属粒子膏印刷包括：
将模版或丝网压到半导体晶圆上；
施加所述金属粒子膏到所述模版或所述丝网；以及
将所述模版或所述丝网剥离。
4.权利要求1的所述方法，进一步包括在加热之前使金属粒子膏干燥。
5.权利要求4的所述方法，其中在惰性或还原气氛内或在真空室内完成使金属粒子膏干燥。
6.权利要求4的所述方法，其中干燥包括施加在60℃与200℃之间的温度大约5到60分钟。
7.权利要求1的所述方法，其中烧结在烧结炉中完成并且包括以特定的流动速率输送作为还原性气体的气态甲酸或一氧化碳到炉。
8.权利要求7的所述方法，其中输送气态甲酸包括将运载气体引导经过液态甲酸，因而将运载气体与气态甲酸混合。
9.权利要求8的所述方法，其中输送包括每分钟输送一升与五升的饱和的氮气到炉。
10.权利要求1的所述方法，其中在低于周围大气压的压强下进行加热。
11.权利要求1的所述方法，其中加热包括施加在300℃与450℃之间的温度直到金属层的电阻率呈现基本上恒定的值。
12.权利要求11的所述方法，其中加热包括在300℃与450℃之间的温度下将金属层退火直到实现金属层的稳定的微结构。
13.权利要求1的所述方法，其中加热包括施加在300℃与450℃之间的温度近似20到180分钟。
14.权利要求1的所述方法，其中金属粒子膏在存在或不存在还原气体的情况下的预烧结是在加热的前面。
15.权利要求1的所述方法，其中金属粒子膏的印刷包括：
在半导体晶圆上施加光致抗蚀剂层；
使用光刻工艺将所述光致抗蚀剂层结构化；以及
施加所述金属粒子膏到结构化的光致抗蚀剂层。
16.权利要求15的所述方法，进一步包括：
在加热之前将所述金属粒子膏预烧结；以及
在预烧结之后将所述光致抗蚀剂移除。
17.权利要求1的所述方法，其中所述金属粒子膏是铜或镍粒子膏。
18.权利要求1的所述方法，其中所述金属层具有在近似10 μm与150 μm之间的厚度或在近似20 μm与150 μm之间的厚度。
19.一种方法，包括：
提供衬底；
将金属粒子膏印刷在所述衬底上以形成金属层；以及
在还原性气体气氛中加热用于将金属粒子膏烧结或用于在炉中将烧结的金属粒子膏退火。
20.权利要求19的所述方法，其中所述衬底包含半导体材料、玻璃、陶瓷或金属中的至少一种。
CN201510034440.3A 2014-01-24 2015-01-23 用于使用印刷工艺在半导体基体上生产铜层的方法 Active CN104810247B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/163694 2014-01-24
US14/163,694 US9190322B2 (en) 2014-01-24 2014-01-24 Method for producing a copper layer on a semiconductor body using a printing process

Publications (2)

Publication Number Publication Date
CN104810247A true CN104810247A (zh) 2015-07-29
CN104810247B CN104810247B (zh) 2018-08-17

Family

ID=53523059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510034440.3A Active CN104810247B (zh) 2014-01-24 2015-01-23 用于使用印刷工艺在半导体基体上生产铜层的方法

Country Status (3)

Country Link
US (1) US9190322B2 (zh)
CN (1) CN104810247B (zh)
DE (1) DE102015100665A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211934A (zh) * 2019-05-29 2019-09-06 深圳第三代半导体研究院 一种表面进行抗氧化保护的铜颗粒、低温烧结铜膏及使用其的烧结工艺
CN111863741A (zh) * 2019-04-30 2020-10-30 柯作同 功率半导体

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368436B2 (en) 2014-08-04 2016-06-14 Infineon Technologies Ag Source down semiconductor devices and methods of formation thereof
US9640419B2 (en) 2014-08-04 2017-05-02 Infineon Technologies Ag Carrier system for processing semiconductor substrates, and methods thereof
DE102015103779A1 (de) * 2015-03-16 2016-09-22 Pac Tech-Packaging Technologies Gmbh Chipanordnung und Verfahren zur Ausbildung einer Kontaktverbindung
US10373868B2 (en) 2016-01-18 2019-08-06 Infineon Technologies Austria Ag Method of processing a porous conductive structure in connection to an electronic component on a substrate
DE102016125030A1 (de) * 2016-12-20 2018-06-21 Infineon Technologies Ag Ausbilden einer Metallkontaktschicht auf Siliziumcarbid und Halbleitervorrichtung mit einer Metallkontaktstruktur
US9865527B1 (en) 2016-12-22 2018-01-09 Texas Instruments Incorporated Packaged semiconductor device having nanoparticle adhesion layer patterned into zones of electrical conductance and insulation
US9941194B1 (en) * 2017-02-21 2018-04-10 Texas Instruments Incorporated Packaged semiconductor device having patterned conductance dual-material nanoparticle adhesion layer
EP3531431B1 (en) * 2018-02-22 2020-09-16 ABB Power Grids Switzerland AG Bushing electrode with edges having field grading properties and method for manufacturing such a bushing
CA3090835A1 (en) 2018-02-23 2019-08-29 International Test Solutions, Inc. Novel material and hardware to automatically clean flexible electronic web rolls
US11756811B2 (en) 2019-07-02 2023-09-12 International Test Solutions, Llc Pick and place machine cleaning system and method
US11318550B2 (en) 2019-11-14 2022-05-03 International Test Solutions, Llc System and method for cleaning wire bonding machines using functionalized surface microfeatures
US11211242B2 (en) 2019-11-14 2021-12-28 International Test Solutions, Llc System and method for cleaning contact elements and support hardware using functionalized surface microfeatures
US11035898B1 (en) * 2020-05-11 2021-06-15 International Test Solutions, Inc. Device and method for thermal stabilization of probe elements using a heat conducting wafer
DE102021204294A1 (de) 2021-04-29 2022-11-03 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren und Vorrichtung zum Verfüllen einer Rückseitenkavität einer Halbleiteranordnung
DE102021115974A1 (de) 2021-06-21 2022-12-22 Danfoss Silicon Power Gmbh Verfahren zum Herstellen einer kupferbasierten, elektrisch leitfähigen Kontaktfläche
US20230092683A1 (en) * 2021-09-10 2023-03-23 Utility Global, Inc. Method of making an electrode

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100000762A1 (en) * 2008-07-02 2010-01-07 Applied Nanotech Holdings, Inc. Metallic pastes and inks
CN101908566A (zh) * 2009-06-02 2010-12-08 精工爱普生株式会社 太阳电池及其制造方法
CN102144283A (zh) * 2008-09-05 2011-08-03 原子能与替代能源委员会 制备自支撑式晶化硅薄膜的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388346A (en) 1981-11-25 1983-06-14 Beggs James M Administrator Of Electrodes for solid state devices
DE3621667A1 (de) * 1985-06-29 1987-01-08 Toshiba Kawasaki Kk Mit einer mehrzahl von dickfilmen beschichtetes substrat, verfahren zu seiner herstellung und dieses enthaltende vorrichtung
JPH06163955A (ja) * 1992-11-27 1994-06-10 Matsushita Electric Ind Co Ltd 太陽電池用基板及び太陽電池
JP4623921B2 (ja) * 2002-09-13 2011-02-02 コーア株式会社 抵抗組成物および抵抗器
JP4298704B2 (ja) * 2003-10-20 2009-07-22 ハリマ化成株式会社 乾燥粉末状の金属微粒子ならびに金属酸化物微粒子とその用途
CN100546757C (zh) * 2005-04-01 2009-10-07 旭化成电子材料株式会社 导电性填料和焊料
JP2010053377A (ja) 2008-08-26 2010-03-11 Nippon Handa Kk 金属製部材の接合方法および金属製部材接合体の製造方法
KR101020844B1 (ko) * 2008-09-04 2011-03-09 삼성전기주식회사 구리 나노입자의 저온 환원 소결을 위한 환원제 및 이를이용한 저온 소결 방법
MY169953A (en) 2009-09-16 2019-06-19 Hitachi Chemical Co Ltd Copper metal film, method for producing same, copper metal pattern, conductive wiring line using the copper metal pattern, copper metal bump, heat conduction path, bonding material, and liquid composition
US8338317B2 (en) 2011-04-06 2012-12-25 Infineon Technologies Ag Method for processing a semiconductor wafer or die, and particle deposition device
US9568794B2 (en) * 2010-12-20 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5561153B2 (ja) * 2010-12-27 2014-07-30 ティアック株式会社 電子機器および導光レンズの取り付け方法
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
CN103460407A (zh) * 2011-03-18 2013-12-18 应用材料公司 用于形成具有图案化的接触区域的挠性基板的工艺
US20130206225A1 (en) 2012-02-10 2013-08-15 Lockheed Martin Corporation Photovoltaic cells having electrical contacts formed from metal nanoparticles and methods for production thereof
KR101412812B1 (ko) * 2012-07-18 2014-06-27 삼성전기주식회사 도전성 구리 페이스트 조성물 및 이를 이용한 금속 박막의 형성방법
US9236155B2 (en) * 2013-02-04 2016-01-12 E I Du Pont De Nemours And Company Copper paste composition and its use in a method for forming copper conductors on substrates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100000762A1 (en) * 2008-07-02 2010-01-07 Applied Nanotech Holdings, Inc. Metallic pastes and inks
CN102144283A (zh) * 2008-09-05 2011-08-03 原子能与替代能源委员会 制备自支撑式晶化硅薄膜的方法
CN101908566A (zh) * 2009-06-02 2010-12-08 精工爱普生株式会社 太阳电池及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863741A (zh) * 2019-04-30 2020-10-30 柯作同 功率半导体
CN110211934A (zh) * 2019-05-29 2019-09-06 深圳第三代半导体研究院 一种表面进行抗氧化保护的铜颗粒、低温烧结铜膏及使用其的烧结工艺
WO2020238142A1 (zh) * 2019-05-29 2020-12-03 深圳第三代半导体研究院 一种表面进行抗氧化保护的铜颗粒、低温烧结铜膏及使用其的烧结工艺
CN110211934B (zh) * 2019-05-29 2021-07-20 深圳第三代半导体研究院 一种抗氧化保护的铜颗粒、烧结铜膏及使用其的烧结工艺

Also Published As

Publication number Publication date
US20150214095A1 (en) 2015-07-30
CN104810247B (zh) 2018-08-17
US9190322B2 (en) 2015-11-17
DE102015100665A1 (de) 2015-07-30

Similar Documents

Publication Publication Date Title
CN104810247A (zh) 用于使用印刷工艺在半导体基体上生产铜层的方法
JP5247962B2 (ja) 金属キレートインクを用いる薄膜導体の直接印刷
CN105845662B (zh) 包括金属化层的器件和制造器件的方法
Suh et al. Maskless fabrication of highly robust, flexible transparent Cu conductor by random crack network assisted Cu nanoparticle patterning and laser sintering
EP2150417B1 (en) Metallic ink
CN104781928A (zh) 陶瓷布线基板、半导体装置、及陶瓷布线基板的制造方法
JP2012526372A (ja) 半導体基板のコンタクト形成方法
US20090286383A1 (en) Treatment of whiskers
JPWO2019064745A1 (ja) 金属積層造形用金属粉及び該金属粉を用いて作製した造形物
Ryu et al. Electrical property and surface morphology of silver nanoparticles after thermal sintering
JPH10294018A (ja) 金属ペーストの焼成方法
JPH10308120A (ja) 金属ペーストの焼成方法
Hidai et al. Direct laser writing of aluminum and copper on glass surfaces from metal powder
JP3630920B2 (ja) 金属ペーストの焼成方法
Liang et al. Femtosecond Laser Patterning Wettability‐Assisted PDMS for Fabrication of Flexible Silver Nanowires Electrodes
JP2018524816A (ja) セラミック回路基板の製造方法
KR101808741B1 (ko) 잉크젯 프린팅에 의한 도전층 패턴 형성방법
CN110429209B (zh) 基于卷对卷印刷技术的金属结构的制备方法和加工设备
JP6340215B2 (ja) 半導体接合方法
WO2022210477A1 (ja) 接合構造体
JP6408696B2 (ja) 銅含有導電性ペースト、及び銅含有導電性ペーストから作製された電極
JP2007165086A (ja) ヒューズ素子及びその製造方法
TW201330290A (zh) 藉外部誘發而自扁帶釋放材料之薄膜沈積
JP2005005054A (ja) 導電性ペースト
EP2903043B1 (en) Methods for thick film thermoelectric device fabrication

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant