CN104751808A - 显示设备 - Google Patents

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Abstract

显示设备。一种显示设备包括：显示板，该显示板包括：多条数据线和与数据线交叉的多条选通线，以及像素阵列，该像素阵列包括以矩阵形式排列的多个像素，各个像素被分为具有第一颜色的第一子像素、具有第二颜色的第二子像素、具有第三颜色的第三子像素和具有第四颜色的第四子像素，其中，像素阵列的水平线中的两个相邻子像素共享多条数据线中的一条数据线。各个颜色的子像素以六边形排列在显示板的四条相邻水平线上，或者以菱形排列在显示板的三条相邻水平线上。

Description

显示设备
技术领域
本发明的实施方式涉及各个像素被分为红色子像素、绿色子像素、蓝色子像素和白色子像素的显示设备。
背景技术
已经开发出各种平板显示器，诸如液晶显示器(LCD)、等离子体显示板(PDP)、有机发光显示器和电泳显示器(EPD)。液晶显示器通过基于数据电压控制施加于液晶分子的电场来显示图像。有源矩阵液晶显示器包括位于各个像素中的薄膜晶体管(TFT)。液晶显示器的像素可以被分为红色(R)子像素、绿色(G)子像素、蓝色(B)子像素和白色(W)子像素，以表示色彩并增大亮度。在以下描述中，像素被分为RGBW子像素的显示设备称作RGBW型显示设备。
液晶显示器包括液晶显示板、向液晶显示板提供光的背光单元、用于向液晶显示板的数据线提供数据电压的源驱动器集成电路(IC)、用于向液晶显示板的选通线(或扫描线)提供选通脉冲(或扫描脉冲)的选通驱动器IC、用于控制源驱动器IC和选通驱动器IC的控制电路、用于驱动背光单元的光源的光源驱动电路等。
通过反转方案驱动液晶显示器，这使充电至相邻子像素的数据电压的极性彼此相反，并且周期性地反转数据电压的极性，以减少DC图像残留并且防止液晶的退化。水平和垂直1点反转方案或水平1点和垂直2点反转方案已经应用于大多数液晶显示器。1点表示一个子像素。
各个颜色的子像素的电荷量可以依赖于输入图像的数据与像素的极性模式之间的关系而变化。在这种情况下，因子像素的颜色排列，在像素阵列上所显示的图像中会出现纵线形的线噪声和颜色失真。
发明内容
本发明的实施方式提供一种RGBW型显示设备的各个像素被分为子像素、能够提高图像质量的液晶显示器。
在一个方面中，提供一种显示设备，该显示设备包括显示板，该显示板包括多条数据线和与所述数据线交叉的多条选通线，以及像素阵列，该像素阵列包括以矩阵形式排列的多个像素，各个像素被分为具有第一颜色的第一子像素、具有第二颜色的第二子像素、具有第三颜色的第三子像素和具有第四颜色的第四子像素，其中，所述像素阵列的水平线中的两个相邻子像素共享所述多条数据线中的一条数据线；数据驱动器，该数据驱动器被构造成向所述数据线提供数据电压；选通驱动器，该选通驱动器被构造成向所述选通线顺序地提供选通脉冲；以及定时控制器，该定时控制器被构造成向所述数据驱动器发送输入图像的数据并且控制所述数据驱动器和所述选通驱动器的各自的操作定时。
各个颜色的所述子像素以六边形排列在所述显示板的四条相邻水平线上，或者以菱形排列在所述显示板的三条相邻水平线上。
附图说明
包括附图来提供对发明的进一步理解，附图被并入并构成本说明书的一部分，附图例示了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明的示例性实施方式的液晶显示器的框图；
图2A和图2B是示出根据本发明的第一实施方式的像素阵列的一部分的等效电路图；
图3是示出施加于图2A和图2B所示的像素阵列的数据电压的波形图；
图4A和图4B是示出根据本发明的第二实施方式的像素阵列的一部分的等效电路图；
图5是示出施加于图4A和图4B所示的像素阵列的数据电压的波形图；
图6是示出根据本发明的第三实施方式的像素阵列的一部分的等效电路图；
图7是示出根据本发明的第四实施方式的像素阵列的一部分的等效电路图；
图8是示出根据本发明的第五实施方式的像素阵列的一部分的等效电路图；
图9是示出根据本发明的第六实施方式的像素阵列的一部分的等效电路图；
图10和图11例示根据本发明的示例性实施方式的各个像素中子像素的排列；以及
图12例示根据本发明的示例性实施方式的显示设备的滤色器。
具体实施方式
现在将详细描述本发明的实施方式，附图中例示了本发明的实施方式的示例。在可能的情况下，附图通篇使用相同的附图标记来指相同或类似部件。要注意的是，如果确定现有技术可能误导本发明的实施方式，则省略已知技术的详细描述。
根据本发明的示例性实施方式的显示设备可以被实现为能够表示彩色的平板显示器，诸如液晶显示器(LCD)、等离子体显示板(PDP)和有机发光显示器。在以下描述中，将利用液晶显示器作为平板显示器的示例，来描述本发明的实施方式。可以使用其它平板显示器。例如，根据本发明的实施方式的红色(R)、绿色(G)、蓝色(B)和白色(W)子像素的排列可以应用于有机发光显示器。
如图1所示，根据本发明的实施方式的显示设备包括具有像素阵列的显示板10和用于在显示板10上写入输入图像的数据的显示板驱动电路。向显示板10均匀提供光的背光单元可以设置在显示板10下。
显示板10包括上基板和下基板，该上基板与下基板彼此相对并且液晶层介于之间。显示板10的像素阵列包括以基于数据线D1至Dm和选通线G1至Gn的交叉结构的矩阵形式排列的像素。
多条数据线和与数据线交叉的多条选通线，以及像素阵列，该像素阵列包括以矩阵形式排列的多个像素，各个像素被分为具有第一颜色的第一子像素、具有第二颜色的第二子像素、具有第三颜色的第三子像素和具有第四颜色的第四子像素，其中，像素阵列的水平线中的两个相邻子像素共享多条数据线的一条数据线。
在显示板10的下基板上形成有包括数据线D1至Dm、与数据线D1至Dm交叉的选通线G1至Gn、连接到选通线G1至Gn和数据线D1至Dm的薄膜晶体管(TFT)、连接到该TFT的像素电极1、连接到像素电极1的存储电容器Cst等在内的像素阵列。各个像素利用由通过TFT充电至数据电压的像素电极1与被提供了公共电压Vcom的公共电极2之间的电压差来驱动的液晶分子来调节光的透过量，从而显示视频数据的图像。各个像素被分为红色(R)、绿色(G)、蓝色(B)和白色(W)子像素。RGBW子像素可以基于图2A至图11所示的构造来排列。
在显示板10的上基板上形成有包括黑底和滤色器在内的滤色器阵列。在诸如失真向列(TN)模式和垂直对准(VA)模式等的垂直电场驱动方式中，公共电极2形成在上基板上。在诸如共平面开关(IPS)模式和边缘场开关(FFS)模式等的水平电场驱动方式中，公共电极2与像素电极1一起形成在下基板上。偏振板分别附接到显示板10的上基板和下基板。在显示板10的上下玻璃基板上分别形成了用于设置液晶的预倾角角度的配向层。
根据本发明的实施方式的液晶显示器可以被实现为包括透射式液晶显示器、透射反射式液晶显示器和反射式液晶显示器在内的任意类型的液晶显示器。透射式液晶显示器和透射反射式液晶显示器需要背光单元。背光单元可以实现为直下式背光单元或侧光式背光单元。
显示板驱动电路在像素上写入数据。显示板驱动电路包括数据驱动器12、选通驱动器14和定时控制器20。
数据驱动器12包括多个源驱动器集成电路(IC)。源驱动器IC的输出通道连接到像素阵列的数据线D1至Dm。由于图2A至图11所示的像素阵列的结构，源驱动器IC的输出通道的总数量减小到数据线D1至Dm的总数量的大约一半。由此，可以降低根据本发明的实施方式的显示设备的制造成本。
数据驱动器12从定时控制器20接收输入图像的数据。发送到数据驱动器12的数字视频数据包括红色(R)数据、绿色(G)数据、蓝色(B)数据和白色(W)数据。数据驱动器12在定时控制器20的控制下将输入图像的RGBW数字视频数据转换为正伽马补偿电压和负伽马补偿电压，并且输出正数据电压和负数据电压。数据驱动器12的输出电压被提供到数据线D1至Dm。
选通驱动器14在定时控制器20的控制下向选通线G1至Gn顺序地提供选通脉冲。从选通驱动器14输出的选通脉冲与将被充电至像素的正视频数据电压和负视频数据电压同步。
定时控制器20将从主系统30接收到的输入图像的RGB数据转换为RGBW数据并且向数据驱动器12发送RGBW数据。用于在定时控制器20与数据驱动器12的源驱动器IC之间进行数据发送的接口可以使用微型低电压差分信令(LVDS)接口或嵌入式面板接口(EPI)。EPI可以使用与本申请人对应的韩国专利申请No.10-2008-0127458(2008年12月15日)、美国专利申请No.12/543,996(2009年8月19日)、韩国专利申请No.10-2008-0127456(2008年12月15日)、美国专利申请No.12/461,652(2009年8月19日)、韩国专利申请No.10-2008-0132466(2008年12月23日)和美国专利申请No.12/537,341(2009年8月7日)，此处以引证的方式并入上述申请的全部内容。
定时控制器20从主系统30接收与输入图像的数据同步的定时信号。该定时信号包括垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和点时钟DCLK等。定时控制器20基于与输入图像的像素数据一起接收到的定时信号Vsync、Hsync、DE和DCLK，来控制数据驱动器12和选通驱动器14的操作定时。定时控制器20可以向数据驱动器12的各个源驱动器IC发送用于控制像素阵列的极性的、数据的极性信息。微型LVDS接口是用于通过单独的控制线发送极性控制信号的接口技术。EPI是将极性控制信息编码成在用于时钟与数据恢复(CDR)的时钟训练模式和RGBW数据分组之间发送的控制数据包分组并且向数据驱动器12的各个源驱动器IC发送极性控制信息的接口技术。
定时控制器20可以利用白色增益计算算法将输入图像的RGB数据转换为RGBW数据。可以使用任意已知的白色增益计算算法。例如，本发明的实施方式可以使用与本申请人对应的韩国专利申请No.10-2005-0039728(2005年5月12日)、10-2005-0052906(2005年6月20日)、10-2005-0066429(2007年7月21日)和10-2006-0011292(2006年2月6日)中所公开的白色增益计算算法，此处以引证的方式并入上述申请的全部内容。
主系统30可以被实现为电视系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、家庭影院系统和电话系统中的一种。
本发明的实施方式将像素阵列的结构构造成双倍驱动(DRD)型像素阵列，其中，如图2A至图11所示两个水平相邻的子像素彼此共享一条数据线，以减少数据驱动器12的源驱动器IC的数量。DRD型像素阵列中使用的源驱动器IC将数据电压的频率增大至双倍。DRD型像素阵列可以将源驱动器IC的数量减小到一半。
本发明的实施方式提出基于图2A至图11所示的构造来排列像素阵列的像素，以基于子像素的颜色使RGBW子像素的数据电荷(data charge)特性均匀化并且防止颜色失真。本发明的实施方式还提出如图2A至图11所示实现像素阵列的极性模式，以基于子像素的颜色使像素阵列的极性均匀。在以下实施方式中，作为示例，将红色、绿色、蓝色和白色称作第一颜色R、第二颜色G、第三颜色B和第四颜色W。然而，本发明的实施方式不限于此。
本发明的实施方式以在沿着垂直和水平方向在相邻子像素之间反转极性的点反转方案来控制像素阵列的极性模式。依赖于从数据驱动器12的各个源驱动器IC输出的数据电压的极性和像素阵列的结构来确定像素阵列的极性模式。
依赖于通过源驱动器IC的输出通道同时输出的数据电压的极性来确定像素阵列的水平极性模式。例如，当“+”和“-”分别指示正极性和负极性时，水平极性模式(其中，通过源驱动器IC的输出通道同时输出的数据电压的极性从左至右由“+-+-”或“-+-+”表示)被称作水平1点反转方案。进一步地，水平极性模式(其中，数据电压的极性从左至右由“++--”或“--++”表示)称作水平2点反转方案。
依赖于通过源驱动器IC的输出通道输出的数据电压的极性随时间的变化来确定像素阵列的垂直极性模式。例如，垂直极性模式(其中，通过源驱动器IC的输出通道输出的数据电压的极性随着时间由“+-+-”或“-+-+”表示)称作垂直1点反转方案。进一步地，垂直极性模式(其中，通过源驱动器IC的输出通道输出的数据电压的极性随着时间由“++--”或“--++”表示)称作垂直2点反转方案。
图2A和图2B是示出根据本发明的第一实施方式的像素阵列的一部分的等效电路图。图3是示出施加于图2A和图2B所示的像素阵列的数据电压的波形图。
如图2A至图3所示，像素阵列的第一条线至第四条线上的R子像素、G子像素、B子像素和W子像素如虚线所示分别排列成六边形(或蜂窝形)。W子像素可以增加输入图像的亮度并且可以降低显示设备的功耗。即，如虚线所示，本发明的实施方式将像素阵列中四条相邻水平线上相同颜色的子像素排列成六边形。一个六边形具有设置在五条垂直线C1至C5和四条水平线L1至L4上的大小。
本发明的实施方式将用于将子像素的像素电极1连接到数据线的TFT沿着数据线排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素被从一条数据线顺序地充电至数据电压，并且彼此共享该一条数据线。源驱动器IC的输出通道分别连接到数据线D1至D10。
源驱动器IC以四个输出通道为循环来反转水平极性模式。例如，在第N个帧周期(其中，N是正整数)期间，通过源驱动器IC的第(8i+1)至第(8i+4)个输出通道输出的数据电压的水平极性模式被表示为“+-+-”，并且通过源驱动器IC的第(8i+5)至第(8i+8)个输出通道输出的数据电压的水平极性模式被表示为“-+-+”，其中，“i”是零和正整数。在各个帧周期中，各个源驱动器IC可以反转输出通道的极性。在这种情况下，在第(N+1)个帧周期期间，通过源驱动器IC的第(8i+1)至第(8i+4)个输出通道输出的数据电压的水平极性模式被表示为“-+-+”，并且通过源驱动器IC的第(8i+5)至第(8i+8)个输出通道输出的数据电压的水平极性模式被表示为“+-+-”。在图2A和图2B中，“H4CH1”表示连接到源驱动器IC的第(8i+1)至第(8i+4)个输出通道的第一像素组，并且“H4CH2”表示连接到源驱动器IC的第(8i+5)至第(8i+8)个输出通道的第二像素组。第二像素组H4CH2的极性模式是第一像素组H4CH1的极性模式的反转极性模式。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将被充电至位于一条数据线的左侧和右侧的两个相邻子像素。该相同极性的数据电压在一个水平周期1H中通过该一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平1点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平1点和垂直2点反转方案反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平2点和垂直2点反转方案。
在像素阵列的第(4i+1)条水平线和第(4i+4)条水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的第(4i+2)条水平线和第(4i+3)条水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图2A和图2B中所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图2A和图2B中，T11至T18分别表示按顺序从左至右设置在像素阵列的第(4i+1)条水平线和第(4i+4)条水平线上的八个TFT。进一步地，T21至T28分别表示按顺序从左至右设置在像素阵列的第(4i+2)条水平线和第(4i+3)条水平线上的八个TFT。
在第N个帧周期期间，源驱动器IC通过第(8i+1)、(8i+3)、(8i+6)和(8i+8)个输出通道向数据线D1、D3、D6和D8输出正数据电压，并且通过第(8i+2)、(8i+4)、(8i+5)和(8i+7)个输出通道向数据线D2、D4、D5和D7输出负数据电压。如图2A和图2B的箭头所示，通过源驱动器IC的所有输出通道输出的数据电压被顺序地充电至像素阵列的所有水平线上的左子像素然后右子像素。选通驱动器14顺序地输出与数据电压同步的选通脉冲。
在像素阵列的第(4i+1)条水平线中，第一子像素和第二子像素在第一数据线D1的左侧和右侧彼此相邻，并且顺序充电至来自第一数据线D1的正数据电压。第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在第一水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在第一水平周期的后半个周期期间被充电至+G数据电压。第一TFT T11的栅极连接到第一选通线G1。第一TFT T11的漏极连接到第一数据线D1，并且第一TFT T11的源极连接到第一子像素的像素电极。第二TFT T12的栅极连接到第二选通线G2。第二TFT T12的漏极连接到第一数据线D1，并且第二TFT T12的源极连接到第二子像素的像素电极。
在像素阵列的第(4i+1)条水平线中，第三子像素和第四子像素在第二数据线D2的左侧和右侧彼此相邻，并且顺序被充电至来自第二数据线D2的负数据电压。第三TFT T13响应于来自第一选通线G1的第一选通脉冲，向第三子像素提供通过第二数据线D2提供的-B数据电压。第四TFT T14响应于来自第二选通线G2的第二选通脉冲，向第四子像素提供通过第二数据线D2提供的-W数据电压。第三子像素在第一水平周期的前半个周期期间被充电至-B数据电压。随后，第四子像素在第一水平周期的后半个周期期间被充电至-W数据电压。第三TFT T13的栅极连接到第一选通线G1。第三TFT T13的漏极连接到第二数据线D2，并且第三TFT T13的源极连接到第三子像素的像素电极。第四TFT T14的栅极连接到第二选通线G2。第四TFTT14的漏极连接到第二数据线D2，并且第四TFT T14的源极连接到第四子像素的像素电极。
在像素阵列的第(4i+1)条水平线中，第五子像素和第六子像素在第三数据线D3的左侧和右侧彼此相邻，并且顺序地被充电至来自第三数据线D3的正数据电压。第五子像素和第六子像素通过第五TFT T15和第六TFT T16连接到第三数据线D3。第五TFT T15响应于来自第一选通线G1的第一选通脉冲，向第五子像素提供通过第三数据线D3提供的+R数据电压。第六TFT T16响应于来自第二选通线G2的第二选通脉冲，向第六子像素提供通过第三数据线D3提供的+G数据电压。第五子像素在第一水平周期的前半个周期期间被充电至+R数据电压。随后，第六子像素在第一水平周期的后半个周期期间被充电至+G数据电压。
在像素阵列的第(4i+1)条水平线中，第七子像素和第八子像素在第四数据线D4的左侧和右侧彼此相邻，并且顺序被充电至来自第四数据线D4的负数据电压。第七子像素和第八子像素通过第七TFT T17和第八TFT T18连接到第四数据线D4。第七TFT T17响应于来自第一选通线G1的第一选通脉冲，向第七子像素提供通过第四数据线D4提供的-B数据电压。第八TFT T18响应于来自第二选通线G2的第二选通脉冲，向第八子像素提供通过第四数据线D4提供的-W数据电压。第七子像素在第一水平周期的前半个周期期间被充电至-B数据电压。随后，第八子像素在第一水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的第(4i+2)条水平线中，第一子像素和第二子像素在第一数据线D1的左侧和右侧彼此相邻，并且顺序充电至来自第一数据线D1的负数据电压。第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在第二水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在第二水平周期的后半个周期期间被充电至-W数据电压。第一TFT T21的栅极连接到第三选通线G3。第一TFT T21的漏极连接到第一数据线D1，并且第一TFT T21的源极连接到第一子像素的像素电极。第二TFT T22的栅极连接到第四选通线G4。第二TFT T22的漏极连接到第一数据线D1，并且第二TFT T22的源极连接到第二子像素的像素电极。
在像素阵列的第(4i+2)条水平线中，第三子像素和第四子像素在第二数据线D2的左侧和右侧彼此相邻，并且顺序充电至来自第二数据线D2的正数据电压。第三TFT T23响应于来自第三选通线G3的第三选通脉冲，向第三子像素提供通过第二数据线D2提供的+R数据电压。第四TFT T24响应于来自第四选通线G4的第四选通脉冲，向第四子像素提供通过第二数据线D2提供的+G数据电压。第三子像素在第二水平周期的前半个周期期间被充电至+R数据电压。随后，第四子像素在第二水平周期的后半个周期期间被充电至+G数据电压。第三TFT T23的栅极连接到第三选通线G3。第三TFT T23的漏极连接到第二数据线D2，并且第三TFT T23的源极连接到第三子像素的像素电极。第四TFT T24的栅极连接到第四选通线G4。第四TFT T24的漏极连接到第二数据线D2，并且第四TFT T24的源极连接到第四子像素的像素电极。
在像素阵列的第(4i+2)条水平线中，第五子像素和第六子像素在第三数据线D3的左侧和右侧彼此相邻，并且顺序充电至来自第三数据线D3的负数据电压。第五子像素和第六子像素通过第五TFT T25和第六TFT T26连接到第三数据线D3。第五TFT T25响应于来自第三选通线G3的第三选通脉冲，向第五子像素提供通过第三数据线D3提供的-B数据电压。第六TFT T26响应于来自第四选通线G4的第四选通脉冲，向第六子像素提供通过第三数据线D3提供的-W数据电压。第五子像素在第二水平周期的前半个周期期间被充电至-B数据电压。随后，第六子像素在第二水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的第(4i+2)条水平线中，第七子像素和第八子像素在第四数据线D4的左侧和右侧彼此相邻，并且顺序充电至来自第四数据线D4的正数据电压。第七子像素和第八子像素通过第七TFT T27和第八TFT T28连接到第四数据线D4。第七TFT T27响应于来自第三选通线G3的第三选通脉冲，向第七子像素提供通过第四数据线D4提供的+R数据电压。第八TFT T28响应于来自第四选通线G4的第四选通脉冲，向第八子像素提供通过第四数据线D4提供的+G数据电压。第七子像素在第二水平周期的前半个周期期间被充电至+R数据电压。随后，第八子像素在第二水平周期的后半个周期期间被充电至+G数据电压。
在像素阵列的第(4i+3)条水平线中，第一TFT响应于来自第五选通线G5的第五选通脉冲，向第一子像素提供通过第一数据线D1提供的+B数据电压。第二TFT响应于来自第六选通线G6的第六选通脉冲，向第二子像素提供通过第一数据线D1提供的+W数据电压。第一子像素在第三水平周期的前半个周期期间被充电至+B数据电压。随后，第二子像素在第三水平周期的后半个周期期间被充电至+W数据电压。第三TFT响应于第五选通脉冲，向第三子像素提供通过第二数据线D2提供的-R数据电压。第四TFT响应于第六选通脉冲，向第四子像素提供通过第二数据线D2提供的-G数据电压。第三子像素在第三水平周期的前半个周期期间被充电至-R数据电压。随后，第四子像素在第三水平周期的后半个周期期间被充电至-G数据电压。第五TFT响应于第五选通脉冲，向第五子像素提供通过第三数据线D3提供的+B数据电压。第六TFT响应于第六选通脉冲，向第六子像素提供通过第三数据线D3提供的+W数据电压。第五子像素在第三水平周期的前半个周期期间被充电至+B数据电压。随后，第六子像素在第三水平周期的后半个周期期间被充电至+W数据电压。第七TFT响应于第五选通脉冲，向第七子像素提供通过第四数据线D4提供的-R数据电压。第八TFT响应于第六选通脉冲，向第八子像素提供通过第四数据线D4提供的-G数据电压。第七子像素在第三水平周期的前半个周期期间被充电至-R数据电压。随后，第八子像素在第三水平周期的后半个周期期间被充电至-G数据电压。
在像素阵列的第(4i+4)条水平线中，第一TFT响应于来自第七选通线G7的第七选通脉冲，向第一子像素提供通过第一数据线D1提供的-R数据电压。第二TFT响应于来自第八选通线G8的第八选通脉冲，向第二子像素提供通过第一数据线D1提供的-G数据电压。第一子像素在第四水平周期的前半个周期期间被充电至-R数据电压。随后，第二子像素在第四水平周期的后半个周期期间被充电至-G数据电压。第三TFT响应于第七选通脉冲，向第三子像素提供通过第二数据线D2提供的+B数据电压。第四TFT响应于第八选通脉冲，向第四子像素提供通过第二数据线D2提供的+W数据电压。第三子像素在第四水平周期的前半个周期期间被充电至+B数据电压。随后，第四子像素在第四水平周期的后半个周期期间被充电至+W数据电压。第五TFT响应于第七选通脉冲，向第五子像素提供通过第三数据线D3提供的-R数据电压。第六TFT响应于第八选通脉冲，向第六子像素提供通过第三数据线D3提供的-G数据电压。第五子像素在第四水平周期的前半个周期期间被充电至-R数据电压。随后，第六子像素在第四水平周期的后半个周期期间被充电至-G数据电压。第七TFT响应于第七选通脉冲，向第七子像素提供通过第四数据线D4提供的+B数据电压。第八TFT响应于第六选通脉冲，向第八子像素提供通过第四数据线D4提供的+W数据电压。第七子像素在第四水平周期的前半个周期期间被充电至+B数据电压。随后，第八子像素在第四水平周期的后半个周期期间被充电至+W数据电压。
当各个颜色的子像素的电荷量均匀时，会产生显示设备的图像质量的退化，包括闪烁、线噪声、颜色失真等，并且各个颜色的子像素倾向于一个极性。根据本发明的实施方式的显示设备可以利用图2A和图2B所示的像素阵列的结构来提高图像质量。
显示设备的亮度依赖于子像素的电荷量。例如，随着子像素的数据电压的电荷量在正常黑色模式中增大，子像素的亮度增大。如图2A和图2B所示，子像素可以由数据电压的电荷电平分为强电荷子像素和弱电荷子像素。因为强电荷子像素被充电至之前的数据电压然后被充电至极性与之前的数据电压的极性相同的数据电压，所以强电荷子像素由于预充电效果而具有大的电荷量。相反，因为弱电荷子像素被充电至之前的数据电压然后被充电至极性与之前的数据电压的极性相反的数据电压，所以弱电荷子像素的电荷量具有相对小的电荷量。例如，如图2A所示，第二条线L2上的第一子像素是被充电至+G数据电压然后被充电至-B数据电压的-B弱电荷子像素。以与第一子像素相同的方式，第二条线L2上的第三子像素是被充电至-W数据电压然后被充电至+R数据电压的+R弱电荷子像素。此外，第二条线L2上的第二子像素是被充电至-B数据电压然后被充电至-W数据电压的-W强电荷子像素。第二条线L2上的第四子像素是被充电至+R数据电压然后被充电至+G数据电压的+G强电荷子像素。各具有高亮度比的所有W子像素和G子像素被构造成强电荷子像素。各具有相对低亮度比的所有R子像素和B子像素被构造成弱电荷子像素。
当相同颜色的所有子像素是弱电荷子像素或强电荷子像素并且沿着垂直线设置或者沿着垂直线以带条图案设置时，与其它颜色的子像素相比，相同颜色的子像素的亮度变化。因此，出现颜色失真和线噪声。如图2A和图2B所示，根据本发明的实施方式的显示设备可以通过均匀分布强电荷子像素和弱电荷子像素来防止颜色失真，并且还通过将相同颜色的子像素排列成六边形来防止颜色失真和线之间的亮度差。
如可以从图2A和图2B看到的，所有W子像素被构造成强电荷子像素。进一步地，具有W子像素之后第二大亮度比的所有G子像素被构造成强电荷子像素。因此，在正常黑色模式中，根据本发明的实施方式的显示设备即使在相同电压也可以增大W子像素的亮度，并且由此可以在没有颜色失真的情况下改进功耗。
当充电至相同颜色的子像素的数据电压的极性不均匀并且表现为主导极性时，公共电压倾向于主导极性。因此，造成正极性子像素与负极性子像素之间的亮度差，从而产生闪烁。当预定颜色的子像素表现为主导极性时，预定颜色比其它颜色表现的强或弱。如图2A和图2B所示，根据本发明的实施方式的显示设备排列了子像素，以平衡相同颜色的子像素的极性。在排列成六边形的相同颜色的子像素中，正极性子像素的数量等于负极性子像素的数量。例如，如图2A所示，第一极性的R子像素设置在连接R子像素的六边形的上部，并且第二极性的R子像素设置在六边形的下部。在连接W子像素的六边形中，垂直相邻的W子像素具有相反极性并且水平相邻的W子像素具有相反极性。
图2A和图2B示出R、W、G和B四种颜色的子像素。其它颜色可以用于子像素。例如，可以利用黄色(Y)、青色(C)和品红色(M)而不是R、G和B色来表示图像的颜色。
图4A和图4B是示出根据本发明的第二实施方式的像素阵列的一部分的等效电路图。图5是示出施加于图4A和图4B所示的像素阵列的数据电压的波形图。
如图4A至图5所示，本发明的第二实施方式如虚线所示，将像素阵列中四条相邻水平线上相同颜色的子像素排列成六边形。
TFT被沿着数据线D1至D10排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素被顺序充电至来自一条数据线的数据电压，并且彼此共享一条数据线。数据驱动器12的源驱动器IC的输出通道分别连接到数据线D1至D10。
源驱动器IC以两个输出通道为循环反转水平极性模式。例如，在第N个帧周期期间，通过源驱动器IC的第(4i+1)至第(4i+2)个输出通道输出的数据电压的水平极性模式被表示为“++”，并且通过源驱动器IC的第(4i+3)至第(4i+4)个输出通道输出的数据电压的水平极性模式被表示为“--”。各个源驱动器IC可以在各个帧周期中反转输出通道的极性。在这种情况下，在第(N+1)个帧周期期间，通过源驱动器IC的第(4i+1)至第(4i+2)个输出通道输出的数据电压的水平极性模式被表示为“--”，并且通过源驱动器IC的第(4i+3)至第(4i+4)个输出通道输出的数据电压的水平极性模式被表示为“++”。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将被充电至位于一条数据线的左侧和右侧的两个相邻子像素。相同极性的数据电压在一个水平周期1H中通过一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平2点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平2点和垂直2点反转方案中反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平4点和垂直2点反转方案。
在像素阵列的第(4i+1)和(4i+4)条水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的第(4i+2)和第(4i+3)条水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图4A和图4B中所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图4A和图4B中，T11至T18分别表示按顺序从左至右设置在像素阵列的第(4i+1)条水平线和第(4i+4)条水平线上的八个TFT。进一步地，T21至T28分别表示按顺序从左至右设置在像素阵列的第(4i+2)条水平线和第(4i+3)条水平线上的八个TFT。
在第N个帧周期期间，源驱动器IC通过第(4i+1)和第(4i+2)个输出通道向数据线D1、D2、D5、D6、D9和D10输出正数据电压，并且通过第(4i+3)和(4i+4)个输出通道向数据线D3、D4、D7和D8输出负数据电压。如图4A和图4B的箭头所示，通过源驱动器IC的所有输出通道输出的数据电压被顺序充电至像素阵列的所有水平线上的左子像素然后右子像素。选通驱动器14顺序输出与数据电压同步的选通脉冲。
在像素阵列的第(4i+1)条水平线中，第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在第一水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在第一水平周期的后半个周期期间被充电至+G数据电压。第三TFT T13响应于第一选通脉冲，向第三子像素提供通过第二数据线D2提供的+B数据电压。第四TFT T14响应于第二选通脉冲，向第四子像素提供通过第二数据线D2提供的+W数据电压。第三子像素在第一水平周期的前半个周期期间被充电至+B数据电压。随后，第四子像素在第一水平周期的后半个周期期间被充电至+W数据电压。第五TFT T15响应于第一选通脉冲，向第五子像素提供通过第三数据线D3提供的-R数据电压。第六TFT T16响应于第二选通脉冲，向第六子像素提供通过第三数据线D3提供的-G数据电压。第五子像素在第一水平周期的前半个周期期间被充电至-R数据电压。随后，第六子像素在第一水平周期的后半个周期期间被充电至-G数据电压。第七TFT T17响应于第一选通脉冲，向第七子像素提供通过第四数据线D4提供的-B数据电压。第八TFT T18响应于第二选通脉冲，向第八子像素提供通过第四数据线D4提供的-W数据电压。第七子像素在第一水平周期的前半个周期期间被充电至-B数据电压。随后，第八子像素在第一水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的第(4i+2)条水平线中，第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在第二水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在第二水平周期的后半个周期期间被充电至-W数据电压。第三TFT T23响应于第三选通脉冲，向第三子像素提供通过第二数据线D2提供的-R数据电压。第四TFT T24响应于第四选通脉冲，向第四子像素提供通过第二数据线D2提供的-G数据电压。第三子像素在第二水平周期的前半个周期期间被充电至-R数据电压。随后，第四子像素在第二水平周期的后半个周期期间被充电至-G数据电压。第五TFT T25响应于第三选通脉冲，向第五子像素提供通过第三数据线D3提供的+B数据电压。第六TFT T26响应于第四选通脉冲，向第六子像素提供通过第三数据线D3提供的+W数据电压。第五子像素在第二水平周期的前半个周期期间被充电至+B数据电压。随后，第六子像素在第二水平周期的后半个周期期间被充电至+W数据电压。第七TFT T27响应于第三选通脉冲，向第七子像素提供通过第四数据线D4提供的+R数据电压。第八TFT T28响应于第四选通脉冲，向第八子像素提供通过第四数据线D4提供的+G数据电压。第七子像素在第二水平周期的前半个周期期间被充电至+R数据电压。随后，第八子像素在第二水平周期的后半个周期期间被充电至+G数据电压。
在像素阵列的第(4i+3)条水平线中，第一TFT响应于来自第五选通线G5的第五选通脉冲，向第一子像素提供通过第一数据线D1提供的+B数据电压。第二TFT响应于来自第六选通线G6的第六选通脉冲，向第二子像素提供通过第一数据线D1提供的+W数据电压。第一子像素在第三水平周期的前半个周期期间被充电至+B数据电压。随后，第二子像素在第三水平周期的后半个周期期间被充电至+W数据电压。第三TFT响应于第五选通脉冲，向第三子像素提供通过第二数据线D2提供的+R数据电压。第四TFT响应于第六选通脉冲，向第四子像素提供通过第二数据线D2提供的+G数据电压。第三子像素在第三水平周期的前半个周期期间被充电至+R数据电压。随后，第四子像素在第三水平周期的后半个周期期间被充电至+G数据电压。第五TFT响应于第五选通脉冲，向第五子像素提供通过第三数据线D3提供的-B数据电压。第六TFT响应于第六选通脉冲，向第六子像素提供通过第三数据线D3提供的-W数据电压。第五子像素在第三水平周期的前半个周期期间被充电至-B数据电压。随后，第六子像素在第三水平周期的后半个周期期间被充电至-W数据电压。第七TFT响应于第五选通脉冲，向第七子像素提供通过第四数据线D4提供的-R数据电压。第八TFT响应于第六选通脉冲，向第八子像素提供通过第四数据线D4提供的-G数据电压。第七子像素在第三水平周期的前半个周期期间被充电至-R数据电压。随后，第八子像素在第三水平周期的后半个周期期间被充电至-G数据电压。
在像素阵列的第(4i+4)条水平线中，第一TFT响应于来自第七选通线G7的第七选通脉冲，向第一子像素提供通过第一数据线D1提供的-R数据电压。第二TFT响应于来自第八选通线G8的第八选通脉冲，向第二子像素提供通过第一数据线D1提供的-G数据电压。第一子像素在第四水平周期的前半个周期期间被充电至-R数据电压。随后，第二子像素在第四水平周期的后半个周期期间被充电至-G数据电压。第三TFT响应于第七选通脉冲，向第三子像素提供通过第二数据线D2提供的-B数据电压。第四TFT响应于第八选通脉冲，向第四子像素提供通过第二数据线D2提供的-W数据电压。第三子像素在第四水平周期的前半个周期期间被充电至-B数据电压。随后，第四子像素在第四水平周期的后半个周期期间被充电至-W数据电压。第五TFT响应于第七选通脉冲，向第五子像素提供通过第三数据线D3提供的+R数据电压。第六TFT响应于第八选通脉冲，向第六子像素提供通过第三数据线D3提供的+G数据电压。第五子像素在第四水平周期的前半个周期期间被充电至+R数据电压。随后，第六子像素在第四水平周期的后半个周期期间被充电至+G数据电压。第七TFT响应于第七选通脉冲，向第七子像素提供通过第四数据线D4提供的+B数据电压。第八TFT响应于第八选通脉冲，向第八子像素提供通过第四数据线D4提供的+W数据电压。第七子像素在第四水平周期的前半个周期期间被充电至+B数据电压。随后，第八子像素在第四水平周期的后半个周期期间被充电至+W数据电压。
在图2A和图2B以及图4A和图4B所示的像素阵列中，以点反转方案反转了极性的RGB子像素基于相同颜色排列成六边形(或蜂窝形)，并且相同颜色的子像素以强电荷子像素和弱电荷子像素均匀分布。此外，W子像素被构造成强电荷子像素。平衡了各个颜色的子像素的极性。因此，根据本发明的实施方式的显示设备可以实现最好的图像质量，其中没有闪烁、线噪声、颜色失真等。
图6是示出根据本发明的第三实施方式的像素阵列的一部分的等效电路图。
如图6所示，相同颜色的子像素以菱形(或长斜方形)排列在像素阵列的三条相邻水平线上。W子像素可以增大输入图像的亮度并且可以降低显示设备的功耗。一个菱形具有设置在五条垂直线C1至C5和四条水平线L1至L3上的大小。
将TFT沿着数据线D1至D6排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素被顺序充电至来自一条数据线的数据电压，并且彼此共享一条数据线。数据驱动器12的源驱动器IC的输出通道分别连接到数据线D1至D6。
通过源驱动器IC的奇数输出通道输出的数据电压的极性与通过源驱动器IC的偶数输出通道输出的数据电压的极性相反。由此，从源驱动器IC的输出通道同时输出的数据电压的水平极性模式在第N个帧周期期间具有“+-+-”的重复图案，并且在第(N+1)个帧周期期间具有重复图案“-+-+”。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将充电至位于一条数据线的左侧和右侧的两个相邻子像素。相同极性的数据电压在一个水平周期1H中通过一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平1点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平1点和垂直2点反转方案反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平2点和垂直2点反转方案。
在像素阵列的奇数水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的偶数水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图6所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图6中，T11至T18分别表示按顺序从左至右设置在像素阵列的奇数水平线上的八个TFT。进一步地，T21至T28分别表示按顺序从左至右设置在像素阵列的偶数水平线上的八个TFT。
在第N个帧周期期间，源驱动器IC通过奇数输出通道向数据线D1、D3和D5输出正数据电压，并且通过偶数输出通道向数据线D2、D4和D6输出负数据电压。如图6的箭头所示，通过源驱动器IC的奇数输出通道输出的数据电压被顺序充电至左子像素然后右子像素。另一方面，如图6的箭头所示，通过源驱动器IC的偶数输出通道输出的数据电压被顺序充电至右子像素然后左子像素。选通驱动器14顺序输出与数据电压同步的选通脉冲。
在像素阵列的奇数水平线中，第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在奇数水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在奇数水平周期的后半个周期期间被充电至+G数据电压。第三TFT T13响应于第一选通脉冲，向第三子像素提供通过第二数据线D2提供的-B数据电压。第四TFT T14响应于第二选通脉冲，向第四子像素提供通过第二数据线D2提供的-W数据电压。第三子像素在奇数水平周期的前半个周期期间被充电至-B数据电压。随后，第四子像素在奇数水平周期的后半个周期期间被充电至-W数据电压。第五TFT T15响应于第一选通脉冲，向第五子像素提供通过第三数据线D3提供的+R数据电压。第六TFT T16响应于第二选通脉冲，向第六子像素提供通过第三数据线D3提供的+G数据电压。第五子像素在奇数水平周期的前半个周期期间被充电至+R数据电压。随后，第六子像素在奇数水平周期的后半个周期期间被充电至+G数据电压。第七TFT T17响应于第一选通脉冲，向第七子像素提供通过第四数据线D4提供的-B数据电压。第八TFT T18响应于第二选通脉冲，向第八子像素提供通过第四数据线D4提供的-W数据电压。第七子像素在奇数水平周期的前半个周期期间被充电至-B数据电压。随后，第八子像素在奇数水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的偶数水平线中，第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在偶数水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在偶数水平周期的后半个周期期间被充电至-W数据电压。第三TFT T23响应于第三选通脉冲，向第三子像素提供通过第二数据线D2提供的+R数据电压。第四TFT T24响应于第四选通脉冲，向第四子像素提供通过第二数据线D2提供的+G数据电压。第三子像素在偶数水平周期的前半个周期期间被充电至+R数据电压。随后，第四子像素在偶数水平周期的后半个周期期间被充电至+G数据电压。第五TFT T25响应于第三选通脉冲，向第五子像素提供通过第三数据线D3提供的-B数据电压。第六TFT T26响应于第四选通脉冲，向第六子像素提供通过第三数据线D3提供的-W数据电压。第五子像素在偶数水平周期的前半个周期期间被充电至-B数据电压。随后，第六子像素在偶数水平周期的后半个周期期间被充电至-W数据电压。第七TFT T27响应于第三选通脉冲，向第七子像素提供通过第四数据线D4提供的+R数据电压。第八TFT T28响应于第四选通脉冲，向第八子像素提供通过第四数据线D4提供的+G数据电压。第七子像素在偶数水平周期的前半个周期期间被充电至+R数据电压。随后，第八子像素在偶数水平周期的后半个周期期间被充电至+G数据电压。
图7是示出根据本发明的第四实施方式的像素阵列的一部分的等效电路图。
如图7所示，相同颜色的子像素以菱形排列在像素阵列的三条相邻水平线上。
将TFT沿着数据线D1至D6排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素从一条数据线顺序充电至数据电压，并且彼此共享一条数据线。数据驱动器12的源驱动器IC的输出通道分别连接到数据线D1至D6。
通过源驱动器IC的奇数输出通道输出的数据电压的极性与通过源驱动器IC的偶数输出通道输出的数据电压的极性相反。由此，从源驱动器IC的输出通道同时输出的数据电压的水平极性模式在第N个帧周期期间具有“+-+-”的重复图案，并且在第(N+1)个帧周期期间具有重复图案“-+-+”。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将充电至位于一条数据线的左侧和右侧的两个相邻子像素。相同极性的数据电压在一个水平周期1H中通过一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平1点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平1点和垂直2点反转方案反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平2点和垂直2点反转方案。
在像素阵列的奇数水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的偶数水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图7所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图7中，T11至T14分别表示按顺序从左至右设置在像素阵列的奇数水平线上的四个TFT。进一步地，T21至T24分别表示按顺序从左至右设置在像素阵列的偶数水平线上的四个TFT。
在第N个帧周期期间，源驱动器IC通过奇数输出通道向数据线D1、D3和D5输出正数据电压，并且通过偶数输出通道向数据线D2、D4和D6输出负数据电压。如图7的箭头所示，数据电压被顺序充电至像素阵列的各条水平线上的左子像素然后右子像素。
在像素阵列的奇数水平线中，第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在奇数水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在奇数水平周期的后半个周期期间被充电至+G数据电压。第三TFT T13响应于第一选通脉冲，向第三子像素提供通过第二数据线D2提供的-B数据电压。第四TFT T14响应于第二选通脉冲，向第四子像素提供通过第二数据线D2提供的-W数据电压。第三子像素在奇数水平周期的前半个周期期间被充电至-B数据电压。随后，第四子像素在奇数水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的偶数水平线中，第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在偶数水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在偶数水平周期的后半个周期期间被充电至-W数据电压。第三TFT T23响应于第三选通脉冲，向第三子像素提供通过第二数据线D2提供的+R数据电压。第四TFT T24响应于第四选通脉冲，向第四子像素提供通过第二数据线D2提供的+G数据电压。第三子像素在偶数水平周期的前半个周期期间被充电至+R数据电压。随后，第四子像素在偶数水平周期的后半个周期期间被充电至+G数据电压。
图8是示出根据本发明的第五实施方式的像素阵列的一部分的等效电路图。
如图8所示，相同颜色的子像素以菱形排列在像素阵列的三条相邻水平线上。
将TFT沿着数据线D1至D6排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素被顺序充电至来自一条数据线的数据电压，并且彼此共享一条数据线。数据驱动器12的源驱动器IC的输出通道分别连接到数据线D1至D6。
通过源驱动器IC的第(4i+1)和第(4i+2)个输出通道输出的数据电压的极性与通过源驱动器IC的第(4i+3)和第(4i+4)个输出通道输出的数据电压的极性相反。由此，从源驱动器IC的输出通道同时输出的数据电压的水平极性模式在第N个帧周期期间具有“++--”的重复图案，并且在第(N+1)个帧周期期间具有重复图案“--++”。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将充电至位于一条数据线的左侧和右侧的两个相邻子像素。相同极性的数据电压在一个水平周期1H中通过一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平2点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平2点和垂直2点反转方案反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平4点和垂直2点反转方案。
在像素阵列的奇数水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的偶数水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图8所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图8中，T11至T18分别表示按顺序从左至右设置在像素阵列的奇数水平线上的八个TFT。进一步地，T21至T28分别表示按顺序从左至右设置在像素阵列的偶数水平线上的八个TFT。
在第N个帧周期期间，源驱动器IC通过第(4i+1)和第(4i+2)个输出通道向数据线D1、D2、D5和D6输出正数据电压，并且通过第(4i+3)和第(4i+4)个输出通道向数据线D3和D4输出负数据电压。如图8的箭头所示，数据电压被顺序充电至像素阵列的各条水平线上的左子像素然后是右子像素。
在像素阵列的奇数水平线中，第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在奇数水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在奇数水平周期的后半个周期期间被充电至+G数据电压。第三TFT T13响应于第一选通脉冲，向第三子像素提供通过第二数据线D2提供的+B数据电压。第四TFT T14响应于第二选通脉冲，向第四子像素提供通过第二数据线D2提供的+W数据电压。第三子像素在奇数水平周期的前半个周期期间被充电至+B数据电压。随后，第四子像素在奇数水平周期的后半个周期期间被充电至+W数据电压。第五TFT T15响应于第一选通脉冲，向第五子像素提供通过第三数据线D3提供的-R数据电压。第六TFT T16响应于第二选通脉冲，向第六子像素提供通过第三数据线D3提供的-G数据电压。第五子像素在奇数水平周期的前半个周期期间被充电至-R数据电压。随后，第六子像素在奇数水平周期的后半个周期期间被充电至-G数据电压。第七TFT T17响应于第一选通脉冲，向第七子像素提供通过第四数据线D4提供的-B数据电压。第八TFT T18响应于第二选通脉冲，向第八子像素提供通过第四数据线D4提供的-W数据电压。第七子像素在奇数水平周期的前半个周期期间被充电至-B数据电压。随后，第八子像素在奇数水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的偶数水平线中，第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在偶数水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在偶数水平周期的后半个周期期间被充电至-W数据电压。第三TFT T23响应于第三选通脉冲，向第三子像素提供通过第二数据线D2提供的-R数据电压。第四TFT T24响应于第四选通脉冲，向第四子像素提供通过第二数据线D2提供的-G数据电压。第三子像素在偶数水平周期的前半个周期期间被充电至-R数据电压。随后，第四子像素在偶数水平周期的后半个周期期间被充电至-G数据电压。第五TFT T25响应于第三选通脉冲，向第五子像素提供通过第三数据线D3提供的+B数据电压。第六TFT T26响应于第四选通脉冲，向第六子像素提供通过第三数据线D3提供的+W数据电压。第五子像素在偶数水平周期的前半个周期期间被充电至+B数据电压。随后，第六子像素在偶数水平周期的后半个周期期间被充电至+W数据电压。第七TFT T27响应于第三选通脉冲，向第七子像素提供通过第四数据线D4提供的+R数据电压。第八TFT T28响应于第四选通脉冲，向第八子像素提供通过第四数据线D4提供的+G数据电压。第七子像素在偶数水平周期的前半个周期期间被充电至+R数据电压。随后，第八子像素在偶数水平周期的后半个周期期间被充电至+G数据电压。
图9是示出根据本发明的第六实施方式的像素阵列的一部分的等效电路图。
如图9所示，相同颜色的子像素以菱形排列在像素阵列的三条相邻水平线上。
将TFT沿着数据线D1至D6排列成之字形，以实现DRD型像素阵列。位于一条数据线的左侧和右侧的两个相邻子像素顺序充电至来自一条数据线的数据电压，并且彼此共享一条数据线。数据驱动器12的源驱动器IC的输出通道分别连接到数据线D1至D6。
源驱动器IC以四个输出通道为循环来反转水平极性模式。例如，在第N个帧周期期间，通过源驱动器IC的第(8i+1)至(8i+4)个输出通道输出的数据电压的水平极性模式被表示为“+-+-”，并且通过源驱动器IC的第(8i+5)至第(8i+8)个输出通道输出的数据电压的水平极性模式被表示为“-+-+”。在第(N+1)个帧周期期间，通过源驱动器IC的第(8i+1)至(8i+4)个输出通道输出的数据电压的水平极性模式被表示为“-+-+”，并且通过源驱动器IC的第(8i+5)至第(8i+8)个输出通道输出的数据电压的水平极性模式被表示为“+-+-”。由此，第二像素组H4CH2的极性模式是第一像素组H4CH1的极性模式的反转极性模式。第一像素组H4CH1的TFT和第二像素组H4CH2的TFT关于第一像素组H4CH1与第二像素组H4CH2之间的边界以左右对称方式设置。
在各个源驱动器IC中，在一个水平周期1H中相继输出相同极性的数据电压，其将充电至位于一条数据线的左侧和右侧的两个相邻子像素。相同极性的数据电压在一个水平周期1H中通过一条数据线提供到两个相邻子像素。由此，数据驱动器12的各个源驱动器IC以水平1点和垂直2点反转方案来反转数据电压的极性。
当源驱动器IC向数据线提供以水平1点和垂直2点反转方案反转了极性的数据电压时，像素阵列的极性模式由于DRD型像素阵列的结构而遵循水平2点和垂直2点反转方案。
在像素阵列的奇数水平线中，第(4i+1)个子像素具有第一颜色R；第(4i+2)个子像素具有第二颜色G；第(4i+3)个子像素具有第三颜色B；并且第(4i+4)个子像素具有第四颜色W。
在像素阵列的偶数水平线中，第(4i+1)个子像素具有第三颜色B；第(4i+2)个子像素具有第四颜色W；第(4i+3)个子像素具有第一颜色R；并且第(4i+4)个子像素具有第二颜色G。
下面基于TFT描述图9所示的子像素与数据线之间的连接关系。在以下描述中，+R(或+G、+B和+W)数据电压是正R(或G、B和W)数据电压，并且-R(或-G、-B和-W)数据电压是负R(或G、B和W)数据电压。在图9中，T11至T18分别表示按顺序从左至右设置在像素阵列的奇数水平线上的八个TFT。进一步地，T21至T28分别表示按顺序从左至右设置在像素阵列的偶数水平线上的八个TFT。
在第N个帧周期期间，源驱动器IC通过奇数输出通道向数据线D1、D3和D5输出正数据电压，并且通过偶数输出通道向数据线D2、D4和D6输出负数据电压。如图9的箭头所示，通过源驱动器IC的第(8i+1)、(8i+4)、(8i+6)和(8i+7)个输出通道输出的数据电压被顺序充电至右子像素然后左子像素。选通驱动器14顺序输出与数据电压同步的选通脉冲。
在像素阵列的奇数水平线中，第一TFT T11响应于来自第一选通线G1的第一选通脉冲，向第一子像素提供通过第一数据线D1提供的+R数据电压。第二TFT T12响应于来自第二选通线G2的第二选通脉冲，向第二子像素提供通过第一数据线D1提供的+G数据电压。第一子像素在奇数水平周期的前半个周期期间被充电至+R数据电压。随后，第二子像素在奇数水平周期的后半个周期期间被充电至+G数据电压。第三TFT T13响应于第二选通脉冲，向第三子像素提供通过第二数据线D2提供的-B数据电压。第四TFT T14响应于第一选通脉冲，向第四子像素提供通过第二数据线D2提供的-W数据电压。第四子像素在奇数水平周期的前半个周期期间被充电至-W数据电压。随后，第三子像素在奇数水平周期的后半个周期期间被充电至-B数据电压。第五TFT T15响应于第二选通脉冲，向第五子像素提供通过第三数据线D3提供的+R数据电压。第六TFT T16响应于第一选通脉冲，向第六子像素提供通过第三数据线D3提供的+G数据电压。第六子像素在奇数水平周期的前半个周期期间被充电至+G数据电压。随后，第六子像素在奇数水平周期的后半个周期期间被充电至+R数据电压。第七TFT T17响应于第一选通脉冲，向第七子像素提供通过第四数据线D4提供的-B数据电压。第八TFT T18响应于第二选通脉冲，向第八子像素提供通过第四数据线D4提供的-W数据电压。第七子像素在奇数水平周期的前半个周期期间被充电至-B数据电压。随后，第八子像素在奇数水平周期的后半个周期期间被充电至-W数据电压。
在像素阵列的偶数水平线中，第一TFT T21响应于来自第三选通线G3的第三选通脉冲，向第一子像素提供通过第一数据线D1提供的-B数据电压。第二TFT T22响应于来自第四选通线G4的第四选通脉冲，向第二子像素提供通过第一数据线D1提供的-W数据电压。第一子像素在偶数水平周期的前半个周期期间被充电至-B数据电压。随后，第二子像素在偶数水平周期的后半个周期期间被充电至-W数据电压。第三TFT T23响应于第四选通脉冲，向第三子像素提供通过第二数据线D2提供的+R数据电压。第四TFT T24响应于第三选通脉冲，向第四子像素提供通过第二数据线D2提供的+G数据电压。第四子像素在偶数水平周期的前半个周期期间被充电至+G数据电压。随后，第三子像素在偶数水平周期的后半个周期期间被充电至+R数据电压。第五TFT T25响应于第四选通脉冲，向第五子像素提供通过第三数据线D3提供的-B数据电压。第六TFT T26响应于第四选通脉冲，向第六子像素提供通过第三数据线D3提供的-W数据电压。第六子像素在偶数水平周期的前半个周期期间被充电至-W数据电压。随后，第五子像素在偶数水平周期的后半个周期期间被充电至-B数据电压。第七TFT T27响应于第三选通脉冲，向第七子像素提供通过第四数据线D4提供的+R数据电压。第八TFT T28响应于第四选通脉冲，向第八子像素提供通过第四数据线D4提供的+G数据电压。第七子像素在偶数水平周期的前半个周期期间被充电至+R数据电压。随后，第八子像素在偶数水平周期的后半个周期期间被充电至+G数据电压。
各个像素被分为四种颜色的子像素。如图10和图11所示，各个奇数像素可以包括RGBW子像素，RGBW子像素被以三角形或矩形设置在相邻奇数水平线LINE#1和LINE#3以及偶数水平线LINE#2和LINE#4上，以在不降低水平分辨率的情况下设置像素。
如图12所示，RGBW子像素包括形成在上基板SUBS1上的滤色器CF。RGB滤色器可以由添加了燃料的丙烯酸树脂形成。W滤色器可以由不含有染料的丙烯酸树脂形成，并且可以比其它滤色器厚。在这种情况下，RGB子像素的单元间隙CG1与W子像素的单元间隙CG2之间存在差异。
RGB子像素与W子像素之间的液晶的相位延迟可以由于单元间隙CG1与CG2之间的差而引起变化。因此，与RGB子像素相比，W子像素的光强度可以变化。本发明的实施方式通过将W子像素不排列成直线，而排列成六边形或菱形，可以防止比RGB子像素明显地显示W子像素。
在图12中，“BM“表示黑底，“CS”表示列间隔体，并且“PAC(感光亚克力)”表示覆盖下基板SUBS2上形成的TFT阵列的有机保护层。
如上所述，本发明的实施方式基于相同颜色将RGBW子像素排列成六边形或菱形。因此，本发明的实施方式可以在RGBW型显示设备中实现优异的图像显示质量，而没有图像质量的降低(诸如线噪声和颜色失真)。
尽管已经参照多个例示性实施方式描述了这些实施方式，但是应当理解的是，本领域技术人员可设计出落入本公开的原理的范围内的许多其它修改和实施方式。更具体地说，可以在本公开、附图及所附权利要求的范围内对本主题组合装置的组成部件和/装置进行各种变型和修改。除对组成部件和/或装置的变型和修改外，替代性使用对本领域的技术人员也是明显的。
本申请要求在2013年12月31日提交的韩国专利申请No.10-2013-0168562的权益，此处通过引用方式并入该韩国专利申请用于一切目的，如同在本文中进行了完全阐述一样。

Claims (9)

1.一种显示设备，该显示设备包括：
显示板，该显示板包括多条数据线和与所述数据线交叉的多条选通线，以及像素阵列，该像素阵列包括以矩阵形式排列的多个像素，各个像素被分为具有第一颜色的第一子像素、具有第二颜色的第二子像素、具有第三颜色的第三子像素和具有第四颜色的第四子像素，其中，所述像素阵列的水平线中的两个相邻子像素共享所述多条数据线中的一条数据线；
数据驱动器，该数据驱动器被构造成向所述数据线提供数据电压；
选通驱动器，该选通驱动器被构造成向所述选通线顺序地提供选通脉冲；以及
定时控制器，该定时控制器被构造成向所述数据驱动器发送输入图像的数据并且控制所述数据驱动器和所述选通驱动器的各自的操作定时，
其中，各个颜色的所述子像素以六边形排列在所述显示板的四条相邻水平线上，或者以菱形排列在所述显示板的三条相邻水平线上。
2.根据权利要求1所述的显示设备，其中，在所述显示板的第(4i+1)条水平线和第(4i+4)条水平线中，第(4i+1)个子像素具有所述第一颜色，第(4i+2)个子像素具有所述第二颜色，第(4i+3)个子像素具有所述第三颜色，第(4i+4)个子像素具有所述第四颜色，其中“i”是零和正整数，
其中，在所述显示板的第(4i+2)条水平线和第(4i+3)条水平线中，第(4i+1)个子像素具有所述第三颜色，第(4i+2)个子像素具有所述第四颜色，第(4i+3)个子像素具有所述第一颜色，并且第(4i+4)个子像素具有所述第二颜色。
3.根据权利要求2所述的显示设备，其中，所述数据驱动器通过第(8i+1)、(8i+3)、(8i+6)和(8i+8)个输出通道向第(8i+1)、(8i+3)、(8i+6)和(8i+8)条数据线输出第一极性的数据电压，并且通过第(8i+2)、(8i+4)、(8i+5)和(8i+7)个输出通道向第(8i+2)、(8i+4)、(8i+5)和(8i+7)条数据线输出第二极性的数据电压，
其中，所述数据电压被顺序充电至所述显示板的所有水平线上的左子像素然后至右子像素，
其中，所述数据驱动器以一个水平周期为循环来反转所述数据电压的极性。
4.根据权利要求3所述的显示设备，其中，所述显示板的所述第(4i+1)条水平线和所述第(4i+4)条水平线各包括：
第一TFT，该第一TFT被构造成响应于来自第j条选通线的第j个选通脉冲，向第一子像素提供通过第k条数据线提供的所述第一极性的第一颜色数据电压，其中，“j”和“k”是正整数；
第二TFT，该第二TFT被构造成响应于来自第(j+1)条选通线的第(j+1)个选通脉冲，向第二子像素提供通过第k条数据线提供的所述第一极性的第二颜色数据电压；
第三TFT，该第三TFT被构造成响应于所述第j个选通脉冲，向第三子像素提供通过第(k+1)条数据线提供的所述第二极性的第三颜色数据电压；
第四TFT，该第四TFT被构造成响应于所述第(j+1)个选通脉冲，向第四子像素提供通过第(k+1)条数据线提供的所述第二极性的第四颜色数据电压；
第五TFT，该第五TFT被构造成响应于所述第j个选通脉冲，向第五子像素提供通过第(k+2)条数据线提供的所述第一极性的第一颜色数据电压；
第六TFT，该第六TFT被构造成响应于所述第(j+1)个选通脉冲，向第六子像素提供通过第(k+2)条数据线提供的所述第一极性的第二颜色数据电压；
第七TFT，该第七TFT被构造成响应于所述第j个选通脉冲，向第七子像素提供通过第(k+3)条数据线提供的所述第二极性的第三颜色数据电压；以及
第八TFT，该第八TFT被构造成响应于所述第(j+1)个选通脉冲，向第八子像素提供通过第(k+3)条数据线提供的所述第二极性的第四颜色数据电压。
5.根据权利要求4所述的显示设备，其中，所述显示板的所述第(4i+2)条水平线和所述第(4i+3)条水平线各包括：
第一TFT，该第一TFT被构造成响应于来自第(j+2)条选通线的第(j+2)个选通脉冲，向第一子像素提供通过所述第k条数据线提供的所述第二极性的所述第三颜色数据电压；
第二TFT，该第二TFT被构造成响应于来自第(j+3)条选通线的第(j+3)个选通脉冲，向第二子像素提供通过所述第k条数据线提供的所述第二极性的所述第四颜色数据电压；
第三TFT，该第三TFT被构造成响应于所述第(j+2)个选通脉冲，向第三子像素提供通过第(k+1)条数据线提供的所述第一极性的所述第一颜色数据电压；
第四TFT，该第四TFT被构造成响应于所述第(j+3)个选通脉冲，向第四子像素提供通过所述第(k+1)条数据线提供的所述第一极性的所述第二颜色数据电压；
第五TFT，该第五TFT被构造成响应于所述第(j+2)个选通脉冲，向第五子像素提供通过所述第(k+2)条数据线提供的所述第二极性的所述第三颜色数据电压；
第六TFT，该第六TFT被构造成响应于所述第(j+3)个选通脉冲，向第六子像素提供通过所述第(k+2)条数据线提供的所述第二极性的所述第四颜色数据电压；
第七TFT，该第七TFT被构造成响应于所述第(j+2)个选通脉冲，向第七子像素提供通过所述第(k+3)条数据线提供的所述第一极性的所述第一颜色数据电压；以及
第八TFT，该第八TFT被构造成响应于所述第(j+3)个选通脉冲，向第八子像素提供通过所述第(k+3)条数据线提供的所述第一极性的所述第二颜色数据电压。
6.根据权利要求2所述的显示设备，其中，所述数据驱动器通过第(4i+1)个输出通道和第(4i+2)个输出通道向第(4i+1)条数据线和第(4i+2)条数据线输出第一极性的数据电压，并且通过第(4i+3)个输出通道和第(4i+4)个输出通道向第(4i+3)条数据线和第(4i+4)条数据线输出第二极性的数据电压，
其中，所述数据电压被顺序地充电至所述显示板的所有水平线上的左子像素然后至右子像素，
其中，所述数据驱动器以一个水平周期为循环来反转所述数据电压的极性。
7.根据权利要求6所述的显示设备，其中，所述显示板的所述第(4i+1)条水平线和所述第(4i+4)条水平线各包括：
第一TFT，该第一TFT被构造成响应于来自第j条选通线的第j个选通脉冲，向第一子像素提供通过第k条数据线提供的所述第一极性的第一颜色数据电压，其中，“j”和“k”是正整数；
第二TFT，该第二TFT被构造成响应于来自第(j+1)条选通线的第(j+1)个选通脉冲，向第二子像素提供通过第k条数据线提供的所述第一极性的第二颜色数据电压；
第三TFT，该第三TFT被构造成响应于所述第j个选通脉冲，向第三子像素提供通过第(k+1)条数据线提供的所述第一极性的第三颜色数据电压；
第四TFT，该第四TFT被构造成响应于所述第(j+1)个选通脉冲，向第四子像素提供通过第(k+1)条数据线提供的所述第一极性的第四颜色数据电压；
第五TFT，该第五TFT被构造成响应于所述第j个选通脉冲，向第五子像素提供通过第(k+2)条数据线提供的所述第二极性的第一颜色数据电压；
第六TFT，该第六TFT被构造成响应于所述第(j+1)个选通脉冲，向第六子像素提供通过第(k+2)条数据线提供的所述第二极性的第二颜色数据电压；
第七TFT，该第七TFT被构造成响应于所述第j个选通脉冲，向第七子像素提供通过第(k+3)条数据线提供的所述第二极性的第三颜色数据电压；以及
第八TFT，该第八TFT被构造成响应于所述第(j+1)个选通脉冲，向第八子像素提供通过第(k+3)条数据线提供的所述第二极性的第四颜色数据电压。
8.根据权利要求7所述的显示设备，其中，所述显示板的所述第(4i+2)条水平线和所述第(4i+3)条水平线各包括：
第一TFT，该第一TFT被构造成响应于来自第(j+2)条选通线的第(j+2)个选通脉冲，向第一子像素提供通过所述第k条数据线提供的所述第二极性的所述第三颜色数据电压；
第二TFT，该第二TFT被构造成响应于来自第(j+3)条选通线的第(j+3)个选通脉冲，向第二子像素提供通过所述第k条数据线提供的所述第二极性的所述第四颜色数据电压；
第三TFT，该第三TFT被构造成响应于所述第(j+2)个选通脉冲，向第三子像素提供通过第(k+1)条数据线提供的所述第二极性的所述第一颜色数据电压；
第四TFT，该第四TFT被构造成响应于所述第(j+3)个选通脉冲，向第四子像素提供通过所述第(k+1)条数据线提供的所述第二极性的所述第二颜色数据电压；
第五TFT，该第五TFT被构造成响应于所述第(j+2)个选通脉冲，向第五子像素提供通过所述第(k+2)条数据线提供的所述第一极性的所述第三颜色数据电压；
第六TFT，该第六TFT被构造成响应于所述第(j+3)个选通脉冲，向第六子像素提供通过所述第(k+2)条数据线提供的所述第一极性的所述第四颜色数据电压；
第七TFT，该第七TFT被构造成响应于所述第(j+2)个选通脉冲，向第七子像素提供通过所述第(k+3)条数据线提供的所述第一极性的所述第一颜色数据电压；以及
第八TFT，该第八TFT被构造成响应于所述第(j+3)个选通脉冲，向第八子像素提供通过所述第(k+3)条数据线提供的所述第一极性的所述第二颜色数据电压。
9.根据权利要求1所述的显示设备，其中，在所述显示板的奇数水平线中，第(4i+1)个子像素具有第一颜色，第(4i+2)个子像素具有第二颜色，第(4i+3)个子像素具有第三颜色，第(4i+4)个子像素具有第四颜色，其中“i”是零和正整数，
其中，在所述显示板的偶数水平线中，第(4i+1)个子像素具有所述第三颜色，第(4i+2)个子像素具有所述第四颜色，第(4i+3)个子像素具有所述第一颜色，并且第(4i+4)个子像素具有所述第二颜色。
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