JP2016184097A - 表示装置 - Google Patents

Abstract

【課題】表示品位を改善するとともに省電力化が可能な表示装置を提供する。【解決手段】第１方向に並んだ第１副画素及び第２副画素を含む第１画素ラインと、第１方向に並んだ第３副画素及び第４副画素を含み、第１画素ラインの第２方向に並んだ第２画素ラインと、複数のゲート配線を含むゲート配線群と、複数のソース配線を含むソース配線群と、第１及び第２画素ラインの各副画素に書き込む映像信号を生成し、ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、前記表示駆動部は、隣り合うソース配線の信号極性を逆極性とする映像信号を１フレーム期間に亘って極性を変化させることなく供給し、前記第１画素ラインの各副画素には、互いに同一極性となる映像信号が書き込まれ、前記第２画素ラインの各副画素には、互いに同一極性であって且つ前記第１画素ラインに書き込まれる映像信号の極性とは逆極性となる映像信号が書き込まれる、表示装置。【選択図】図５

Description

本発明の実施形態は、表示装置に関する。

電界制御複屈折（ＥＣＢ）等のモードを用いた液晶表示装置の場合、隣接する画素の極性と配向膜のラビング方向との関係によって、液晶分子が不所望の横電界の影響を受け、一部の領域で液晶分子の配向の不整合（ディスクリネーション）が発生する。ディスクリネーションは、画像が表示された際に、残像、ぼやけ、コントラスト比の低下等の種々の表示不良の要因となるので、無くす必要がある。

ディスクリネーション発生個所を遮光膜等で遮光する方法は最も確実であるが、遮光膜を拡張した分だけ表示に寄与する開口部の面積を低下させてしまう問題がある。このような問題に対処するために、ある画素極性に対して、ディスクリネーションが発生しない方向にラビングする方法（特許文献１など）や、ライン反転駆動を適用する方法（特許文献２及び３など）等が知られている。

例えば反射型液晶表示装置の場合、観察する方位角によって反射率やコントラスト比（ＣＲ）が異なる。これらの反射率やコントラスト比といった光学特性を最適化した条件でラビング方向を設定したとしても、カラム反転駆動を適用した場合には、極性が異なる隣接画素間の横電界の影響により、ディスクリネーションが発生しうる。このため、ディスクリネーションの発生を抑制するためには、ライン反転駆動を適用することが望ましい。しかしながら、同一ソース配線に対して１乃至数画素ライン毎に極性が反転する映像信号を供給するライン反転駆動を適用した場合には、同一ソース配線に対して１フレーム期間に同一極性の映像信号を供給するカラム反転駆動を適用した場合と比較して、消費電力が高くなってしまうという問題点がある。

特開２００２−６２５３６号公報 特開２００４−１１８０４８号公報 特開２０１１−２２７１４０号公報

本実施形態の目的は、表示品位を改善するとともに省電力化が可能な表示装置を提供することにある。

本実施形態によれば、
第１方向に並んだ第１副画素及び第２副画素を含む第１画素ラインと、第１方向に並んだ第３副画素及び第４副画素を含み、前記第１画素ラインの第２方向に並んだ第２画素ラインと、複数のゲート配線を含むゲート配線群と、複数のソース配線を含むソース配線群と、前記第１及び第２画素ラインの各副画素に書き込む映像信号を生成し、前記ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、前記表示駆動部は、隣り合う前記ソース配線の信号極性を逆極性とする映像信号を１フレーム期間に亘って極性を変化させることなく供給し、前記第１画素ラインの各副画素には、互いに同一極性となる映像信号が書き込まれ、前記第２画素ラインの各副画素には、互いに同一極性であって且つ前記第１画素ラインに書き込まれる映像信号の極性とは逆極性となる映像信号が書き込まれる、表示装置が提供される。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。 図２は、液晶表示装置ＤＳＰの断面を示す概略図である。 図３は、第１配向膜ＡＬ１の配向処理方向ＡＰ１と第２配向膜ＡＬ２の配向処理方向ＡＰ２と関係を説明するための図である。 図４は、実験結果を示す図であり、図中の（Ａ）は回転角θに対する反射率（％）の測定結果を示し、図中の（Ｂ）は回転角θに対するコントラスト比の測定結果を示す。 図５は、表示領域における画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。 図６は、図５に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。 図７は、図６で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。 図８は、図５に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。 図９は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１０は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１１は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１２は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１３は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１４は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１５は、図１４に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。 図１６は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１７は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１８は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１９は、液晶表示装置ＤＳＰの他の構成を概略的に示す斜視図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。

液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣなどを備えている。

液晶表示パネルＰＮＬは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲに対向配置された対向基板（第２基板）ＣＴと、を備えている。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいてマトリクス状に配列された複数の主画素（あるいは単位画素）ＰＸを備えている。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣは、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。

液晶表示パネルＰＮＬは、一例では、外光や補助光といった表示面側からの入射光を各主画素ＰＸで選択的に反射させることで画像を表示する反射表示機能を備えた反射型である。このような反射型の液晶表示パネルＰＮＬに対しては、対向基板ＣＴと対向する側に補助光源としてフロントライトユニットを配置しても良い。なお、液晶表示パネルＰＮＬは、別途アレイ基板ＡＲの背面側に配置したバックライトユニットからの光を各主画素ＰＸで選択的に透過させることで画像を表示する透過表示機能を備えた透過型であっても良いし、透過表示機能及び反射表示機能を備えた半透過型であっても良い。

一例では、カラー画像を構成する最小単位である主画素ＰＸは、後述するように、赤色を表示する副画素ＰＲ、緑色を表示する副画素ＰＧ、及び、青色を表示する副画素ＰＢを含んでいる。また、主画素ＰＸは、さらに他の色（例えば、黄色、薄い青色、薄い赤色、実質的に透明、白色など）の副画素を含んでいても良い。

図２は、液晶表示装置ＤＳＰの断面を示す概略図である。ここでは、反射型の液晶表示パネルＰＮＬを適用した液晶表示装置ＤＳＰについて、１つの主画素ＰＸが副画素ＰＲ、副画素ＰＧ、及び、副画素ＰＢを含んでいる場合について説明する。

液晶表示装置ＤＳＰは、アレイ基板ＡＲ、対向基板ＣＴ、液晶層ＬＣ、及び、光学素子ＯＤを備えている。

アレイ基板ＡＲは、第１絶縁基板１０、スイッチング素子ＳＷ１乃至ＳＷ３、層間絶縁膜１１、画素電極（反射電極）ＰＥ１乃至ＰＥ３、第１配向膜ＡＬ１などを備えている。スイッチング素子ＳＷ１乃至ＳＷ３は、第１絶縁基板１０の対向基板ＣＴと対向する側に形成されている。スイッチング素子ＳＷ１は副画素ＰＲに配置され、スイッチング素子ＳＷ２は副画素ＰＧに配置され、スイッチング素子ＳＷ３は副画素ＰＢに配置されている。層間絶縁膜１１は、スイッチング素子ＳＷ１乃至ＳＷ３及び第１絶縁基板１１を覆っている。画素電極ＰＥ１乃至ＰＥ３は、層間絶縁膜１１の対向基板ＣＴと対向する側に形成されている。画素電極ＰＥ１乃至ＰＥ３は、例えばアルミニウムや銀などの光反射性を有する金属材料によって形成された反射層を含んでいる。画素電極ＰＥ１乃至ＰＥ３あるいは反射層は、ほぼ平坦な表面（鏡面）を有している。画素電極ＰＥ１は、副画素ＰＲに配置され、スイッチング素子ＳＷ１と電気的に接続されている。画素電極ＰＥ２は、副画素ＰＧに配置され、スイッチング素子ＳＷ２と電気的に接続されている。画素電極ＰＥ３は、副画素ＰＢに配置され、スイッチング素子ＳＷ３と電気的に接続されている。第１配向膜ＡＬ１は、画素電極ＰＥ１乃至ＰＥ３及び層間絶縁膜１１を覆っている。

対向基板ＣＴは、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦＲ、カラーフィルタＣＦＧ、カラーフィルタＣＦＢ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。カラーフィルタＣＦＲ、カラーフィルタＣＦＧ、カラーフィルタＣＦＢは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成され、それらの一部が遮光層ＢＭと重なっている。カラーフィルタＣＦＲは、赤色カラーフィルタであり、副画素ＰＲに配置され、画素電極ＰＥ１と対向している。カラーフィルタＣＦＧは、緑色カラーフィルタであり、副画素ＰＧに配置され、画素電極ＰＥ２と対向している。カラーフィルタＣＦＢは、青色カラーフィルタであり、副画素ＰＢに配置され、画素電極ＰＥ３と対向している。なお、主画素ＰＸがさらに他の色の副画素を含む場合、対応する色のカラーフィルタが当該副画素に配置される。一例では、赤色、緑色、青色とは異なる他の色のカラーフィルタとして、黄色、薄い青色、薄い赤色などのカラーフィルタを含んでいても良いし、実質的に透明あるいは白色のカラーフィルタを含んでいても良い。これらのカラーフィルタＣＦは、各々の色を表示する副画素に対応して配置される。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥは、主画素ＰＸの全域に亘って配置され、画素電極ＰＥ１乃至ＰＥ３と対向している。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。

これらのアレイ基板ＡＲ及び対向基板ＣＴは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向した状態で貼り合わされている。液晶層ＬＣは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。

光学素子ＯＤは、対向基板ＣＴの液晶層ＬＣに接する面とは反対側に配置されている。光学素子ＯＤは、例えば前方散乱フィルムＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。前方散乱フィルムＦＳは、例えば第２絶縁基板２０に接着されている。この前方散乱フィルムＦＳは、図示したように特定方向（図中の光源ＬＳ側）からの入射光は透過し、他の特定方向からの入射光を拡散させる機能を有している。なお、前方散乱フィルムＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、前方散乱フィルムＦＳに積層されている。この位相差板ＲＴは、１／４波長板である。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層して構成され、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。偏光板ＰＬは、位相差板ＲＴに積層されている。なお、前方散乱フィルムＦＳは、図示した位置に限らず、偏光板ＰＬに積層されていても良い。

次に、第１配向膜ＡＬ１の配向処理方向ＡＰ１及び第２配向膜ＡＬ２の配向処理方向ＡＰ２の最適化の一例について説明する。

図３は、第１配向膜ＡＬ１の配向処理方向ＡＰ１と第２配向膜ＡＬ２の配向処理方向ＡＰ２と関係を説明するための図である。ここでは、表示装置ＤＳＰの短辺方向を第１方向Ｘとし、表示装置ＤＳＰの長辺方向を第２方向Ｙとし、第１方向Ｘ及び第２方向Ｙは互いに直交しているものとする。第１方向Ｘと配向処理方向ＡＰ１との時計回りのなす角度をθとし、配向処理方向ＡＰ１と配向処理方向ＡＰ２とで規定される液晶分子のツイスト角をθｔとする。駆動ＩＣチップＩＣは、第２方向Ｙの負の側に位置するものとする。表示装置ＤＳＰにおいては、主画素ＰＸ１と主画素ＰＸ２とが第１方向Ｘに並び、主画素ＰＸ１の極性が主画素ＰＸ２の極性とは逆極性となる場合を想定する。なお、主画素ＰＸ１及び主画素ＰＸ２は、いずれも第１方向Ｘに並んだ副画素ＰＲ、ＰＧ、ＰＢを含んでいる。

このような表示装置ＤＳＰにおいて、以下の実験を行った。すなわち、光源ＬＳは図示した第２方向Ｙの正の方向に固定し、受光部ＲＥは図示した第２方向Ｙの負の方向に固定し、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面内で表示装置ＤＳＰを時計回りに回転させたときの反射率及びコントラスト比を測定した。なお、ツイスト角θｔは７０°とし、なす角度θは表示装置ＤＳＰを回転させたときの回転角に相当する。反射率及びコントラスト比の測定は、なす角度（あるいは回転角）が０°から３６０°までの範囲で行った。

図４は、実験結果を示す図であり、図中の（Ａ）は回転角θに対する反射率（％）の測定結果を示し、図中の（Ｂ）は回転角θに対するコントラスト比の測定結果を示す。図示したように、高反射率が得られる回転角と、高コントラスト比が得られる回転角とは必ずしも一致しない。図示した実験結果に基づき、回転角θが１５０°より大きく１８０°より小さいときに反射率及びコントラスト比といった光学特性が良好となることが確認された。ここでは、光学特性を最適化するための条件の一つとして、回転角θは１５８．５°に設定した。一方で、この実験では、第１方向Ｘに隣り合う主画素の極性が異なるカラム反転駆動が適用されている。回転角θを６８．５°に設定した場合には、ディスクリネーションに起因した表示不良は確認されなかったが、回転角θを１５８．５°に設定した場合には、ディスクリネーションに起因した表示不良が確認された。つまり、反射率及びコントラスト比といった光学特性を最適化するための回転角θと、ディスクリネーションを抑制するための回転角θとが一致しない。

そこで、本実施形態においては、光学特性を最適化するための回転角θ（＝１５８．５°）に設定しながら、ディスクリネーションを抑制する手法について検討する。ディスクリネーションは、第１方向Ｘに隣り合う画素間で極性が異なる場合に発生しうる。このため、第１方向Ｘに並んだ画素の極性が同一となるライン反転駆動を適用することで、ディスクリネーションを抑制することが可能となる。しかしながら、ライン反転駆動では、カラム反転駆動と比較して消費電力が高くなるという課題がある。このため、実質的にカラム反転駆動を適用しながら、第１方向Ｘに並んだ画素の極性を揃える擬似ライン反転駆動を適用することで、光学特性の最適化及びディスクリネーションの抑制による表示品位の改善と、省電力化とを両立することが可能となる。以下にその具体的な手法についていくつか説明する。

図５は、表示領域における画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。

図示した表示領域ＤＡの一部は、複数のゲート配線Ｇ１乃至Ｇ４を含むゲート配線群と、複数のソース配線Ｓ１乃至Ｓ７を含むソース配線群と、複数の主画素ＰＸと、を備えている。図示した画素レイアウトでは、表示領域における一部の主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３が図示されている。主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３はそれぞれ第２方向Ｙに並び、主画素ＰＸ１１及びＰＸ２１、主画素ＰＸ１２及びＰＸ２２、及び、主画素ＰＸ１３及びＰＸ２３はそれぞれ第１方向Ｘに並んでいる。主画素ＰＸ１１に着目すると、主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＢ１１を含んでいる。他の主画素についても、同様に、３つの副画素を含んでいる。なお、図中の「ＰＲｎ」、「ＰＧｎ」、及び、「ＰＢｎ」は、それぞれ主画素ＰＸｎにおける赤色の副画素、緑色の副画素、及び、青色の副画素を示しており、ｎは正の整数である。
図示した例では、副画素ＰＲ１１、ＰＧ１１、ＰＢ１１、ＰＲ２１、ＰＧ２１、ＰＢ２１は、ゲート配線Ｇ１及びゲート配線Ｇ２の間に位置し、第１方向Ｘに並んでいる。副画素ＰＲ１２、ＰＧ１２、ＰＢ１２、ＰＲ２２、ＰＧ２２、ＰＢ２２は、ゲート配線Ｇ２及びゲート配線Ｇ３の間に位置し、第１方向Ｘに並んでいる。副画素ＰＲ１１及びＰＲ１２は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＧ１１及びＰＧ１２は、ソース配線Ｓ２及びＳ３の間に位置し、第２方向Ｙに並んでいる。副画素ＰＢ１１及びＰＢ１２は、ソース配線Ｓ３及びＳ４の間に位置し、第２方向Ｙに並んでいる。副画素ＰＲ２１及びＰＲ２２は、ソース配線Ｓ４及びＳ５の間に位置し、第２方向Ｙに並んでいる。副画素ＰＧ２１及びＰＧ２２は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。副画素ＰＢ２１及びＰＢ２２は、ソース配線Ｓ６及びＳ７の間に位置し、第２方向Ｙに並んでいる。なお、図示した副画素は、いずれも第２方向Ｙに延出した縦長形状（長方形状）である。また、図示した副画素は、いずれも同等の大きさに形成されているが、一部の副画素が他の副画素よりも大きく形成されていたり、小さく形成されていたりしても良い。

ゲート配線Ｇ１乃至Ｇ４は、概ね第１方向Ｘに沿って延出し、第２方向Ｙに並んでいる。ソース配線Ｓ１乃至Ｓ７は、概ね第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。主画素ＰＸ１１に着目すると、副画素ＰＲ１１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。スイッチング素子ＳＷ１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。画素電極ＰＥ１は、スイッチング素子ＳＷ１と電気的に接続されている。副画素ＰＧ１１は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。スイッチング素子ＳＷ２は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。画素電極ＰＥ２は、スイッチング素子ＳＷ２と電気的に接続されている。副画素ＰＢ１１は、スイッチング素子ＳＷ３及び画素電極ＰＥ３を備えている。スイッチング素子ＳＷ３は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。画素電極ＰＥ３は、スイッチング素子ＳＷ３と電気的に接続されている。

同様に、主画素ＰＸ２１においては、副画素ＰＲ２１のスイッチング素子ＳＷはゲート配線Ｇ１、ソース配線Ｓ５、及び、画素電極ＰＥと電気的に接続され、副画素ＰＧ２１のスイッチング素子ＳＷはゲート配線Ｇ２、ソース配線Ｓ５、及び、画素電極ＰＥと電気的に接続され、副画素ＰＢ２１のスイッチング素子ＳＷはゲート配線Ｇ１、ソース配線Ｓ７、及び、画素電極ＰＥと電気的に接続されている。第１方向Ｘに並ぶ主画素は、上記の主画素ＰＸ１１及び主画素ＰＸ２１と同様に構成されている。主画素ＰＸ１３は主画素ＰＸ１１と同様に構成され、主画素ＰＸ２３は主画素ＰＸ２１と同様に構成されている。

主画素ＰＸ１２においては、副画素ＰＲ１２のスイッチング素子ＳＷはゲート配線Ｇ３、ソース配線Ｓ２、及び、画素電極ＰＥと電気的に接続され、副画素ＰＧ１２のスイッチング素子ＳＷはゲート配線Ｇ２、ソース配線Ｓ２、及び、画素電極ＰＥと電気的に接続され、副画素ＰＢ１２のスイッチング素子ＳＷはゲート配線Ｇ３、ソース配線Ｓ４、及び、画素電極ＰＥと電気的に接続されている。主画素ＰＸ２２においては、副画素ＰＲ２２のスイッチング素子ＳＷはゲート配線Ｇ２、ソース配線Ｓ４、及び、画素電極ＰＥと電気的に接続され、副画素ＰＧ２２のスイッチング素子ＳＷはゲート配線Ｇ３、ソース配線Ｓ６、及び、画素電極ＰＥと電気的に接続され、副画素ＰＢ２２のスイッチング素子ＳＷはゲート配線Ｇ２、ソース配線Ｓ６、及び、画素電極ＰＥと電気的に接続されている。

第１方向Ｘに並んだ主画素からなる画素ラインのうち、例えば奇数番目の画素ラインについては上記の主画素ＰＸ１１及び主画素ＰＸ２１と同様に構成され、偶数番目の画素ラインについては上記の主画素ＰＸ１２及び主画素ＰＸ２２と同様に構成される。

表示駆動部ＤＤは、このような画素レイアウトの表示領域ＤＡに画像を表示するための各種信号を供給する。表示駆動部ＤＤは、信号処理部ＳＰ、ゲートドライバＧＤ、ソースドライバＳＤなどを備えている。信号処理部ＳＰは、外部からの入力信号を処理してゲートドライバＧＤやソースドライバＳＤなどを制御する。また、信号処理部ＳＰは、各副画素に書き込むべき映像信号を生成する。ゲートドライバＧＤには、ゲート配線Ｇ１乃至Ｇ４が接続されている。ゲートドライバＧＤは、信号処理部ＳＰによる制御に基づき、ゲート配線Ｇ１乃至Ｇ４に対して順次制御信号を出力する。ソースドライバＳＤには、ソース配線Ｓ１乃至Ｓ７が接続されている。ソースドライバＳＤは、信号処理部ＳＰによって生成された映像信号をソース配線Ｓ１乃至Ｓ７の各々に対して出力する出力端子Video（１）乃至出力端子Video（４）を有している。

より具体的には、ソースドライバＳＤは、ラインバッファＬＢを内蔵している。ソースドライバＳＤにおいて、出力端子Video（１）乃至出力端子Video（４）は、ラインバッファＬＢ及び信号処理部ＳＰと電気的に接続されている。また、出力端子Video（１）はソース配線Ｓ１及びＳ３と電気的に接続され、出力端子Video（２）はソース配線Ｓ２及びＳ４と電気的に接続され、出力端子Video（３）はソース配線Ｓ５及びＳ７と電気的に接続され、出力端子Video（４）はソース配線Ｓ６及びＳ８（図示せず）と電気的に接続されている。ソース配線Ｓ１と出力端子Video（１）との間、ソース配線Ｓ２と出力端子Video（２）との間、ソース配線Ｓ５と出力端子Video（３）との間、及び、ソース配線Ｓ６と出力端子Video（４）との間には、同一の期間でオン（導通状態）及びオフ（非導通状態）が切り替わるスイッチＳＷＡが介在している。ソース配線Ｓ３と出力端子Video（１）との間、ソース配線Ｓ４と出力端子Video（２）との間、ソース配線Ｓ７と出力端子Video（３）との間、及び、ソース配線Ｓ８と出力端子Video（４）との間には、同一の期間でオン（導通状態）及びオフ（非導通状態）が切り替わるスイッチＳＷＢが介在している。スイッチＳＷＡ及びＳＷＢのオン／オフは、例えば信号処理部ＳＰによって制御される。

信号処理部ＳＰは、映像信号の一部を出力端子Video（１）乃至Video（４）に出力する一方で、他の映像信号をラインバッファＬＢに出力する。ラインバッファＬＢは、信号処理部ＳＰから入力された映像信号を一時的に記憶する。一例では、信号処理部ＳＰは、１本の画素ライン分の映像信号を生成し、１／２画素ライン分の映像信号を出力端子Video（１）乃至Video（４）に出力する一方で、残りの１／２画素ライン分の映像信号をラインバッファＬＢに出力し、ラインバッファＬＢにて一時的に記憶される。このため、ラインバッファＬＢは、少なくとも１／２画素ライン分の映像信号を記憶可能な記憶容量を有していれば良い。映像信号の出力については、後に詳述する。

このような構成においては、１フレーム期間において各ソース配線Ｓ１乃至Ｓ７に出力される映像信号の極性は変わらず、しかも、隣り合うソース配線に出力される映像信号の極性は逆極性である。図示した例では、ある１フレーム期間において、奇数番目のソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７に出力される映像信号の極性は正（＋）であり、偶数番目のソース配線Ｓ２、Ｓ４、Ｓ６、Ｓ８に出力される映像信号の極性は負（−）である。なお、図示した１フレーム期間の次の１フレーム期間においては、奇数番目のソース配線に出力される映像信号の極性は負（−）であり、偶数番目のソース配線に出力される映像信号の極性は正（＋）である。つまり、本構成においては、カラム反転駆動が適用されている。

一方で、図示した１フレーム期間において、各画素ラインの副画素に書き込まれた映像信号の極性は同一であり、しかも、隣り合う画素ラインの映像信号の極性は逆極性である。図示した例では、奇数番目の画素ラインの副画素、例えば副画素ＰＲ１１、ＰＧ１１、ＰＢ１１、ＰＲ２１、ＰＧ２１、ＰＢ２１に書き込まれた映像信号の極性は正（＋）であり、偶数番目の画素ラインの副画素、例えば副画素ＰＲ１２、ＰＧ１２、ＰＢ１２、ＰＲ２２、ＰＧ２２、ＰＢ２２に書き込まれた映像信号の極性は負（−）である。なお、図示した１フレーム期間の次の１フレーム期間においては、奇数番目の画素ラインの映像信号の極性は負（−）であり、偶数番目の画素ラインの映像信号の極性は正（＋）である。つまり、本構成においては、ライン反転駆動と同等の極性分布が得られる。

なお、ここでの映像信号が正極性の場合とは、共通電極ＣＥの電位に対して画素電極ＰＥに書き込まれた映像信号の電位が高い場合に相当し、映像信号が負極性の場合とは、共通電極ＣＥの電位に対して画素電極ＰＥに書き込まれた映像信号の電位が低い場合に相当する。

図６は、図５に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。

図中において、「Ｒｎ」「Ｇｎ」「Ｂｎ」との記載は、それぞれ副画素ＰＲｎ、ＰＧｎ、ＰＢｎの画素電極に書き込まれる映像信号を示しており、下線を付した映像信号と下線を付していない映像信号とでは極性が異なることを示している。一例では、下線を付していない映像信号を正極性とし、下線を付した映像信号を負極性とする。なお、ｎは正の整数である。

図中の（Ａ）は、ゲート配線Ｇ１に接続されたスイッチング素子を導通状態とし、当該スイッチング素子を介して映像信号を書き込む場合（ゲート配線Ｇ１が選択された水平走査期間）を示している。すなわち、信号処理部ＳＰは、図５に示した１番目の画素ライン用の映像信号（Ｒ１１、Ｇ１１、Ｂ１１、Ｒ２１、Ｇ２１、Ｂ２１…）を生成した後、ラインバッファＬＢに対して映像信号（Ｒ１１、Ｂ１１、Ｇ２１…）を出力する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１１、Ｒ２１、Ｂ２１…）を出力する。これにより、副画素ＰＧ１１、ＰＲ２１、ＰＢ２１にそれぞれ映像信号が書き込まれる。ラインバッファＬＢは、映像信号（Ｒ１１、Ｂ１１、Ｇ２１…）を一時的に記憶する。

図中の（Ｂ）は、ゲート配線Ｇ２に接続されたスイッチング素子を導通状態とし、当該スイッチング素子を介して映像信号を書き込む場合（ゲート配線Ｇ２が選択された水平走査期間）を示している。すなわち、信号処理部ＳＰは、図５に示した２番目の画素ライン用の映像信号（Ｒ１２、Ｇ１２、Ｂ１２、Ｒ２２、Ｇ２２、Ｂ２２…）を生成した後、ラインバッファＬＢに対して映像信号（Ｒ１２、Ｂ１２、Ｇ２２…）を出力する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１２、Ｒ２２、Ｂ２２…）を出力する。なお、ラインバッファＬＢは、記憶していた映像信号（Ｒ１１、Ｂ１１、Ｇ２１…）を液晶表示パネルＰＮＬに対して出力した後に、信号処理部ＳＰからの映像信号（Ｒ１２、Ｂ１２、Ｇ２２…）を一時的に記憶する。これにより、副画素ＰＲ１１、ＰＧ１２、ＰＢ１１、ＰＲ２２、ＰＧ２１、ＰＢ２２にそれぞれ映像信号が書き込まれる。

図中の（Ｃ）は、ゲート配線Ｇ３に接続されたスイッチング素子を導通状態とし、当該スイッチング素子を介して映像信号を書き込む場合（ゲート配線Ｇ３が選択された水平走査期間）を示している。すなわち、信号処理部ＳＰは、図５に示した３番目の画素ライン用の映像信号（Ｒ１３、Ｇ１３、Ｂ１３、Ｒ２３、Ｇ２３、Ｂ２３…）を生成した後、ラインバッファＬＢに対して映像信号（Ｒ１３、Ｂ１３、Ｇ２３…）を出力する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１３、Ｒ２３、Ｂ２３…）を出力する。なお、ラインバッファＬＢは、記憶していた映像信号（Ｒ１２、Ｂ１２、Ｇ２２…）を液晶表示パネルＰＮＬに対して出力した後に、信号処理部ＳＰからの映像信号（Ｒ１３、Ｂ１３、Ｇ２３…）を一時的に記憶する。これにより、副画素ＰＲ１２、ＰＧ１３、ＰＢ１２、ＰＲ２３、ＰＧ２２、ＰＢ２３にそれぞれ映像信号が書き込まれる。

図中の（Ｄ）は、ゲート配線Ｇ４に接続されたスイッチング素子を導通状態とし、当該スイッチング素子を介して映像信号を書き込む場合（ゲート配線Ｇ４が選択された水平走査期間）を示している。すなわち、信号処理部ＳＰは、図示しない４番目の画素ライン用の映像信号（Ｒ１４、Ｇ１４、Ｂ１４、Ｒ２４、Ｇ２４、Ｂ２４…）を生成した後、ラインバッファＬＢに対して映像信号（Ｒ１４、Ｂ１４、Ｇ２４…）を出力する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１４、Ｒ２４、Ｂ２４…）を出力する。なお、ラインバッファＬＢは、記憶していた映像信号（Ｒ１３、Ｂ１３、Ｇ２３…）を液晶表示パネルＰＮＬに対して出力した後に、信号処理部ＳＰからの映像信号（Ｒ１４、Ｂ１４、Ｇ２４…）を一時的に記憶する。これにより、副画素ＰＲ１３、ＰＧ１４、ＰＢ１３、ＰＲ２４、ＰＧ２３、ＰＢ２４にそれぞれ映像信号が書き込まれる。

図７は、図６で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。

ゲート配線Ｇ１が選択された水平走査期間（Ａ）には、ソース配線Ｓ３に映像信号Ｇ１１が出力され、ソース配線Ｓ５に映像信号Ｒ２１が出力され、ソース配線Ｓ７に映像信号Ｂ２１が出力される。

ゲート配線Ｇ２が選択された水平走査期間（Ｂ）には、ソース配線Ｓ１に映像信号Ｒ１１が出力され、ソース配線Ｓ２に映像信号Ｇ１２が出力され、ソース配線Ｓ３に映像信号Ｂ１１が出力され、ソース配線Ｓ４に映像信号Ｒ２２が出力され、ソース配線Ｓ５に映像信号Ｇ２１が出力され、ソース配線Ｓ６に映像信号Ｂ２２が出力される。

ゲート配線Ｇ３が選択された水平走査期間（Ｃ）には、ソース配線Ｓ２に映像信号Ｒ１２が出力され、ソース配線Ｓ３に映像信号Ｇ１３が出力され、ソース配線Ｓ４に映像信号Ｂ１２が出力され、ソース配線Ｓ５に映像信号Ｒ２３が出力され、ソース配線Ｓ６に映像信号Ｇ２２が出力され、ソース配線Ｓ７に映像信号Ｂ２３が出力される。

ゲート配線Ｇ４が選択された水平走査期間（Ｄ）には、ソース配線Ｓ１に映像信号Ｒ１３が出力され、ソース配線Ｓ２に映像信号Ｇ１４が出力され、ソース配線Ｓ３に映像信号Ｂ１３が出力され、ソース配線Ｓ４に映像信号Ｒ２４が出力され、ソース配線Ｓ５に映像信号Ｇ２３が出力され、ソース配線Ｓ６に映像信号Ｂ２４が出力される。

ソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも正極性（＋）である。また、ソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも負極性（−）である。

図８は、図５に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。

ゲート配線Ｇ２が選択された水平走査期間１Ｈ（Ｂ）は、第１期間Ｐ１と、この第１期間Ｐ１に続く第２期間Ｐ２とを有している。ゲート配線Ｇ３が選択された水平走査期間１Ｈ（Ｃ）は、第３期間Ｐ３と、この第３期間Ｐ３に続く第４期間Ｐ４とを有している。第１期間Ｐ１及び第３期間Ｐ３は、スイッチＳＷＡが導通状態であって、スイッチＳＷＢが非導通状態の期間である。第２期間Ｐ２及び第４期間Ｐ４は、スイッチＳＷＢが導通状態であってスイッチＳＷＡが非導通状態の期間である。

第１期間Ｐ１においては、出力端子Video（１）とソース配線Ｓ１とが電気的に接続され、出力端子Video（２）とソース配線Ｓ２とが電気的に接続され、出力端子Video（３）とソース配線Ｓ５とが電気的に接続され、出力端子Video（４）とソース配線Ｓ６とが電気的に接続される。出力端子Video（１）から出力された映像信号Ｒ１１は、ソース配線Ｓ１を介して副画素ＰＲ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｇ１２は、ソース配線Ｓ２を介して副画素ＰＧ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｇ２１は、ソース配線Ｓ５を介して副画素ＰＧ２１に書き込まれる。出力端子Video（４）から出力された映像信号Ｂ２２は、ソース配線Ｓ６を介して副画素ＰＢ２２に書き込まれる。

第２期間Ｐ２においては、出力端子Video（１）とソース配線Ｓ３とが電気的に接続され、出力端子Video（２）とソース配線Ｓ４とが電気的に接続され、出力端子Video（３）とソース配線Ｓ７とが電気的に接続され、出力端子Video（４）とソース配線Ｓ８とが電気的に接続される。出力端子Video（１）から出力された映像信号Ｂ１１は、ソース配線Ｓ３を介して副画素ＰＢ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ２２は、ソース配線Ｓ４を介して副画素ＰＲ２２に書き込まれる。出力端子Video（３）から出力された映像信号Ｒ３１は、ソース配線Ｓ７を介して副画素ＰＲ３１に書き込まれる。出力端子Video（４）から出力された映像信号Ｇ３２は、ソース配線Ｓ８を介して副画素ＰＧ３２に書き込まれる。

第３期間Ｐ３においては、第１期間Ｐ１と同様に、出力端子Video（１）とソース配線Ｓ１、出力端子Video（２）とソース配線Ｓ２、出力端子Video（３）とソース配線Ｓ５、出力端子Video（４）とソース配線Ｓ６とがそれぞれ電気的に接続される。出力端子Video（１）から出力されたダミーの映像信号ｄｍｙは、ソース配線Ｓ１に出力される。出力端子Video（２）から出力された映像信号Ｒ１２は、ソース配線Ｓ２を介して副画素ＰＲ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｒ２３は、ソース配線Ｓ５を介して副画素ＰＲ２３に書き込まれる。出力端子Video（４）から出力された映像信号Ｇ２２は、ソース配線Ｓ６を介して副画素ＰＧ２２に書き込まれる。

第４期間Ｐ４においては、第２期間Ｐ２と同様に、出力端子Video（１）とソース配線Ｓ３、出力端子Video（２）とソース配線Ｓ４、出力端子Video（３）とソース配線Ｓ７、出力端子Video（４）とソース配線Ｓ８とがそれぞれ電気的に接続される。出力端子Video（１）から出力された映像信号Ｇ１３は、ソース配線Ｓ３を介して副画素ＰＧ１３に書き込まれる。出力端子Video（２）から出力された映像信号Ｂ１２は、ソース配線Ｓ４を介して副画素ＰＢ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ２３は、ソース配線Ｓ７を介して副画素ＰＢ２３に書き込まれる。出力端子Video（４）から出力された映像信号Ｒ３２は、ソース配線Ｓ８を介して副画素ＰＲ３２に書き込まれる。

主画素ＰＸ１２に着目すると、副画素ＰＲ１２に対して第３期間Ｐ３に映像信号が書き込まれ、副画素ＰＧ１２に対して第１期間Ｐ１に映像信号が書き込まれ、副画素ＰＢ１２に対して第４期間Ｐ４に映像信号が書き込まれる。主画素ＰＸ２２に着目すると、副画素ＰＲ２２に対して第２期間Ｐ２に映像信号が書き込まれ、副画素ＰＧ２２に対して第３期間Ｐ３に映像信号が書き込まれ、副画素ＰＢ２２に対して第１期間Ｐ１に映像信号が書き込まれる。つまり、各主画素を構成するすべての副画素に映像信号を書き込むためには、少なくとも２本の画素ライン分の水平走査期間が必要である。

本実施形態によれば、各ソース配線に出力される映像信号の極性は１フレーム期間内で変わらず、第１方向Ｘに隣り合うソース配線の映像信号の極性は互いに逆極性である。つまり、カラム反転駆動が適用される。このため、同一ソース配線に対して１乃至数画素ライン毎に極性が反転する映像信号を供給するライン反転駆動を適用した場合と比較して、消費電力を低減することが可能となる。また、反射率及びコントラスト比といった光学特性が最適化された条件の下で、第１方向Ｘに隣り合う副画素の極性が同一となるため、隣り合う副画素間での不所望な横電界が抑制され、ディスクリネーションを抑制することが可能となる。したがって、表示品位を改善するとともに省電力化が可能となる。

なお、上記した例では、１つの出力端子Videoに対して２本のソース配線がスイッチを介して接続されており、１水平走査期間を２つの期間に分割してそれぞれのソース配線に映像信号を出力する場合について説明したが、１つの出力端子Videoに対して３本以上のソース配線がスイッチを介して接続されていても良く、その場合には１水平走査期間を必要な数の期間に分割してそれぞれのソース配線に映像信号を出力しても良い。

次に、本実施形態の他の構成例について以下に説明する。

図９は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

図示した画素レイアウトでは、表示領域における一部の主画素を示しており、主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３はそれぞれ第２方向Ｙに並び、主画素ＰＸ１１及びＰＸ２１、主画素ＰＸ１２及びＰＸ２２、及び、主画素ＰＸ１３及びＰＸ２３はそれぞれ第１方向Ｘに並んでいる。主画素ＰＸ１１に着目すると、主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＢ１１、副画素ＰＷ１１を含んでいる。他の主画素についても、同様に、４つの副画素を含んでいる。なお、図中の「ＰＲｎ」、「ＰＧｎ」、「ＰＢｎ」、及び、「ＰＷｎ」は、それぞれ主画素ＰＸｎにおける赤色の副画素、緑色の副画素、青色の副画素、及び、第４の色（例えば白色）の副画素を示しており、ｎは正の整数である。この点については、以下の他の構成例についても同様である。
図示した例では、副画素ＰＧ１１、ＰＲ１１、ＰＧ２１、ＰＲ２１は、第１方向Ｘに並んでいる。副画素ＰＢ１１、ＰＷ１１、ＰＢ２１、ＰＷ２１は、第１方向Ｘに並んでいる。副画素ＰＧ１２、ＰＲ１２、ＰＧ２２、ＰＲ２２は、第１方向Ｘに並んでいる。副画素ＰＢ１２、ＰＷ１２、ＰＢ２２、ＰＷ２２は、第１方向Ｘに並んでいる。副画素ＰＧ１１、ＰＢ１１、ＰＧ１２、ＰＢ１２は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＲ１１、ＰＷ１１、ＰＲ１２、ＰＷ１２は、ソース配線Ｓ３及びＳ４の間に位置し、第２方向Ｙに並んでいる。副画素ＰＧ２１、ＰＢ２１、ＰＧ２２、ＰＢ２２は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。副画素ＰＲ２１、ＰＷ２１、ＰＲ２２、ＰＷ２２は、ソース配線Ｓ７及びＳ８の間に位置し、第２方向Ｙに並んでいる。ゲート配線Ｇ１は、副画素ＰＧ１１及びＰＢ１１の間、副画素ＰＲ１１及びＰＷ１１の間、副画素ＰＧ２１及びＰＢ２１の間、副画素ＰＲ２１及びＰＷ２１の間に位置している。ゲート配線Ｇ２は、副画素ＰＧ１２及びＰＢ１２の間、副画素ＰＲ１２及びＰＷ１２の間、副画素ＰＧ２２及びＰＢ２２の間、副画素ＰＲ２２及びＰＷ２２の間に位置している。なお、図示した副画素は、例えばいずれも正方形状であり、いずれも同等の大きさに形成されているが、一部の副画素が他の副画素よりも大きく形成されていたり、小さく形成されていたりしても良い。

主画素ＰＸ１１において、副画素ＰＲ１１のスイッチング素子は、ゲート配線Ｇ１、ソース配線Ｓ３、及び、画素電極と電気的に接続されている。このような接続状態は、以下、『副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている』などと簡略化して記載することとする。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ８と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ７と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＲ１２は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＢ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２２において、副画素ＰＲ２２は、ゲート配線Ｇ２及びソース配線Ｓ７と電気的に接続されている。副画素ＰＧ２２は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ８と電気的に接続されている。

第１方向Ｘに並んだ副画素からなる画素ラインのうち、１番目の画素ラインは５番目の画素ラインと同様に構成され、２番目の画素ラインは６番目の画素ラインと同様に構成される。つまり、ｍ番目の画素ラインは（ｍ＋４）番目の画素ラインと同様に構成される。換言すると、第２方向Ｙに並んだ主画素について、奇数番目の主画素はいずれも同様に構成され、また、偶数番目の主画素はいずれも同様に構成される。

１フレーム期間において、ソース配線Ｓ１、Ｓ４、Ｓ６、Ｓ７には負極性の映像信号（−）が供給され、ソース配線Ｓ２、Ｓ３、Ｓ５、Ｓ８には正極性の映像信号（＋）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１１に映像信号（−）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＧ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＲ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＷ１１に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＢ２１に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＷ２１に映像信号（−）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＲ２１に映像信号（＋）が書き込まれる。なお、ゲート配線Ｇ３が選択された水平走査期間では、当該ゲート配線Ｇ３について、ゲート配線Ｇ１が選択された水平走査期間と同様に映像信号が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＧ１２に映像信号（−）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＢ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＷ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＲ１２に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＢ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＧ２２に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＲ２２に映像信号（−）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＷ２２に映像信号（＋）が書き込まれる。

このような構成例においても、各ソース配線に出力される映像信号の極性は１フレーム期間内で変わらず、カラム反転駆動が適用される。また、第１方向Ｘに隣り合う副画素の極性が同一となるため、ディスクリネーションを抑制することが可能となる。したがって、表示品位を改善するとともに省電力化が可能となる。加えて、この構成例では、各水平走査期間において、各ソース配線から対応する副画素に対して映像信号を書き込むことができるため、映像信号の並べ替えを行う必要がなく、ラインバッファが不要となる。

図１０は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

主画素ＰＸ１１、ＰＸ１２、ＰＸ２１、及び、ＰＸ２２のレイアウトは、図示した通りである。主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＢ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＲ２１、副画素ＰＧ２１、副画素ＰＷ２１を含んでいる。主画素ＰＸ１２は、副画素ＰＲ１２、副画素ＰＧ１２、副画素ＰＷ１２を含んでいる。主画素ＰＸ２２は、副画素ＰＲ２２、副画素ＰＧ２２、副画素ＰＢ２２を含んでいる。
図示した例では、副画素ＰＲ１０、ＰＧ１１、ＰＢ１１、ＰＲ２０、ＰＧ２１、ＰＷ２１は、ゲート配線Ｇ１及びＧ２の間に位置している。副画素ＰＲ１１、ＰＧ１２、ＰＷ１２、ＰＲ２１、ＰＧ２２、ＰＢ２２は、ゲート配線Ｇ２及びＧ３の間に位置している。副画素ＰＲ１２、ＰＧ１３、ＰＢ１３、ＰＲ２２、ＰＧ２３、ＰＷ２３は、ゲート配線Ｇ３及びＧ４の間に位置している。副画素ＰＲ１０、ＰＧ１１、ＰＲ１１、ＰＧ１２、ＰＲ１２、ＰＧ１３は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＢ１１、ＰＷ１２、ＰＢ１３は、ソース配線Ｓ３及びＳ４の間に位置し、第２方向Ｙに並んでいる。副画素ＰＲ２０、ＰＧ２１、ＰＲ２１、ＰＧ２２、ＰＲ２２、ＰＧ２３は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。副画素ＰＷ２１、ＰＢ２２、ＰＷ２３は、ソース配線Ｓ７及びＳ８の間に位置し、第２方向Ｙに並んでいる。
副画素ＰＢ１１は、副画素ＰＲ１０及びＰＧ１１と第１方向Ｘに並んでいる。副画素ＰＷ１２は、副画素ＰＲ１１及びＰＧ１２と第１方向Ｘに並んでいる。副画素ＰＢ１３は、副画素ＰＲ１２及びＰＧ１３と第１方向Ｘに並んでいる。主画素ＰＸ１１に着目すると、副画素ＰＧ１１及びＰＢ１１はソース配線Ｓ２及びＳ３を挟んで第１方向Ｘに並び、副画素ＰＧ１１及びＰＲ１１はゲート配線Ｇ２を挟んで第２方向Ｙに並んでいる。主画素ＰＸ１２に着目すると、副画素ＰＧ１２及びＰＷ１２はソース配線Ｓ２及びＳ３を挟んで第１方向Ｘに並び、副画素ＰＧ１２及びＰＲ１２はゲート配線Ｇ３を挟んで第２方向Ｙに並んでいる。副画素ＰＢ１１及びＰＷ１２は、ゲート配線Ｇ２を挟んで第２方向Ｙに並んでいる。
図示した副画素においては、第２方向Ｙに並んだ各副画素はいずれも同等の大きさに形成されている。第１方向Ｘに隣り合う副画素の大きさは互いに異なる。例えば、副画素ＰＢ１１は、副画素ＰＧ１１よりも大きく形成され、一例では、副画素ＰＧ１１の約２倍の大きさに形成されている。同様に、副画素ＰＷ１２は、副画素ＰＧ１２よりも大きく形成され、一例では、副画素ＰＧ１２の約２倍の大きさに形成されている。第２方向Ｙに並んだ副画素ＰＧ１１及びＰＲ１１は例えばいずれも正方形状であり、副画素ＰＢ１１は第２方向Ｙに延出した縦長形状（長方形状）である。

主画素ＰＸ１１において、副画素ＰＲ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＢ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ２及びソース配線Ｓ７と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＲ１２は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ３及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ２２において、副画素ＰＲ２２は、ゲート配線Ｇ３及びソース配線Ｓ５と電気的に接続されている。副画素ＰＧ２２は、ゲート配線Ｇ３及びソース配線Ｓ６と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ３及びソース配線Ｓ８と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ４、Ｓ６、Ｓ８には負極性の映像信号（−）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、副画素ＰＲ１０、ＰＧ１１、ＰＢ１１、ＰＲ２０、ＰＧ２１、ＰＷ２１にそれぞれ書き込まれるべき映像信号のうち、ソース配線Ｓ１を介して副画素ＰＲ１０に映像信号（＋）が書き込まれ、また、ソース配線Ｓ５を介して副画素ＰＲ２０に映像信号（＋）が書き込まれる。なお、この水平走査期間において、副画素ＰＧ１１、ＰＢ１１、ＰＧ２１、ＰＷ２１にそれぞれ書き込まれるべき映像信号はラインバッファにて一時的に記憶される。

ゲート配線Ｇ２が選択された水平走査期間には、副画素ＰＲ１１、ＰＧ１２、ＰＷ１２、ＰＲ２１、ＰＧ２２、ＰＢ２２にそれぞれ書き込まれるべき映像信号のうち、ソース配線Ｓ２を介して副画素ＰＲ１１に映像信号（−）が書き込まれ、また、ソース配線Ｓ６を介して副画素ＰＲ２１に映像信号（−）が書き込まれる。なお、この水平走査期間において、ラインバッファに記憶されていた副画素ＰＧ１１、ＰＢ１１、ＰＧ２１、ＰＷ２１にそれぞれ書き込まれるべき映像信号はそれぞれソース配線に出力される一方で、副画素ＰＧ１２、ＰＷ１２、ＰＧ２２、ＰＢ２２にそれぞれ書き込まれるべき映像信号はラインバッファにて一時的に記憶される。このとき、ソース配線Ｓ１を介して副画素ＰＧ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＢ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＷ２１に映像信号（＋）が書き込まれる。

このような構成例においても、上記の構成例と同様の効果が得られる。なお、主画素ＰＸ１１及びＰＸ２１の各副画素に映像信号を書き込むためには、一部の映像信号を１水平走査期間に一時的に記憶して映像信号の並べ替えが必要であり、ラインバッファが必要となる。

図１１は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３のレイアウトは、図示した通りである。主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＢ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＲ２１、副画素ＰＧ２１、副画素ＰＷ２１を含んでいる。主画素ＰＸ１２は、副画素ＰＲ１２、副画素ＰＧ１２、副画素ＰＷ１２を含んでいる。主画素ＰＸ２２は、副画素ＰＲ２２、副画素ＰＧ２２、副画素ＰＢ２２を含んでいる。主画素ＰＸ１３は、副画素ＰＲ１３、副画素ＰＧ１３、副画素ＰＢ１３を含んでいる。主画素ＰＸ２３は、副画素ＰＲ２３、副画素ＰＧ２３、副画素ＰＷ２３を含んでいる。
図示した例では、副画素ＰＧ１１、ＰＲ１１、ＰＧ２１、ＰＲ２１は、第１方向Ｘに並んでいる。副画素ＰＢ１１及びＰＷ２１は、第１方向Ｘに並んでいる。副画素ＰＧ１２、ＰＲ１２、ＰＧ２２、ＰＲ２２は、第１方向Ｘに並んでいる。副画素ＰＷ１２及びＰＢ２２は、第１方向Ｘに並んでいる。副画素ＰＧ１１及びＰＧ１２は、ソース配線Ｓ１及びＳ２の間に位置し、副画素ＰＢ１１を挟んで第２方向Ｙに並んでいる。副画素ＰＲ１１及びＰＲ１２は、ソース配線Ｓ３及びＳ４の間に位置し、副画素ＰＢ１１を挟んで第２方向Ｙに並んでいる。副画素ＰＧ２１及びＰＧ２２は、ソース配線Ｓ５及びＳ６の間に位置し、副画素ＰＷ２１を挟んで第２方向Ｙに並んでいる。副画素ＰＲ２１及びＰＲ２２は、ソース配線Ｓ７及びＳ８の間に位置し、副画素ＰＷ２１を挟んで第２方向Ｙに並んでいる。副画素ＰＢ１１は、副画素ＰＧ１１及びＰＲ１１とゲート配線Ｇ１を挟んで第２方向に並んでいる。副画素ＰＷ２１は、副画素ＰＧ２１及びＰＲ２１とゲート配線Ｇ１を挟んで第２方向に並んでいる。副画素ＰＷ１２は、副画素ＰＧ１２及びＰＲ１２とゲート配線Ｇ２を挟んで第２方向に並んでいる。副画素ＰＢ２２は、副画素ＰＧ２２及びＰＲ２２とゲート配線Ｇ２を挟んで第２方向に並んでいる。
図示した副画素においては、第１方向Ｘに並んだ各副画素はいずれも同等の大きさに形成されている。第２方向Ｙに隣り合う副画素の大きさは互いに異なる。例えば、副画素ＰＢ１１は、副画素ＰＧ１１よりも大きく形成され、一例では、副画素ＰＧ１１の約２倍の大きさに形成されている。同様に、副画素ＰＷ１２は、副画素ＰＧ１２よりも大きく形成され、一例では、副画素ＰＧ１２の約２倍の大きさに形成されている。第１方向Ｘに並んだ副画素ＰＧ１１及びＰＲ１１は例えばいずれも正方形状であり、副画素ＰＢ１１は第１方向Ｘに延出した縦長形状（長方形状）である。

主画素ＰＸ１１において、副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ８と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＲ１２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。

主画素ＰＸ２２において、副画素ＰＲ２２は、ゲート配線Ｇ２及びソース配線Ｓ８と電気的に接続されている。副画素ＰＧ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ７と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ４、Ｓ６、Ｓ７には負極性の映像信号（−）が供給され、ソース配線Ｓ２、Ｓ３、Ｓ５、Ｓ８には正極性の映像信号（＋）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ２を介して副画素ＰＧ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＲ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＢ１１に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＷ２１に映像信号（−）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＲ２１に映像信号（＋）が書き込まれる。なお、ゲート配線Ｇ３が選択された水平走査期間では、当該ゲート配線Ｇ３について、ゲート配線Ｇ１が選択された水平走査期間と同様に映像信号が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＷ１２に映像信号（−）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＧ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＲ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＢ２２に映像信号（−）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＲ２２に映像信号（＋）が書き込まれる。

このような構成例においても、上記の構成例と同様の効果が得られる。加えて、この構成例では、各水平走査期間において、各ソース配線から対応する副画素に対して映像信号を書き込むことができるため、ラインバッファが不要となる。

図１２は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３のレイアウトは、図示した通りである。主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＧ１１、副画素ＰＷ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＲ２１、副画素ＰＷ２１を含んでいる。主画素ＰＸ１２は、副画素ＰＢ１２、副画素ＰＲ１２、副画素ＰＷ１２を含んでいる。主画素ＰＸ２２は、副画素ＰＢ２２、副画素ＰＧ２２、副画素ＰＷ２２を含んでいる。主画素ＰＸ１３は、副画素ＰＢ１３、副画素ＰＧ１３、副画素ＰＷ１３を含んでいる。主画素ＰＸ２３は、副画素ＰＢ２３、副画素ＰＲ２３、副画素ＰＷ２３を含んでいる。
図示した例では、副画素ＰＢ１１、ＰＷ１１、ＰＢ２１、ＰＷ２１は、第１方向Ｘに並んでいる。副画素ＰＧ１１、ＰＲ１２、ＰＧ２２、ＰＲ２１は、第１方向Ｘに並んでいる。副画素ＰＢ１２、ＰＷ１２、ＰＢ２２、ＰＷ２２は、第１方向Ｘに並んでいる。副画素ＰＢ１１、ＰＧ１１、ＰＢ１２は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＷ１１、ＰＲ１２、ＰＷ１２は、ソース配線Ｓ２及びＳ３の間に位置し、第２方向Ｙに並んでいる。副画素ＰＢ２１、ＰＧ２２、ＰＢ２２は、ソース配線Ｓ４及びＳ５の間に位置し、第２方向Ｙに並んでいる。副画素ＰＷ２１、ＰＲ２１、ＰＷ２２は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。ゲート配線Ｇ１は、副画素ＰＢ１１及びＰＧ１１の間、副画素ＰＷ１１及びＰＲ１２の間、副画素ＰＢ２１及びＰＧ２２の間、副画素ＰＷ２１及びＰＲ２１の間に位置している。ゲート配線Ｇ２は、副画素ＰＧ１１及びＰＢ１２の間、副画素ＰＲ１２及びＰＷ１２の間、副画素ＰＧ２２及びＰＢ２２の間、副画素ＰＲ２１及びＰＷ２２の間に位置している。なお、図示した副画素は、いずれも第２方向Ｙに延出した縦長形状（長方形状）である。また、図示した副画素は、いずれも同等の大きさに形成されているが、一部の副画素が他の副画素よりも大きく形成されていたり、小さく形成されていたりしても良い。
第２方向Ｙに並んだ２つの主画素は、一組の単位画素として機能し、各々の主画素から間引かれた色の副画素を共用する。つまり、一方の主画素から間引かれた色の副画素は、他方の主画素に含まれている。図示した例では、主画素ＰＸ１１及び主画素ＰＸ１２によって構成された単位画素に着目すると、主画素ＰＸ１１において赤色の副画素が間引かれる一方で主画素ＰＸ１２が副画素ＰＲ１２を含み、主画素ＰＸ１２において緑色の副画素が間引かれる一方で主画素ＰＸ１１が副画素ＰＧ１１を含む。つまり、主画素ＰＸ１１及び主画素ＰＸ１２によって構成された単位画素においては、緑色の副画素ＰＧ１１と、赤色の副画素ＰＲ１２とを共用している。しかも、これらの副画素ＰＧ１１及びＰＲ１２は、ゲート配線Ｇ１及びＧ２の間で第１方向Ｘに並んでいる。

主画素ＰＸ１１において、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＢ１２は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＲ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２２において、副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。副画素ＰＧ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ３、Ｓ４、Ｓ６には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ５には負極性の映像信号（−）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＧ１１に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＷ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＢ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＲ２１に映像信号（−）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＷ２１に映像信号（＋）が書き込まれる。なお、ゲート配線Ｇ３が選択された水平走査期間では、当該ゲート配線Ｇ３について、ゲート配線Ｇ１が選択された水平走査期間と同様に映像信号が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＲ１２に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＷ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＢ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２２に映像信号（−）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＷ２２に映像信号（＋）が書き込まれる。

なお、図示したような間引き構成では、ペアリング相手の主画素同士で映像信号の平均化処理が行われる。一例では、図５に示した信号処理部ＳＰは、主画素ＰＸ１１における緑色の副画素ＰＧ１１に書き込むべき映像信号Ｇ１１と、主画素ＰＸ１２における緑色の副画素（実際の主画素ＰＸ１２には含まれていない）に書き込むべき映像信号Ｇ１２と、に基づいて平均化処理を行い、補正映像信号を生成する。平均化処理としての補正映像信号の生成方法としては、映像信号Ｇ１１及び映像信号Ｇ１２に所定の係数を乗じた上で相加平均として算出する手法や、映像信号Ｇ１１及び映像信号Ｇ１２の相乗平均として算出する方法などが適用可能である。このように生成された補正映像信号は、ゲート配線Ｇ１が選択された水平走査期間においてソース配線Ｓ２に供給され、副画素ＰＧ１１に書き込まれる。同様にして、信号処理部ＳＰは、主画素ＰＸ１１における赤色の副画素（実際の主画素ＰＸ１１には含まれていない）に書き込むべき映像信号Ｒ１１と、主画素ＰＸ１２における赤色の副画素ＰＲ１１に書き込むべき映像信号Ｒ１２と、に基づいて平均化処理を行い、生成された補正映像信号を副画素ＰＲ１２に書き込む。

このような構成例においても、上記の構成例と同様の効果が得られる。加えて、この構成例では、各水平走査期間において、各ソース配線から対応する副画素に対して映像信号を書き込むことができるため、ラインバッファが不要となる。また、反射光が黄色く色付きやすい傾向の反射型の液晶表示パネルＰＮＬにおいては、赤色及び緑色の副画素よりも青色の副画素を多く配置したレイアウトを適用することで、反射光の不所望な色付きを抑制することができ、白色の色度を改善することが可能となる。また、白色の副画素をより多く配置したレイアウトを適用することで、単位画素あたりの反射率を向上することが可能となる。

図１３は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

図１３に示した例は、図１２に示した例と比較して、ソース配線の本数及び副画素とソース配線との接続関係が相違しており、副画素のレイアウトについては図１２に示した例と同一である。なお、副画素ＰＢ１１、ＰＧ１１、ＰＢ１２はソース配線Ｓ１及びＳ２の間に位置し、副画素ＰＷ１１、ＰＲ１２、ＰＷ１２はソース配線Ｓ３及びＳ４の間に位置し、副画素ＰＢ２１、ＰＧ２２、ＰＢ２２はソース配線Ｓ５及びＳ６の間に位置し、副画素ＰＷ２１、ＰＲ２１、ＰＷ２２はソース配線Ｓ７及びＳ８の間に位置している。

主画素ＰＸ１１において、副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ７と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ８と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＢ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。副画素ＰＲ１２は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ２２において、副画素ＰＧ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。副画素ＰＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ７と電気的に接続されている。

主画素ＰＸ１３において、副画素ＰＢ１３は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１３は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１３は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ２３において、副画素ＰＢ２３は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＲ２３は、ゲート配線Ｇ１及びソース配線Ｓ７と電気的に接続されている。副画素ＰＷ２３は、ゲート配線Ｇ１及びソース配線Ｓ８と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ４、Ｓ５、Ｓ８には負極性の映像信号（−）が供給され、ソース配線Ｓ２、Ｓ３、Ｓ６、Ｓ７には正極性の映像信号（＋）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＧ１１に映像信号（−）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＢ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＷ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＢ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＷ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＲ２１に映像信号（−）が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ２を介して副画素ＰＢ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＷ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＲ１２に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２２に映像信号（−）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＢ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＷ２２に映像信号（＋）が書き込まれる。

ゲート配線Ｇ３が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１３に映像信号（−）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＧ１３に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＷ１３に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＢ２３に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＲ２３に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＷ２３に映像信号（−）が書き込まれる。

このような構成例においても、図１２に示した例と同様の効果が得られる。加えて、同一フレーム期間において、赤色の副画素（ＰＲ１２、ＰＲ１４）、緑色の副画素（ＰＧ１１、ＰＧ１３）、青色の副画素（ＰＢ１１、ＰＢ１３）、及び、白色の副画素（ＰＷ１１、ＰＷ１３）については互いに極性が異なる。このため、赤色、緑色、青色、白色のそれぞれを単色表示した際に、フリッカーを低減することが可能となる。

図１４は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

主画素ＰＸ１１乃至ＰＸ１３、主画素ＰＸ２１乃至ＰＸ２３、及び、主画素ＰＸ３１乃至ＰＸ３３のレイアウトは、図示した通りである。主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＷ１１、副画素ＰＧ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＲ２１、副画素ＰＢ２１、副画素ＰＷ２１を含んでいる。主画素ＰＸ１２は、副画素ＰＷ１２、副画素ＰＢ１２、副画素ＰＧ１２を含んでいる。主画素ＰＸ２２は、副画素ＰＲ２２、副画素ＰＷ２２、副画素ＰＢ２２を含んでいる。主画素ＰＸ１３は、副画素ＰＢ１３、副画素ＰＷ１３、副画素ＰＧ１３を含んでいる。主画素ＰＸ２３は、副画素ＰＲ２３、副画素ＰＢ２３、副画素ＰＷ２３を含んでいる。
図示した例では、副画素ＰＢ１１、ＰＧ１１、ＰＢ２１は、第１方向Ｘに並んでいる。副画素ＰＷ１１、ＰＲ２１、ＰＷ２１は、第１方向Ｘに並んでいる。副画素ＰＢ１２、ＰＧ１２、ＰＢ２２は、第１方向Ｘに並んでいる。副画素ＰＷ１２、ＰＲ２２、ＰＷ２２は、第１方向Ｘに並んでいる。副画素ＰＢ１１、ＰＷ１１、ＰＢ１２、ＰＷ１２は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＧ１１、ＰＲ２１、ＰＧ１２、ＰＲ２２は、ソース配線Ｓ３及びＳ４の間に位置し、第２方向Ｙに並んでいる。副画素ＰＢ２１、ＰＷ２１、ＰＢ２２、ＰＷ２２は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。ゲート配線Ｇ１は、副画素ＰＢ１１及びＰＷ１１の間、副画素ＰＧ１１及びＰＲ２１の間、副画素ＰＢ２１及びＰＷ２１の間に位置している。ゲート配線Ｇ２は、副画素ＰＢ１２及びＰＷ１２の間、副画素ＰＧ１２及びＰＲ２２の間、副画素ＰＢ２２及びＰＷ２２の間に位置している。なお、図示した副画素は、いずれも第１方向Ｘに延出した横長形状（長方形状）である。また、図示した副画素は、いずれも同等の大きさに形成されているが、一部の副画素が他の副画素よりも大きく形成されていたり、小さく形成されていたりしても良い。
第１方向Ｘに並んだ２つの主画素は、一組の単位画素として機能し、各々の主画素から間引かれた色の副画素を共用する。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素に着目すると、主画素ＰＸ１１において赤色の副画素が間引かれる一方で主画素ＰＸ２１が副画素ＰＲ２１を含み、主画素ＰＸ２１において緑色の副画素が間引かれる一方で主画素ＰＸ１１が副画素ＰＧ１１を含む。つまり、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、緑色の副画素ＰＧ１１と、赤色の副画素ＰＲ２１とを共用している。しかも、これらの副画素ＰＧ１１及びＰＲ２１は、ソース配線Ｓ３及びＳ４の間で第２方向Ｙに並んでいる。

主画素ＰＸ１１において、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。なお、主画素ＰＸ１３、ＰＸ３１、及び、ＰＸ３３は、主画素ＰＸ１１と同様に構成される。

主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。なお、主画素ＰＸ２３は、主画素ＰＸ２１と同様に構成される。

主画素ＰＸ１２において、副画素ＰＷ１２は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＢ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。なお、主画素ＰＸ３２は、主画素ＰＸ１２と同様に構成される。

主画素ＰＸ２２において、副画素ＰＲ２２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。副画素ＰＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７、Ｓ９には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ４、Ｓ６、Ｓ８、Ｓ１０には負極性の映像信号（−）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＷ１１に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＧ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＲ２１に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＢ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＷ２１に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＢ３１に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＷ３１に映像信号（−）が書き込まれ、ソース配線Ｓ９を介して副画素ＰＧ３１に映像信号（＋）が書き込まれ、ソース配線Ｓ１０を介して副画素ＰＲ４１に映像信号（−）が書き込まれる。なお、ゲート配線Ｇ３が選択された水平走査期間では、当該ゲート配線Ｇ３について、ゲート配線Ｇ１が選択された水平走査期間と同様に映像信号が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＷ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＢ１２に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＲ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＧ１２に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＷ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＢ２２に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＷ３２に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＢ３２に映像信号（−）が書き込まれ、ソース配線Ｓ９を介して副画素ＰＲ４２に映像信号（＋）が書き込まれ、ソース配線Ｓ１０を介して副画素ＰＧ３２に映像信号（−）が書き込まれる。

図示したような間引き構成では、例えば、互いにペアリング相手である主画素ＰＸ１１及び主画素ＰＸ２１で映像信号の平均化処理が行われる。一例では、信号処理部ＳＰは、主画素ＰＸ１１における緑色の副画素ＰＧ１１に書き込むべき映像信号Ｇ１１と、主画素ＰＸ２１における緑色の副画素（実際の主画素ＰＸ２１には含まれていない）に書き込むべき映像信号Ｇ１２と、に基づいて平均化処理を行い、補正映像信号を生成する。生成された補正映像信号は、ゲート配線Ｇ１が選択された水平走査期間においてソース配線Ｓ３に供給され、副画素ＰＧ１１に書き込まれる。同様にして、信号処理部ＳＰは、主画素ＰＸ１１における赤色の副画素（実際の主画素ＰＸ１１には含まれていない）に書き込むべき映像信号Ｒ１１と、主画素ＰＸ２１における赤色の副画素ＰＲ２１に書き込むべき映像信号Ｒ１２と、に基づいて平均化処理を行い、生成された補正映像信号を副画素ＰＲ２１に書き込む。

図１５は、図１４に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。

ゲート配線Ｇ１が選択された水平走査期間１Ｈ（Ａ）の第１期間Ｐ１１においては、スイッチＳＷＡが導通状態となる。出力端子Video（１）から出力された映像信号Ｂ１１は、ソース配線Ｓ１を介して副画素ＰＢ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｗ１１は、ソース配線Ｓ２を介して副画素ＰＷ１１に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ２１は、ソース配線Ｓ５を介して副画素ＰＢ２１に書き込まれる。出力端子Video（４）から出力された映像信号Ｗ２１は、ソース配線Ｓ６を介して副画素ＰＷ２１に書き込まれる。

水平走査期間１Ｈ（Ａ）の第２期間Ｐ１２においては、スイッチＳＷＢが導通状態となる。出力端子Video（１）から出力された映像信号Ｇ１１は、ソース配線Ｓ３を介して副画素ＰＧ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ２１は、ソース配線Ｓ４を介して副画素ＰＲ２１に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ３１は、ソース配線Ｓ７を介して副画素ＰＢ３１に書き込まれる。出力端子Video（４）から出力された映像信号Ｗ３１は、ソース配線Ｓ８を介して副画素ＰＷ３１に書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間１Ｈ（Ｂ）の第３期間Ｐ１３においては、スイッチＳＷＡが導通状態となる。出力端子Video（１）から出力された映像信号Ｗ１２は、ソース配線Ｓ１を介して副画素ＰＷ１２に書き込まれる。出力端子Video（２）から出力された映像信号Ｂ１２は、ソース配線Ｓ２を介して副画素ＰＢ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｗ２２は、ソース配線Ｓ５を介して副画素ＰＷ２２に書き込まれる。出力端子Video（４）から出力された映像信号Ｂ２２は、ソース配線Ｓ６を介して副画素ＰＢ２２に書き込まれる。

水平走査期間１Ｈ（Ｂ）の第４期間Ｐ１４においては、スイッチＳＷＢが導通状態となる。出力端子Video（１）から出力された映像信号Ｒ２２は、ソース配線Ｓ３を介して副画素ＰＲ２２に書き込まれる。出力端子Video（２）から出力された映像信号Ｇ１２は、ソース配線Ｓ４を介して副画素ＰＧ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｗ３２は、ソース配線Ｓ７を介して副画素ＰＷ３２に書き込まれる。出力端子Video（４）から出力された映像信号Ｂ３２は、ソース配線Ｓ８を介して副画素ＰＢ３２に書き込まれる。

このような構成例においても、上記の構成例と同様の効果が得られる。

図１６は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

図１６に示した例は、図１４に示した例と比較して、青色の副画素及び白色の副画素の配列が相違しており、他の副画素のレイアウトについては図１４に示した例と同一である。より具体的には、図１４の画素レイアウトでは、副画素ＰＢ１１、ＰＢ２１、ＰＢ３１が第１行目に配置され、ＰＷ１１、ＰＷ２１、ＰＷ３１が第２行目に配置されていたが、図１６に示した例では、副画素ＰＢ１１、ＰＷ２１、ＰＢ３１が第１行目に配置され、ＰＷ１１、ＰＢ２１、ＰＷ３１が第２行目に配置されている。つまり、青色の副画素及び白色の副画素のそれぞれについて、第１方向Ｘに沿って同一直線上に並ばないように配列されている。

なお、ここでは、青色及び白色の副画素について説明したが、赤色及び緑色の副画素についても、第１方向Ｘに沿って同一直線上に並ばないような画素レイアウトを採用することが可能である。

このような構成例においても、上記の構成例と同様の効果が得られる。

図１７は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

図１７に示した例は、図１４に示した例と比較して、各副画素が第２方向Ｙに延出した縦長形状である点で相違しており、その他、副画素のレイアウトや、ゲート配線及びソース配線と副画素との接続関係等については図１４に示した例と同一である。

このような構成例においても、上記の構成例と同様の効果が得られる。

図１８は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

主画素ＰＸ１１乃至ＰＸ１３、主画素ＰＸ２１乃至ＰＸ２３、及び、主画素ＰＸ３１乃至ＰＸ３３のレイアウトは、図示した通りである。主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＧ１１、副画素ＰＲ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＧ２１、副画素ＰＲ２１を含んでいる。主画素ＰＸ１２は、副画素ＰＲ１２、副画素ＰＢ１２、副画素ＰＧ１２を含んでいる。主画素ＰＸ２２は、副画素ＰＲ２２、副画素ＰＢ２２、副画素ＰＧ２２を含んでいる。主画素ＰＸ１３は、副画素ＰＧ１３、副画素ＰＲ１３、副画素ＰＢ１３を含んでいる。主画素ＰＸ２３は、副画素ＰＧ２３、副画素ＰＲ２３、副画素ＰＢ２３を含んでいる。
図示した例では、副画素ＰＢ１１、ＰＲ１１、ＰＧ２１は、第１方向Ｘに並んでいる。副画素ＰＧ１１、ＰＢ２１、ＰＲ２１は、第１方向Ｘに並んでいる。副画素ＰＲ１２、ＰＧ１２、ＰＢ２２は、第１方向Ｘに並んでいる。副画素ＰＢ１２、ＰＲ２２、ＰＧ２２は、第１方向Ｘに並んでいる。副画素ＰＢ１１、ＰＧ１１、ＰＲ１２、ＰＢ１２は、ソース配線Ｓ１及びＳ２の間に位置し、第２方向Ｙに並んでいる。副画素ＰＲ１１、ＰＢ２１、ＰＧ１２、ＰＲ２２は、ソース配線Ｓ３及びＳ４の間に位置し、第２方向Ｙに並んでいる。副画素ＰＧ２１、ＰＲ２１、ＰＢ２２、ＰＧ２２は、ソース配線Ｓ５及びＳ６の間に位置し、第２方向Ｙに並んでいる。ゲート配線Ｇ１は、副画素ＰＢ１１及びＰＧ１１の間、副画素ＰＲ１１及びＰＢ２１の間、副画素ＰＧ２１及びＰＲ２１の間に位置している。ゲート配線Ｇ２は、副画素ＰＲ１２及びＰＢ１２の間、副画素ＰＧ１２及びＰＲ２２の間、副画素ＰＢ２２及びＰＧ２２の間に位置している。なお、図示した副画素は、いずれも第１方向Ｘに延出した横長形状（長方形状）である。また、図示した副画素は、いずれも同等の大きさに形成されているが、一部の副画素が他の副画素よりも大きく形成されていたり、小さく形成されていたりしても良い。

主画素ＰＸ１１において、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。なお、主画素ＰＸ３１は、主画素ＰＸ１１と同様に構成される。

主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ６と電気的に接続されている。

主画素ＰＸ１２において、副画素ＰＲ１２は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＢ１２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。なお、主画素ＰＸ３２は、主画素ＰＸ１２と同様に構成される。

主画素ＰＸ２２において、副画素ＰＲ２２は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。副画素ＰＢ２２は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＧ２２は、ゲート配線Ｇ２及びソース配線Ｓ６と電気的に接続されている。

主画素ＰＸ１３において、副画素ＰＧ１３は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されている。副画素ＰＲ１３は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ１３は、ゲート配線Ｇ３及びソース配線Ｓ３と電気的に接続されている。なお、主画素ＰＸ３３は、主画素ＰＸ１３と同様に構成される。

主画素ＰＸ２３において、副画素ＰＧ２３は、ゲート配線Ｇ３及びソース配線Ｓ４と電気的に接続されている。副画素ＰＲ２３は、ゲート配線Ｇ３及びソース配線Ｓ５と電気的に接続されている。副画素ＰＢ２３は、ゲート配線Ｇ３及びソース配線Ｓ６と電気的に接続されている。

１フレーム期間において、ソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７、Ｓ９には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ４、Ｓ６、Ｓ８、Ｓ１０には負極性の映像信号（−）が供給される。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＢ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＧ１１に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＲ１１に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＢ２１に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＧ２１に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＲ２１に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＢ３１に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＧ３１に映像信号（−）が書き込まれ、ソース配線Ｓ９を介して副画素ＰＲ３１に映像信号（＋）が書き込まれ、ソース配線Ｓ１０を介して副画素ＰＢ４１に映像信号（−）が書き込まれる。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＲ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＢ１２に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＧ１２に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＲ２２に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＢ２２に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＧ２２に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＲ３２に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＢ３２に映像信号（−）が書き込まれ、ソース配線Ｓ９を介して副画素ＰＧ３２に映像信号（＋）が書き込まれ、ソース配線Ｓ１０を介して副画素ＰＲ４２に映像信号（−）が書き込まれる。

ゲート配線Ｇ３が選択された水平走査期間には、ソース配線Ｓ１を介して副画素ＰＧ１３に映像信号（＋）が書き込まれ、ソース配線Ｓ２を介して副画素ＰＲ１３に映像信号（−）が書き込まれ、ソース配線Ｓ３を介して副画素ＰＢ１３に映像信号（＋）が書き込まれ、ソース配線Ｓ４を介して副画素ＰＧ２３に映像信号（−）が書き込まれ、ソース配線Ｓ５を介して副画素ＰＲ２３に映像信号（＋）が書き込まれ、ソース配線Ｓ６を介して副画素ＰＢ２３に映像信号（−）が書き込まれ、ソース配線Ｓ７を介して副画素ＰＧ３３に映像信号（＋）が書き込まれ、ソース配線Ｓ８を介して副画素ＰＲ３３に映像信号（−）が書き込まれ、ソース配線Ｓ９を介して副画素ＰＢ３３に映像信号（＋）が書き込まれ、ソース配線Ｓ１０を介して副画素ＰＧ４３に映像信号（−）が書き込まれる。

なお、各副画素はいずれも第１方向Ｘに延出した横長形状であり、主画素ＰＸ１１及び主画素ＰＸ２１をそれぞれ正方形の単位画素ＵＰ１及び単位画素ＵＰ２に置き換えると、副画素ＰＲ１１は主画素ＰＸ１１から主画素ＰＸ２１に向かってはみ出し、副画素ＰＢ２１は主画素ＰＸ２１から主画素ＰＸ１１に向かってはみ出している。このように２つの単位画素に跨る副画素には、例えば上記の平均化処理によって生成された補正映像信号が書き込まれる。

このような構成例においても、上記の構成例と同様の効果が得られる。加えて、赤色、緑色、青色のそれぞれの副画素が局在せず、比較的均等に分布する画素レイアウトを採用したことにより、単色表示した際に、スジ状の表示ムラが視認されにくくなる。また、同一フレーム期間において、各色の副画素に書き込まれる映像信号の極性に偏りがないため、単色表示した際に、フリッカーを低減することが可能となる。さらに、図５などに示したストライプ状の画素レイアウトと比較して、各副画素の第１方向Ｘに沿った幅を拡張することができ、高精細化に有利である。

なお、図１８に示した例では、いずれの副画素も第１方向Ｘに延出した横長形状であったが、図１７に示したように第２方向Ｙに延出した縦長形状であっても良い。

図１９は、液晶表示装置ＤＳＰの他の構成を概略的に示す斜視図である。

液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。

バックライトユニットＢＬは、液晶表示パネルＰＮＬの背面側に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。

液晶表示パネルＰＮＬは、バックライトユニットＢＬからの光を各主画素ＰＸで選択的に透過させることで画像を表示する透過表示機能を備えた透過型、もしくは、透過表示機能及び反射表示機能を備えた半透過型である。各主画素ＰＸに含まれる副画素のレイアウトについては、上記のいずれの例も適用可能である。

以上説明したように、本実施形態によれば、表示品位を改善するとともに省電力化が可能な表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…液晶表示装置
ＰＮＬ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＣ…液晶層
ＣＥ…共通電極 ＰＥ…画素電極 ＳＷ…スイッチング素子
ＰＸ…主画素 ＰＲ、ＰＧ、ＰＢ…副画素

Claims (17)

1. 第１方向に並んだ第１副画素及び第２副画素を含む第１画素ラインと、
   第１方向に並んだ第３副画素及び第４副画素を含み、前記第１画素ラインの第２方向に並んだ第２画素ラインと、
   複数のゲート配線を含むゲート配線群と、
   複数のソース配線を含むソース配線群と、
   前記第１及び第２画素ラインの各副画素に書き込む映像信号を生成し、前記ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、
   前記表示駆動部は、隣り合う前記ソース配線の信号極性を逆極性とする映像信号を１フレーム期間に亘って極性を変化させることなく供給し、
   前記第１画素ラインの各副画素には、互いに同一極性となる映像信号が書き込まれ、前記第２画素ラインの各副画素には、互いに同一極性であって且つ前記第１画素ラインに書き込まれる映像信号の極性とは逆極性となる映像信号が書き込まれる、表示装置。
2. 前記ソース配線群は、第１乃至第４ソース配線を含み、
   前記表示駆動部は、映像信号を出力する信号処理部と、前記信号処理部から出力された一部の映像信号を一時的に記憶するラインバッファと、前記信号処理部及び前記ラインバッファと電気的に接続された第１出力端子及び第２出力端子と、前記第１ソース配線と前記第１出力端子との間及び前記第２ソース配線と前記第２出力端子との間に介在する第１スイッチと、前記第３ソース配線と前記第１出力端子との間及び前記第４ソース配線と前記第２出力端子との間に介在する第２スイッチと、を備え、一水平走査期間の異なる期間で前記第１スイッチ及び前記第２スイッチをそれぞれ導通状態とし、前記ラインバッファに記憶された映像信号または前記信号処理部から直接出力された映像信号を前記第１乃至第４ソース配線にそれぞれ出力する、請求項１に記載の表示装置。
3. 前記ゲート配線群は第２方向に順に並んだ第１乃至第３ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第３ソース配線を含み、
   前記第１副画素は前記第２ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第３ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素及び前記第３副画素は第２方向に並び且つ第１色を表示し、前記第２副画素及び前記第４副画素は第２方向に並び且つ第１色とは異なる第２色を表示する、請求項１に記載の表示装置。
4. 前記ゲート配線群は第１ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第４ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第４副画素は前記第１ゲート配線及び前記第４ソース配線と電気的に接続され、
   前記第１及び第４ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素及び前記第３副画素は第２方向に並び、前記第２副画素及び前記第４副画素は第２方向に並び、前記第１乃至第４副画素の各々はそれぞれ異なる色を表示する、請求項１に記載の表示装置。
5. 前記ゲート配線群は第２方向に順に並んだ第２及び第３ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第４ソース配線を含み、
   前記第１副画素は前記第２ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第３ゲート配線及び前記第４ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２及び第４ソース配線にそれぞれ供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素及び前記第３副画素は第２方向に並び、前記第２副画素及び前記第４副画素は第２方向に並び、前記第１乃至第４副画素の各々はそれぞれ異なる色を表示する、請求項１に記載の表示装置。
6. 前記ゲート配線群は第１ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第２乃至第４ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第４ソース配線と電気的に接続され、
   前記第２及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第４ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素及び前記第２副画素と、前記第３副画素とは第２方向に並び、前記第１乃至第３副画素の各々はそれぞれ異なる色を表示する、請求項１に記載の表示装置。
7. さらに、第１方向に並んだ第５副画素及び第６副画素を含み、前記第２画素ラインの第２方向に並んだ第３画素ラインを備え、
   前記ゲート配線群は第２方向に順に並んだ第１及び第２ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第３ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第５副画素は前記第２ゲート配線及び前記第１ソース配線と電気的に接続され、前記第６副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素、前記第３副画素、及び、前記第５副画素は第２方向に並び、前記第２副画素、前記第４副画素、及び、前記第６副画素は第２方向に並び、
   前記第１及び第５副画素は第１色を表示し、前記第２及び第６副画素は第１色とは異なる第２色を表示し、前記第３副画素は第１及び第２色とは異なる第３色を表示し、前記第４副画素は第１乃至第３色とは異なる第４色を表示する、請求項１に記載の表示装置。
8. さらに、第１方向に並んだ第５副画素及び第６副画素を含み、前記第２画素ラインの第２方向に並んだ第３画素ラインを備え、
   前記ゲート配線群は第２方向に順に並んだ第１及び第２ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第４ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第４副画素は前記第２ゲート配線及び前記第４ソース配線と電気的に接続され、前記第５副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第６副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、
   前記第１及び第４ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性とは逆の第２極性であり、
   前記第１副画素、前記第３副画素、及び、前記第５副画素は第２方向に並び、前記第２副画素、前記第４副画素、及び、前記第６副画素は第２方向に並び、
   前記第１及び第５副画素は第１色を表示し、前記第２及び第６副画素は第１色とは異なる第２色を表示し、前記第３副画素は第１及び第２色とは異なる第３色を表示し、前記第４副画素は第１乃至第３色とは異なる第４色を表示する、請求項１に記載の表示装置。
9. 前記表示駆動部は、前記第１乃至第３副画素によって構成される第１主画素の第３色用の映像信号と、前記第４乃至第６副画素によって構成される第２主画素の第３色用の映像信号とを平均化処理して補正映像信号を生成する、請求項７または８に記載の表示装置。
10. 前記第１画素ラインは第５副画素を含み、前記第２画素ラインは第６副画素を含み、
    前記ゲート配線群は第１ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第６ソース配線を含み、
    前記第１副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第５副画素は前記第１ゲート配線及び前記第５ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第１ゲート配線及び前記第４ソース配線と電気的に接続され、前記第６副画素は前記第１ゲート配線及び前記第６ソース配線と電気的に接続され、
    前記第１、第３、第５ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２、第４、第６ソース配線にそれぞれ供給される映像信号の極性は第１極性とは逆の第２極性であり、
    前記第１副画素及び前記第３副画素は第２方向に並び、前記第２副画素及び前記第４副画素は第２方向に並び、前記第５副画素及び前記第６副画素は第２方向に並ぶ、請求項１に記載の表示装置。
11. 前記第１及び第５副画素は第１色を表示し、前記第２副画素は第１色とは異なる第２色を表示し、前記第３及び第６副画素は第１及び第２色とは異なる第３色を表示し、前記第４副画素は第１乃至第３色とは異なる第４色を表示する、請求項１０に記載の表示装置。
12. 前記第１及び第６副画素は第１色を表示し、前記第２副画素は第１色とは異なる第２色を表示し、前記第３及び第５副画素は第１及び第２色とは異なる第３色を表示し、前記第４副画素は第１乃至第３色とは異なる第４色を表示する、請求項１０に記載の表示装置。
13. 前記第１及び第４副画素は第１色を表示し、前記第２及び第６副画素は第１色とは異なる第２色を表示し、前記第３及び第５副画素は第１及び第２色とは異なる第３色を表示する、請求項１０に記載の表示装置。
14. 前記第１乃至第６副画素は、第１方向に延出した横長形状を有する、請求項１０乃至１３のいずれか１項に記載の表示装置。
15. 前記第１乃至第６副画素は、第２方向に延出した縦長形状を有する、請求項１０乃至１３のいずれか１項に記載の表示装置。
16. 前記副画素の各々は、反射電極を含む、請求項１乃至１３のいずれか１項に記載の表示装置。
17. さらに、前記反射電極と、前記反射電極を覆う第１配向膜と、を備えた第１基板と、
    前記反射電極と対向する共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
    前記第１配向膜の第１配向処理方向は、前記第２配向膜の第２配向処理方向と交差し、第１方向に対して１５０°より大きく１８０°より小さい角度で交差する、請求項１６に記載の表示装置。

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