CN104576596A - 半导体基板及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体基板及其制造方法，半导体基板包括介电层、线路层、第一保护层、数个第一导电柱、输出入接垫、电性接点层及第二保护层。介电层具有相对的第一表面与第二表面。线路层内埋于介电层并从第一表面露出。第一保护层覆盖第一线路层的一部分并具有数个露出该第一线路层的其余部分的开孔。第一导电柱形成于开孔内，第一导电柱与第一保护层重叠于整个第一线路层。输出入接垫对应地形成于第一导电柱上。电性接点层突出于第二表面形成。第二保护层覆盖介电层的第二表面并露出部分电性接点层。其中，第一保护层的体积与第二保护层的体积的差异介于30%至50%之间。

Description

半导体基板及其制造方法
技术领域
本发明是有关于一种半导体基板及其制造方法，且特别是有关于一种具有内埋式线路层的半导体基板及其制造方法。
背景技术
传统的半导体基板通过接垫电性连接于外部电路元件的电性接点(如焊球)，为此，其接垫都会外露，以承接芯片。然而，这样会导致半导体基板的相邻二接垫容易因为外部电路元件的焊球而桥接(bridge)短路。特别是对符合细间距(fine pitch)的半导体基板而言，桥接问题特别严重。
发明内容
本发明有关于一种半导体基板及其制造方法，可改善半导体基板的桥接短路的问题。
根据本发明，提出一种半导体基板。半导体基板包括一介电层、一第一线路层、一第一保护层、一第一导电柱、一电性接点层及一第二保护层。介电层具有相对的一第一表面与一第二表面。第一线路层内埋于介电层并从第一表面露出。第一保护层覆盖第一线路层的一部分并具有数个露出第一线路层的其余部分的第一开孔。数个第一导电柱形成于第一开孔内。电性接点层形成于第二表面上。第二保护层覆盖介电层的第二表面并露出部分电性接点层。其中，第一保护层的体积与第二保护层的体积的差异介于30%至50%之间。
根据本发明，提出一种半导体基板的制造方法。制造方法包括以下步骤。提供一载板；形成一第一导电柱于载板上；形成一第一保护层包覆第一导电柱的侧面，第一保护层具有一第一开孔，第一导电柱从第一开孔露出；形成一第一线路层于第一保护层上；形成一介电层于第一保护层上并覆盖第一线路层，使第一线路层内埋于介电层，介电层具有相对的一第一表面与一第二表面，介电层以第一表面形成于第一保护层上；形成一电性接点层于介电层的第二表面上；形成一第二保护层覆盖介电层的第二表面及电性接点层，第二保护层露出部分电性接点层，第一保护层的体积与第二保护层的体积的差异介于30%至50%之间。
根据本发明，提出一种半导体结构。半导体结构包括一半导体基板及一半导体元件。半导体基板包括一介电层、一第一线路层、一第一保护层、一第一导电柱、一电性接点层及一第二保护层。介电层具有相对的一第一表面与一第二表面。第一线路层内埋于介电层并从第一表面露出。第一保护层覆盖第一线路层的一部分并具有数个露出第一线路层的其余部分的第一开孔。数个第一导电柱形成于第一开孔内。电性接点层形成于第二表面上。第二保护层覆盖介电层的第二表面并露出部分电性接点层。其中，第一保护层的体积与第二保护层的体积的差异介于30%至50%之间。半导体元件包括一电性连接元件，半导体元件透过电性连接元件对接于半导体基板的第一导电柱上。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的半导体基板的剖视图。
图1B绘示图1A的俯视图。
图2绘示依照本发明另一实施例的半导体基板的剖视图。
图3绘示依照本发明另一实施例的半导体基板的剖视图。
图4绘示依照本发明另一实施例的半导体基板的剖视图。
图5绘示依照本发明另一实施例的半导体封装件的剖视图。
图6绘示依照本发明另一实施例的半导体封装件的剖视图。
图7绘示依照本发明另一实施例的半导体封装件的剖视图。
图8绘示依照本发明另一实施例的半导体封装件的剖视图。
图9A至9Q绘示图1A的半导体基板的制造过程图。
图10A至10F绘示图2的半导体基板的制造过程图。
【主要元件符号说明】
10：载板
10u：第一面
10b：第二面
12、14、15、16：图案化光阻层
12a、16a：开孔
100、200、300、400、500、800：半导体基板
600、700：半导体结构110：介电层
110’：介电层材料
110u、130b、330u、335u：第一表面
110b、130u：第二表面
110a：贯孔
111：电性压板
120：第一线路层
120u、140u、150u：端面
121：接垫
122、221：走线
130：第一保护层
130’：第一保护层材料
130a：第一开孔
140：第一导电柱
150、222、345：输出入接垫
150'：输出入接垫材料
160：电性接点层
160’：电性接点层板
161：输出入接点
162：导电迹线
163：导电通孔
165：种子层
180：第二保护层
180a：第二开孔
190：强化层
191：强化结构
220：第二线路层
320：第三线路层
330：第三保护层
335：第四保护层
340：第二导电柱
610：半导体元件
611：电性连接元件
612：焊料
D1：外径
H1、H2、H3：间距
S1：线距
T1、T2：厚度
W1、W2：线宽
W3：宽度
具体实施方式
请参照图1A，其绘示依照本发明一实施例的半导体基板的剖视图。半导体基板100包括介电层110、第一线路层120、第一保护层130、数个第一导电柱140、数个输出入接垫150、电性接点层160、第二保护层180及强化层190。
介电层110例如是由聚酰亚胺(PI)、环氧玻纤布半固化片（Prepreg,PP）或ABF(Ajinomoto Build-up Film)树脂制成。介电层110具有相对的第一表面110u与第二表面110b。
第一线路层120内埋于介电层110内，且从第一表面110u露出，以电性连接第一导电柱140。具体而言，第一线路层120的端面120u从介电层110的第一表面110u露出。在工艺中，由于第一线路层120与介电层110形成于第一保护层130的一共平面(例如是第一表面130b)上，故第一线路层120的端面120u与介电层110的第一表面110u大致上对齐，如齐平。上述第一保护层130的第一表面130b朝向介电层110的第一表面110u。此外，整个第一线路层120被第一导电柱140与第一保护层130共同覆盖而未外露。
第一保护层130例如是防焊层(Solder resist layer)或具有防焊层功能的树脂(Resin)制成。第一保护层130覆盖第一线路层120的一部分并具有数个露出第一线路层120的其余部分的第一开孔130a。由于第一导电柱140填满第一开孔130a，使第一线路层120被第一导电柱140与第一保护层130共同覆盖；或者说，第一导电柱140与第一保护层130共同重叠于整个第一线路层120。
第一导电柱140例如是由铜、其合金或其它导电性佳的材料制成。第一导电柱140通过第一开孔130a电性连接于第一线路层120。本实施例中，第一导电柱140填满第一开孔130a，而形成柱状结构。由于第一线路层120通过大间隔的数个第一导电柱140对外电性连接，因此当第一导电柱140结合于另一基板(未绘示)或另一芯片的电性接点时可避免桥接问题发生。此外，第一导电柱140的剖面形状例如是圆形、椭圆形或多边形，其设计将视与外部电子元件(例如芯片或另一基板)的接垫型态而可相应配合。
如上述，由于第一导电柱140与邻近的走线122藉由第一保护层130隔绝，因而在进行后段封装工艺时不会有桥接的风险，因此在第一线路层120的设计上而有较佳的弹性设计空间，如下说明。
如图1A的局部1A’的放大俯视图所示，第一线路层120包括数个接垫121及数条走线122，其中各接垫121连接对应的走线122，且形成于对应的第一导电柱140于上。一些走线122位于二接垫121之间，本实施例以二条走线122位于二接垫121之间为例说明，然此非用以限制本发明实施例。虽然本实施例的接垫121以矩形为例，然亦可为圆形、椭圆形或其它多边形。
第一线路层120的二接垫121的间距H1及/或二走线122的线距S1可符合细间距(fine pitch)或更小的规格，但却不受到细间距工艺的限制。此处的细间距的定义指的是：间距H1小于或等于150微米，以及线距S1/线宽W1小于或等于20微米。详细而言，由于第一线路层120不直接对外电性连接，故可在维持二接垫121的间距H1不变的情况下，扩大走线122的线宽W1及/或线距S1，以降低细间距工艺在设计及工艺上的复杂度，此有助于提升第一线路层120的可靠度。此外，由于第一线路层120不直接对外电性连接，故可在维持走线122的线宽W1及线距S1的情况下，缩小二接垫121的间距H1，如此可缩小半导体基板100的尺寸；或者，可同时扩大走线122的线宽W1及线距S1与缩小二接垫121的间距H1，如此可获得兼具二者的技术效果。
电性接点层160包括数个输出入接点161、导电迹线162及导电通孔163。可采用例如是电镀方式形成导电材料于介电层110内的贯孔110a内，而形成导电通孔163。导电通孔163例如是铜、其合金或其它导电性佳的材料。此外，导电通孔163可以是薄层，其形成于贯孔110a的内侧壁上；或者，导电通孔163可以是实心导电柱，其填满整个贯孔110a。
导电通孔163从介电层110的第二表面110b延伸至内埋的第一线路层120，以电性连接第一线路层120。如此，位于半导体基板100的一侧的输出入接垫150可通过第一导电柱140、第一线路层120与导电通孔163电性连接于位于半导体基板100的相对另一侧的电性接点层160。
第二保护层180例如是防焊层(Solder resist layer)或具有防焊层功能的树脂(Resin)制成，其覆盖介电层110的第二表面110b并具有至少一第二开孔180a。第二开孔180a露出电性接点层160的一部分，但覆盖电性接点层160的另一部分。具体而言，第二开孔180a露出输出入接点161，但覆盖导电迹线162。由于第二开孔180a露出输出入接点161，使一外部电路元件(未绘示)可通过第二开孔180a电性连接于电性接点层160。由于导电迹线162不作为输出入接垫，因此可被第二保护层180覆盖，以受到第二保护层180的保护，然另一实施例中，第二保护层180可露出导电迹线162。
另外一提的是，电性接点层160突出于介电层110的第二表面110b，而第一线路层120内埋于介电层110的第一表面110u内，如此使半导体基板100的相对二侧的几何结构及/或金属体积(或金属覆盖密度)不对称，如此将增加半导体基板100的翘曲量。因此当本发明实施例的第一保护层130与第二保护层180的体积差异介于30%与50%之间时，可缩小半导体基板100的翘曲量。进一步地说，若第一保护层130未覆盖第一线路层120或仅覆盖介电层110的第一表面110u的周围时(例如芯片尺寸覆晶基板)，则第二保护层180的体积与第一保护层130的差异将扩大，甚至超过30%或超过50%，如此将增加半导体基板100的相对二侧的保护层(第一保护层130与第二保护层180)的内聚力差异，进而增加导致半导体基板100的翘曲量。反观本实施例，由于第一保护层130覆盖第一线路层120，因而增加了第一保护层130的体积，进而减少了与第二保护层180的体积差异，因此可降低半导体基板100的翘曲量。
输出入接垫150对应地形成于第一导电柱140上，以通过第一导电柱140电性连接第一线路层120。本实施例中，半导体基板100可通过输出入接垫150以覆晶方式堆叠于另一基板（未绘示）或另一芯片上。输出入接垫150可以是矩形、圆形、椭圆形或其它多边形，其设计将视与外部电子元件(例如芯片或另一基板)的接垫型态而可相应配合。此外，输出入接垫150的宽度W3大于第一导电柱140的外径D1以补偿后续与另一芯片或另一基板行电性连接时的对准的误差。
强化层190形成于第一保护层130的第二表面130u，其中第二表面130u朝向远离介电层110的第一表面110u的方向。强化层190与输出入接垫150可于同一工艺中形成，因此其厚度可大致上相同，然亦可相异，如强化层190的厚度厚于或薄于输出入接垫150的厚度。强化层190与输出入接垫150彼此电性隔离，使强化层190不具备任何电路功能，然另一实施例中，若有必要，则强化层190亦可电性连接输出入接垫150以提供电路功能或信号传输功能。
强化层190可强化半导体基板100的介电层110的第一表面110u之侧的结构强度(刚性)，以减少半导体基板100的翘曲量。进一步地说，若第一保护层130的体积小于第二保护层180的体积，图1A的介电层110的第一表面110u之侧会因为内聚力较小而往上突出翘曲(介电层110呈哭脸)。然而，藉由强化层190的设计，可增加第一表面110u之侧的强度，进而减少介电层110的第一表面110u之侧的突出量，使半导体基板100的翘曲量可减少。强化层190不限于形成第一保护层130之侧，其可形成于半导体基板100中内聚力较小之侧，藉由强化层190的强度来减少半导体基板100的翘曲量。另一实施例中，若半导体基板100的翘曲量符合预期，亦可选择性省略强化层190。
请参照图1B，其绘示图1A的俯视图。数个输出入接垫150排列成m×n的阵列型，其中n与m为相同或相异的正整数。强化层190包括至少一强化结构191，强化结构的形状可以是例如是圆形、椭圆形或多边形。此外，强化结构191可以沿任意路径延伸，例如是L形路径、开放环形路径或封闭环形路径，其中环形路径例如是圆形、椭圆形或多边形。当强化结构191沿封闭环形路径延伸时，强化结构191可形成于半导体基板100的边缘，而环绕所有输出入接垫150。
请参照图2，其绘示依照本发明另一实施例的半导体基板的剖视图。半导体基板200包括介电层110、第一线路层120、第一保护层130、数个第一导电柱140、电性接点层160、第二保护层180及第二线路层220。
第二线路层220形成于第一保护层130的第二表面130u上并通过第一导电柱140电性连接第一线路层120。第二线路层220包括数条走线221及数个输出入接垫222，其中各输出入接垫222连接对应的走线221。第二线路层220的输出入接垫222通过第一导电柱140电性连接于第一线路层120的接垫121。
如图2的局部2’的放大俯视图所示，相较于图1A的半导体基板100，本实施例的二接垫121之间的走线122的数量较少，不足的走线122的数量及/或功能可由第二线路层220提供。进一步地说，相较于图1A的单层的第一线路层120所提供的电路功能，本实施例以上下二层线路层(第二线路层220与第一线路层120)来实现。另一实施例中，第二线路层220可提供独立于第一线路层120的另一种电路功能，如图8所示，此容后描述。
由于二接垫121之间的走线122的数量可减少，因此走线122的线宽可设计得更宽，如此可不受细间距工艺的限制。相较于图1B的半导体基板100，本实施例的半导体基板200的第二线路层220提供一相似于强化层190的技术效果，因此可降低半导体基板100的翘曲量。另一实施例中，若第二线路层220不足以满足所欲减少的半导体基板100的翘曲量，则半导体基板200可更包括强化层190。
请参照图3，其绘示依照本发明另一实施例的半导体基板的剖视图。半导体基板300包括介电层110、第一线路层120、第一保护层130、数个第一导电柱140、数个输出入接垫150、电性接点层160、第二保护层180、、第二线路层220、第三保护层330、第四保护层335、数个第二导电柱340、数个输出入接垫345及第三线路层320。
相较于图2的半导体基板200，本实施例的半导体基板300更包括一组由第三保护层330、第四保护层335、数个第二导电柱340、数个输出入接垫345及第三线路层320组成的复合结构层，以提供更多电路功能。此外，另一实施例中，半导体基板300的复合结构层的组数可以是二组或超过二组。
第三保护层330包覆输出入接垫150的侧面，输出入接垫150的端面150u从第三保护层330的第一表面330u露出，其中第三保护层330的第一表面330u朝向远离介电层110的第一表面110u的方向。输出入接垫150的端面150u与第一表面330u大致上对齐，如齐平。第二导电柱340形成于输出入接垫150的露出的端面150u上，以电性连接于输出入接垫150。
第四保护层335包覆第二导电柱340的侧面，第二导电柱340的端面340u从第四保护层335的第一表面335u露出，其中第四保护层335的第一表面335u朝向远离介电层110的第一表面110u的方向。第二导电柱340的端面340u与第四保护层335的第一表面335u大致上对齐，如齐平。输出入接垫345形成于第二导电柱340的露出的端面150u上，以电性连接于第二导电柱340。
第三线路层320形成于第四保护层335的第一表面335u上并通过第二导电柱340(图3未剖到，因此未绘示)电性连接第二线路层220。第三线路层320与输出入接垫345可于同一工艺中形成。此外，第三线路层320的厚度与输出入接垫345的厚度可相同，然亦可相异。
第三线路层320、第四保护层335、第二导电柱340及输出入接垫345的材料可分别相似于上述第二线路层220、第一保护层130、第一导电柱140及输出入接垫150，容此不再赘述。
另一实施例中，半导体基板300可更包括强化层190，其形成于第三保护层330的第一表面330u及/或第四保护层335的第一表面335u。
请参照图4，其绘示依照本发明另一实施例的半导体基板的剖视图。半导体基板400包括介电层110、第一线路层120、第一保护层130、至少一第一导电柱140、数个输出入接垫150、电性接点层160、第二保护层180及第二线路层220。本实施例中，第二线路层220的厚度T1比输出入接垫150的厚度T2薄，藉此厚度差异可调整半导体基板400的第一保护层130的侧的强度，进而调整半导体基板400的翘曲量。此外，较厚的输出入接垫150亦可避免后续与芯片端的锡球电性连接时会有桥接的风险。
请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体基板500包括介电层110、第一线路层120、第一保护层130、至少一第一导电柱140、电性接点层160及第二保护层180。与图1A的半导体基板100不同的是，本实施例的半导体封装件500省略输出入接垫150及强化层190。
第一导电柱140的端面140u与第一保护层130的第二表面130u大致上对齐，例如是齐平。第一导电柱140的端面140u从第一保护层130的第二表面130u露出，可使一半导体元件(图5未绘示)通过露出的端面140u电性连接于半导体基板500。
请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体结构600包括半导体元件610及半导体基板500，其中半导体元件610包括数个电性连接元件611，电性连接元件611例如是导电柱，其通过焊料612电性连接于露出的第一导电柱140的端面140u。半导体元件610例如是半导体芯片、半导体封装件、被动元件或基板。
由于第一线路层120被第一保护层130覆盖，因此当第一导电柱140结合于另一基板(未绘示)或另一芯片的电性接点时可避免与邻近走线122电性连接而有桥接问题发生。
请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体结构700包括半导体元件610及半导体基板100，其中半导体元件610包括数个电性连接元件611，半导体元件610通过电性连接元件611对接于半导体基板100，且电性连接元件611通过焊料612电性连接于半导体基板100的露出的输出入接垫150。
请参照图8，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体基板800包括介电层110、第一线路层120、第一保护层130、至少一第一导电柱140、电性接点层160、第二保护层180及第二线路层220。与图1A的半导体基板100不同的是，半导体基板800省略强化层190，但包括第二线路层220。然而，另一实施例中，半导体基板800可同时包括第二线路层220与强化层190。
本实施例中，二输出入接垫222之间的走线密度疏于二接垫121之间的走线密度，使输出入接垫222与邻近的走线221的间距H2大于第一走线层120的接垫121与邻近的走线122的间距H3。此外，虽然图未标示，由于上下二层走线疏密的设计，第二走线层220的走线221的宽度可大于第一走线层120的走线122的宽度。另一实施例中，走线221的宽度亦可小于或等于走线122的宽度。透过第一线路层120及第二线路层220的设计，可扩充半导体基板800的电路功能。
请参照图9A至9Q，其绘示图1A的半导体基板的制造过程图。
如图9A所示，提供载板10。载板10包括输出入接垫材料150’。输出入接垫材料150’可采用例如是材料形成技术或贴附方法预形成于载板10的相对的第一面10u与第二面10b上。输出入接垫材料150’例如是由铜、其合金或其它导电材料所制成，具体而言，输出入接垫材料150’为铜箔(Cu foil)或铜层(Cu layer)。此外，输出入接垫材料150’的厚度介于20微米至50微米之间。
上述材料形成技术例如是化学气相沈积、无电镀法（electroless plating）、电解电镀（electrolytic plating）、印刷、旋涂、喷涂、溅镀（sputtering）或真空沉积法（vacuum deposition）。
以下各步骤同时形成相同结构于载板10的第一面10u与第二面10b，以提升产量。
如图9B所示，可采用例如是涂布技术撘配图案化技术，形成图案化光阻层12覆盖输出入接垫材料150’，其中图案化光阻层12具有数个开孔12a，其定义第一导电柱140(图9C)的区域。此外，图案化光阻层12例如是干膜(dryfilm)。
上述涂布技术例如是印刷（printing）、旋涂（spinning）或喷涂（spraying）。上述的图案化技术例如是光刻工艺（photolithography）、化学蚀刻（chemicaletching）、激光钻孔（laser drilling）或机械钻孔（mechanical drilling）。
如图9C所示，可采用例如是上述材料形成技术，形成数个第一导电柱140于开孔12a内，其中第一导电柱140通过开孔12a电性连接输出入接垫材料150’。第一导电柱140填满整个开孔12a，而构成实心柱状结构。此外，第一导电柱140的高度介于20微米至30微米之间。
如图9D所示，可采用例如是剥膜技术，移除图案化光阻层12，以露出第一导电柱140的侧面140s及输出入接垫材料150’。
如图9E所示，可采用例如是涂布技术，形成第一保护层材料130’覆盖第一导电柱140的端面140u及侧面140s与输出入接垫材料150’。
如图9F所示，可采用例如是磨削技术，移除第一保护层材料130’(图9E)的部分材料直到露出第一导电柱140的端面140u，而形成第一保护层130。第一保护层130与第一导电柱140共同覆盖输出入接垫材料150’的整个第一表面150u。第一保护层130与第一导电柱140构成互补结构；换句话说，未形成第一导电柱140的区域即第一保护层130的区域。此外，磨削后，第一保护层130形成第一表面130b，其与第一导电柱140的磨削后的端面140u大致上对齐，如齐平。
如9G图所示，可采用上述材料形成技术搭配图案化技术，形成第一线路层120于露出的第一导电柱140的端面140u及第一保护层130的第一表面130b上。详细而言，在本实施例中，先溅镀一层种子层于第一保护层130上，再形成一图案化光阻层(例如是干膜)以定义出第一线路层120的区域，接着再采用例如是电镀工艺形成第一线路层120。由于第一线路层120是采用图案化光阻层定义并采电镀方式形成，因此可形成较小的线宽。
第一线路层120包括数个接垫121及数条走线122，其中接垫121形成于第一导电柱140的端面140u上，以电性连接第一导电柱140，而走线122延伸于第一保护层130的第一表面130b上(从图9G的俯视方向看去)。
由于接垫121的宽度W2大于第一导电柱140的外径D1，故即使接垫121稍微偏位，仍可覆盖第一导电柱140的整个或大部分的端面140u，以确保接垫121与第一导电柱140之间的电性品质。
如图9H所示，可采用例如是层压技术（Lamination），形成介电层材料110’覆盖第一线路层120。详细来说，可采用例如是上述涂布技术，形成介电层材料110’覆盖第一线路层120及第一保护层130；然后，在贴合电性压板111于介电层材料110’上后，透过电性压板111对介电层材料110’施压且同时进行加热，使介电层材料110’紧密地固定于第一保护层130上。
如图9I所示，可采用例如是图案化技术，形成至少一贯孔110a贯穿电性压板111与介电层材料110’，以露出第一线路层120。图案化后，介电层材料110’形成具有贯孔110a的一部分的介电层110。
如图9J所示，可采用例如是无电镀法，形成种子层165覆盖整个电性压板111及贯孔110a的内侧壁。
如图9K所示，形成图案化光阻层16于种子层165上，其中图案化光阻层16具有数个开孔16a，其定义出电性接点层160(图9L)的区域。如图9L所示，可采用例如是电镀工艺，透过图案化光阻层16的开孔16a形成电性接点层160于种子层165上。
如图9M所示，剥除图案化光阻层16，然后再通过例如是光刻蚀刻移除未被电性接点层160覆盖的种子层165及电性压板111。
如图9N所示，可采用例如是涂布技术搭配图案化技术，形成第二保护层180覆盖介电层110的第二表面110b，第二保护层180露出部分电性接点层160。具体而言，第二保护层180具有数个第二开孔180a，其中第二开孔180a露出输出入接点161，但覆盖导电迹线162。由于第二开孔180a露出输出入接点161，使一外部电路元件(未绘示)可通过第二开孔180a电性连接于电性接点层160。此外，由于导电迹线162不作为输出入接垫，因此可被第二保护层180覆盖，以受到第二保护层180的保护。
如图9O所示，分离输出入接垫材料150’与载板10，以露出输出入接垫材料150’。
如图9P所示，可采用例如是涂布技术搭配图案化技术，形成图案化光阻层14覆盖输出入接垫材料150’，其中图案化光阻层14的覆盖区域定义输出入接垫150的区域。此外，可采用例如是涂布技术形成光阻层15覆盖第二保护层180，其中光阻层15为一无镂空图案的完整光阻层，其覆盖整个第二保护层180，如此可避免第二保护层180受到后续材料图案化工艺的破坏。
如图9Q所示，可采用上述图案化技术(包含蚀刻)，图案化输出入接垫材料150’，使输出入接垫材料150’形成数个输出入接垫150。然后，剥除图案化光阻层14，以露出输出入接垫150。
然后，可形成图1A的强化层190于第一保护层130上。在单一化工艺后，如此完成至少一如图1A所示的半导体基板100。单一化工艺例如是以刀具或雷射完成。
请参照图10A至10F，其绘示图2的半导体基板的制造过程图。
如图10A所示，可采用上述材料形成技术搭配图案化技术，形成第一线路层120于露出的第一导电柱140的端面140u及第一保护层130的第一表面130b上。详细而言，在本实施例中，先以全板电镀(Panel Plating)方式形成一导电层于第一保护层130上，再形成一图案化光阻层(未绘示)于导电层上以定义出第一线路层120的区域。然后再采用上述图案化技术，图案化导电层，以形成第一线路层120。
第一线路层120包括数个接垫121及数条走线122，其中接垫121形成于第一导电柱140的端面140u上，而走线122延伸于第一保护层130的第一表面130b上。相较于图5G的步骤，本实施例的二接垫121的的走线122数量较少，其余不足的走线122的数量及/或功能可由后续形成的第二线路层220来提供。
如图10B所示，可采用例如是层压技术搭配图案化技术，形成具有至少一贯孔110a的介电层110，其中介电层110覆盖第一保护层130及第一线路层120，而贯孔110a贯穿电性压板111与介电层110，以露出第一线路层120。
如图10C所示，可采用相似上述图x至x的步骤，形成图案化且叠合的电性压板111、种子层165与电性接点层160。
如图10D所示，可采用例如是涂布技术搭配图案化技术，形成第二保护层180覆盖介电层110的第二表面110b，第二保护层180露出部分电性接点层160。
如图10E所示，在分离输出入接垫材料150’与载板10后，可采用例如是涂布技术搭配图案化技术，形成图案化光阻层14覆盖输出入接垫材料150’以及光阻层15覆盖第二保护层180，其中图案化光阻层14的覆盖区域定义第二线路层220的区域，而光阻层14完整地覆盖整个第二保护层180。
如图10F所示，可采用上述图案化技术(例如蚀刻)，图案化输出入接垫材料150’，使输出入接垫材料150’形成第二线路层220。然后，再移除图案化光阻层14，以露出第二线路层220。在单一化工艺后，可形成至少一如图2所示的半导体基板200。
在图3的半导体基板300的制造过程相似于图2的半导体基板200的制造过程，容此不再赘述。
在图4的半导体基板400的制造过中，于图10F的步骤中，输出入接垫材料150’可不形成第二线路层220；然后，于输出入接垫150形成后再另外采用材料形成技术搭配图案化技术形成第二线路层220，以形成厚度较输出入接垫150的厚度薄的第二线路层220。
图5的半导体基板500的制造过程相似于图1A的半导体基板100的制造过程，不同之处在于，于图省略输出入接垫材料150’的形成。
图6的半导体结构600的制造过程包括：堆叠半导体元件610于半导体基板500上，半导体元件610的电性连接元件611通过焊料612连接于半导体基板500的露出的导电柱140。
图7的半导体结构700的制造过程包括：堆叠半导体元件610于半导体基板100上，半导体元件610的电性连接元件611通过焊料612连接于半导体基板100的输出入接垫。
图8的半导体基板800的制造过程相似于半导体基板200，差异之处在于：在图10A的步骤中，二导电柱140之间形成有二条走线122。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (13)

1.一种半导体基板，包括：
一介电层，具有相对的一第一表面与一第二表面；
一第一线路层，内埋于该介电层并从该第一表面露出；
一第一保护层，覆盖该第一线路层的一部分并具有多个露出该第一线路层的其余部分的第一开孔；
一第一导电柱，形成于该第一开孔内；
一电性接点层形成于该第二表面上；
一第二保护层，覆盖该介电层的该第二表面并露出部分该电性接点层；
其中，该第一保护层的体积与该第二保护层的体积的差异介于30%至50%之间。
2.如权利要求1所述的半导体基板，其特征在于，更包括一输出入接垫，形成于该第一导电柱上。
3.如权利要求1所述的半导体基板，其特征在于，该第一线路层包括：
多个接垫；以及
多条走线，各该走线连接对应的该接垫；
其中，所述多条走线的一些位于所述多个接垫的相邻二者之间。
4.如权利要求1所述的半导体基板，其特征在于，整个该第一线路层被该第一保护层与该第一导电柱覆盖。
5.如权利要求1所述的半导体基板，其特征在于，该第一保护层具有相对的一第一表面与一第二表面，该第一保护层的该第一表面朝向该介电层的该第一表面，该半导体基板更包括：
一第二线路层，形成于该第一保护层的该第二表面上。
6.如权利要求5所述的半导体基板，其特征在于，该第二线路层包括：
多个输出入接垫；以及
多条走线，各该走线连接对应的该输出入接垫；
其中，各该输出入接垫透过对应的该第一导电柱连接该第一线路层。
7.如权利要求6所述的半导体基板，其特征在于，该输出入接垫的厚度大于各该走线的厚度。
8.如权利要求6所述的半导体基板，其特征在于，该第一线路层包括：
多个接垫；及
多条走线，各该走线连接对应的该接垫；
其中，该输出入接垫与邻近的该第二走线层的该走线的间距大于该第一走线层的该接垫与邻近的该第一走线层的该走线的间距。
9.如权利要求5所述的半导体基板，其特征在于，该第一走线层及该第二走线层各包括一走线，该第二走线层的该走线的宽度大于该第一走线层的该走线的宽度。
10.一种半导体基板的制造方法，包括：
提供一载板；
形成一第一导电柱于该载板上；
形成一第一保护层包覆该第一导电柱的侧面，该第一保护层具有一第一开孔，该第一导电柱从该第一开孔露出；
形成一第一线路层于该第一保护层上；
形成一介电层于该第一保护层上并覆盖该第一线路层，使该第一线路层内埋于该介电层，该介电层具有相对的一第一表面与一第二表面，该介电层以该第一表面形成于该第一保护层上；
形成一电性接点层于该介电层的该第二表面上；以及
形成一第二保护层覆盖该介电层的该第二表面及该电性接点层，该第二保护层露出部分该电性接点层，该第一保护层的体积与该第二保护层的体积的差异介于30%至50%之间。
11.如权利要求10所述的制造方法，其特征在于，该载板上形成有一输出入接垫材料；
该制造方法更包括:
分离该第一保护层与该载板以露出该输出入接垫材料;以及
图案化该输出入接垫材料，使该输出入接垫材料形成一输出入接垫。
12.如权利要求11所述的制造方法，其特征在于，于图案化该输出入接垫材料的步骤中，该输出入接垫材料更形成一第二线路层，该第二线路层通过该第一导电柱电性连接该第一线路层。
13.一种半导体结构，包括：
一半导体基板，包括：
一介电层，具有相对的一第一表面与一第二表面；
一第一线路层，内埋于该介电层并从该第一表面露出；
一第一保护层，覆盖该第一线路层的一部分并具有多个露出该第一线路层的其余部分的第一开孔；
一第一导电柱，形成于该第一开孔内；
一电性接点层形成于该第二表面上；及
一第二保护层，覆盖该介电层的该第二表面并露出部分该电性接点层；
其中，该第一保护层的体积与该第二保护层的体积的差异介于30%至50%之间；以及
一半导体元件，包括一电性连接元件，该半导体元件透过该电性连接元件对接于该半导体基板的该第一导电柱上。
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