CN104425581B - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN104425581B CN104425581B CN201410061291.5A CN201410061291A CN104425581B CN 104425581 B CN104425581 B CN 104425581B CN 201410061291 A CN201410061291 A CN 201410061291A CN 104425581 B CN104425581 B CN 104425581B
- Authority
- CN
- China
- Prior art keywords
- mentioned
- semiconductor layer
- electrode
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 239000012535 impurity Substances 0.000 claims description 69
- 239000004020 conductor Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 2
- 230000004888 barrier function Effects 0.000 description 60
- 238000010276 construction Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 5
- 238000009738 saturating Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种半导体装置，具备具有第1面和对置于上述第1面的第2面的第1导电型的第1半导体层、和形成在上述第1半导体层的上述第1面上的第2导电型的第2半导体层。进而，上述装置具备形成于上述第1及第2半导体层上且在与上述第1面平行的第1方向上延伸的多个控制电极、和在上述第2半导体层的与上述第1半导体层相反的一侧沿着上述第1方向交替地形成的多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层。进而，上述装置具备在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成的多个上述第1导电型的第5半导体层；上述第5半导体层沿着上述第1方向相互离开而配置。
Description
相关申请
本申请享受以日本专利申请2013－185612号（申请日：2013年9月6日）为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在沟槽型IGBT（Insulated Gate Bipolar Transistor）等电力用晶体管中，为了使IE效应（载流子注入促进效应）提高，有在沟槽间的发射极层及接触层的下方形成阻挡层的情况。但是，阻挡层有空穴难以通过、在空穴通过时产生潜透电阻（日语：もぐり抵抗）等的问题，带来电力用晶体管的关断时的损失的增大、及电力用晶体管的闭锁耐量的降低。
发明内容
本发明的实施方式提供一种能够降低具备阻挡层的电力用晶体管的关断时的损失的半导体装置。
根据一实施方式，半导体装置具备具有第1面和对置于上述第1面的第2面的第1导电型的第1半导体层、和形成在上述第1半导体层的上述第1面上的第2导电型的第2半导体层。进而，上述装置具备隔着绝缘膜形成于上述第1半导体层及第2半导体层上且在与上述第1面平行的第1方向上延伸的多个控制电极、和在上述第2半导体层的与上述第1半导体层相反的一侧沿着上述第1方向交替地形成的多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层。进而，上述装置具备在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成的多个上述第1导电型的第5半导体层；上述第5半导体层沿着上述第1方向相互离开而配置。
附图说明
图1是表示第1实施方式的半导体装置的构造的俯视图及剖视图。
图2是表示第1实施方式及其变形例的半导体装置的构造的立体图。
图3是表示第1实施方式的半导体装置的Z方向的杂质浓度分布的例子的图。
图4是表示第1实施方式的半导体装置的Y方向的杂质浓度分布的例子的图。
图5是表示第1实施方式的变形例的半导体装置的构造的剖视图。
图6是表示第2实施方式的半导体装置的构造的剖视图。
图7是表示第2实施方式的半导体装置的Y方向的杂质浓度分布的例子的图。
具体实施方式
以下，参照附图说明本发明的实施方式。
（第1实施方式）
图1是表示第1实施方式的半导体装置的构造的俯视图及剖视图。图2是表示第1实施方式及其变形例的半导体装置的构造的立体图。本实施方式的半导体装置作为电力用晶体管而具备沟槽型IGBT。
图1（a）是表示本实施方式的半导体装置的构造的俯视图，图1（b）和图1（c）分别是表示沿着图1（a）所示的I－I’线、J－J’线的剖视图。另外，图1（a）相当于沿着图1（b）和图1（c）所示的平面K的俯视图。
图2（a）是表示本实施方式的半导体装置的构造的立体图，图2（b）是表示本实施方式的变形例的半导体装置的构造的立体图。图2（a）和图2（b）为了说明的方便，仅表示图1（a）～图1（c）所示的构成要素的一部分。
以下，参照图1（a）～图1（c）对第1实施方式的半导体装置进行说明，在该说明中也适当参照图2（a）和图2（b）。
本实施方式的半导体装置具备作为第1半导体层的例子的n－型的第1基底层11、作为第2半导体层的例子的p型的第2基底层12、多个作为第3半导体层的例子的n+型的发射极层（源极层）13、多个作为第4半导体层的例子的p+型的接触层14、p型的集电极层（漏极层）15、n型的缓冲层16、多个作为第5半导体层的例子的n型的阻挡层17、栅极绝缘膜18、多个作为控制电极的例子的栅极电极19、绝缘膜21、栅极布线22、绝缘膜23、发射极电极24和集电极电极25。在图2（a）中，将第1基底层11和第2基底层12的界面用虚线表示。
在本实施方式中，设第1、第2导电型分别为n型、p型，但也可以代之而设第1、第2导电型分别为p型、n型。
第1基底层11、第2基底层12、发射极层13、接触层14、集电极层15、缓冲层16及阻挡层17例如是硅层。
第1基底层11具有第1面S1、和对置于第1面S1的第2面S2。图1（a）～图1（c）表示与第1基底层11的第1、第2面S1、S2平行且相互垂直的X方向及Y方向、和与第1基底层11的第1、第2面S1、S2垂直的Z方向。Y方向是第1方向的例子，Z方向是第2方向的例子。
第2基底层12形成在第1基底层11的第1面S1上。标号T表示形成在第1及第2基底层11、12上、在Y方向上延伸的多个沟槽。
在本说明书中，将+Z方向取为上方向，将－Z方向取为下方向。例如，将第1基底层11的第1、第2面S1、S2的位置关系表现为第1面S1位于第2面S2的上方。
栅极绝缘膜18形成在沟槽T的侧面及底面上。栅极绝缘膜18例如是硅氧化膜。栅极电极19在沟槽T内隔着栅极绝缘膜18形成，在Y方向上延伸。栅极电极19例如是多晶硅层。
发射极层13和接触层14沿着Y方向交替地形成在第2基底层12的与第1基底层11相反的一侧。集电极层15隔着缓冲层16形成在第1基底层11的第2面S2上。本实施方式的发射极层13及接触层14的上端被设定为与栅极电极19的上端相同的高度。标号S表示发射极层13、接触层14及栅极电极19的上端。
阻挡层17形成在第2基底层12的第1基底层11侧。此外，阻挡层17沿着Y方向相互离开而配置。标号R表示在Y方向上邻接的阻挡层17间的间隙。标号P（参照图2（a））表示在Y方向上邻接的阻挡层17间的间距（周期）。
在平行于Z方向地观察半导体装置的情况下，阻挡层17设在与发射极层13重叠的位置上。此外，在平行于Z方向地观察半导体装置的情况下，阻挡层17间的间隙R设置在与接触层14重叠的位置上。此外，阻挡层17间的间距P设定为与在Y方向上相互邻接的发射极层13间的间距相同的间距、或设定为与在Y方向上相互邻接的接触层14间的间距相同的间距。
另外，第2基底层12、发射极层13、接触层14、阻挡层17以与夹持它们的两侧的沟槽T的侧面相接的方式配置。此外，发射极层13和接触层14沿着Y方向交替地配置。这样的构造与例如发射极层13和接触层14在X方向上相互邻接的构造相比，有沟槽T间的间隔即使较窄也容易形成的优点。
此外，栅极电极19的上端S与阻挡层17的下端的距离D1如图2（a）所示，设定得比栅极电极19的上端S与沟槽T的下端的距离D2短（D1<D2）。但是，如图2（b）所示，如果栅极电极19的上端S与阻挡层17的上端的距离D3比栅极电极19的上端S与沟槽T的下端的距离D2短（D3<D2），则栅极电极19的上端S与阻挡层17的下端的距离D1也可以设定得比栅极电极19的上端S与沟槽T的下端的距离D2长（D1>D2）。即，阻挡层17既可以其整体夹在沟槽T间（栅极电极19间），也可以仅其一部分夹在沟槽T间（栅极电极19间）。
栅极布线22隔着绝缘膜21形成在接触层14及栅极电极19的上端S上，在X方向上延伸。绝缘膜21例如是硅氧化膜，栅极布线22例如是多晶硅层。栅极布线22与栅极电极19电连接。
发射极电极24隔着绝缘膜21、栅极布线22及绝缘膜23形成在发射极层13、接触层14及栅极电极19的上端S上，与发射极层13及接触层14电连接。集电极电极25形成在集电极层15的下表面上，与集电极层15电连接。
（1）第1实施方式的各半导体层的杂质浓度
接着，参照图3及图4，对第1实施方式的各半导体层的杂质浓度进行说明。
图3是表示第1实施方式的半导体装置的Z方向的杂质浓度分布的例子的图。
图3表示通过发射极层13、第2基底层12、阻挡层17、第1基底层11的平行于Z方向的直线上的杂质浓度分布。图3的杂质浓度单位是1/cm3。
标号Cn、Cp分别表示各层的n型杂质浓度、p型杂质浓度。n型杂质例如是磷，p型杂质例如是硼。此外，标号C表示将n型杂质浓度与p型杂质浓度抵消后的各层的有效的杂质浓度。由此，在这些杂质浓度之间，C=|Cn－Cp|的关系成立（||表示绝对值）。
在本实施方式中，阻挡层17内的有效的n型杂质浓度C的峰值如图3所示，设定得比发射极层13内的有效的n型杂质浓度C的峰值低，设定得比第1基底层11内的有效的n型杂质浓度C的峰值高。此外，阻挡层17内的有效的n型杂质浓度C的峰值设定为与第2基底层12内的有效的p型杂质浓度C的峰值相同程度的值。
在本实施方式中，阻挡层17内的有效的n型杂质浓度C的峰值如图3所示，设定为发射极层13内的有效的n型杂质浓度C的峰值的1/10以下，具体而言，设定为低两个数量级左右。
图4是表示第1实施方式的半导体装置的Y方向的杂质浓度分布的例子的图。
图4表示通过阻挡层17、第2基底层12的平行于Y方向的直线上的杂质浓度分布。图4的杂质浓度单位是1/cm3。标号C表示各层的有效的杂质浓度。
图4与图3同样，表示阻挡层17内的有效的n型杂质浓度C的峰值被设定为与第2基底层12内的有效的p型杂质浓度C的峰值相同程度的值的状况。
如以上这样，本实施方式的半导体装置在第2基底层12的第1基底层11侧具备多个阻挡层17，这些阻挡层17在各个栅极电极19间在Y方向上相互离开而配置。因此，在Y方向上邻接的阻挡层17间形成有间隙R。
由此，根据本实施方式，如用箭头A表示那样，第1基底层11内的空穴通过经过间隙R而容易从第1基底层11抽出到接触层14。由此，根据本实施方式，能够降低电力用晶体管的关断时的损失。
此外，根据本实施方式，如用箭头B表示那样，通过减少第1基底层11内的空穴经过阻挡层17的比例，将由阻挡层17的通过而引起的潜透电阻降低。由此，根据本实施方式，能够抑制由寄生电阻造成的闭锁，能够使电力用晶体管的闭锁耐量提高。
这样，根据本实施方式，能够在享受由阻挡层17带来的IE效应提高的利益的同时，降低电力用晶体管的关断时的损失并使电力用晶体管的闭锁耐量提高。
此外，在本实施方式中，阻挡层17设于在Z方向上与发射极层13重叠的位置上，阻挡层17间的间隙R设于在Z方向上与接触层14重叠的位置上。
由此，根据本实施方式，通过采用这样的配置，空穴从第1基底层11经由间隙R到达接触层14的路径被缩短，空穴更容易抽出到接触层14。
图5是表示第1实施方式的变形例的半导体装置的构造的剖视图。
图1（b）的阻挡层17的Y方向的宽度被设定为与发射极层13的Y方向的宽度相同程度。但是，本实施方式的阻挡层17的Y方向的宽度也可以如图5（a）所示那样比发射极层13的Y方向的宽度短，也可以如图5（b）所示那样比发射极层13的Y方向的宽度长。
换言之，阻挡层17既可以如图1（b）所示那样在Z方向上与发射极层13完全重叠，也可以如图5（a）或图5（b）所示那样在Z方向上与发射极层13部分地重叠。
此外，阻挡层17间的间隙R既可以如图1（b）所示那样在Z方向上与接触层14完全重叠，也可以如图5（a）或图5（b）所示那样在Z方向上与接触层14部分地重叠。
另外，如图1（b）所示那样将阻挡层17的Y方向的宽度设定为与发射极层13的Y方向的宽度相同程度，具有如下优点，即：能够将用来形成阻挡层17的杂质注入处理和用来形成发射极层13的杂质注入处理使用相同的抗蚀剂掩模实施。
本实施方式的阻挡层17如图1（b）、图5（a）、图5（b）所示，形成在第2基底层12的第1基底层11侧。由此，阻挡层17的上表面接触在第2基底层12的下表面上，阻挡层17的下表面接触在第1基底层11的第1面S1上。但是，阻挡层17也可以形成在被第2基底层12包围的位置上。即，本实施方式的第2基底层12可以不仅与阻挡层17的上表面相接、还夹在阻挡层17的下表面与第1基底层11的第1面S1之间。这在后述的第2实施方式中也是同样的。
（第2实施方式）
图6是表示第2实施方式的半导体装置的构造的剖视图。
图6与图1（b）同样，是沿着图1（a）所示的I－I’线的剖视图。以下对第2实施方式的半导体装置进行说明，而关于在第1实施方式和第2实施方式中共通的事项省略说明。
本实施方式的阻挡层17与第1实施方式的阻挡层17同样，形成在第2基底层12的第1基底层11侧。
但是，本实施方式的阻挡层17与第1实施方式的阻挡层17不同，在各个栅极电极19间在Y方向上延伸。
标号17a表示阻挡层17的第1区域，位于发射极层13的正下方。标号17b表示阻挡层17的第2区域，位于接触层14的正下方。关于第1、第2区域17a、17b的详细情况在后面叙述。
另外，本实施方式的阻挡层17例如可以通过用离子注入在第1基底层11与第2基底层12之间形成多个n型层、利用之后的热工序使n型杂质扩散直到它们的n型层彼此被结合而形成。
（1）第2实施方式的阻挡层17的杂质浓度
接着，参照图7，对第2实施方式的阻挡层17的杂质浓度进行说明。
图7是表示第2实施方式的半导体装置的Y方向的杂质浓度分布的例子的图。
图7表示通过阻挡层17的平行于Y方向的直线上的杂质浓度分布。图7的杂质浓度单位是1/cm3。标号C表示阻挡层17内的有效的n型杂质浓度。
本实施方式的阻挡层17如图7所示，沿着Y方向交替地具有有效的n型杂质浓度C的多个极大点C1、和有效的n型杂质浓度C的多个极小点C2。
在将半导体装置平行于Z方向观察的情况下，极大点C1设在与发射极层13重叠的位置上。即，极大点C1设在阻挡层17的第1区域17a内。
另一方面，在将半导体装置平行于Z方向观察的情况下，极小点C2设在与接触层14重叠的位置上。即，极小点C2设在阻挡层17的第2区域17b内。
在本实施方式中，极大点C1的有效的n型杂质浓度C被设定得比发射极层13内的有效的n型杂质浓度C的峰值低，被设定得比第1基底层11内的有效的n型杂质浓度C的峰值高。此外，极大点C1的有效的n型杂质浓度C被设定为与第2基底层12内的有效的p型杂质浓度C的峰值相同程度的值。
此外，极小点C2的有效的n型杂质浓度C被设定为极大点C1的有效的n型杂质浓度C的1/10以下，具体而言被设定为低两个数量级左右。
如以上这样，本实施方式的半导体装置在第2基底层12的第1基底层11侧具备在Y方向上延伸的阻挡层17。此外，本实施方式的阻挡层17沿着Y方向交替地具有有效的n型杂质浓度C的多个极大点C1和多个极小点C2。
由此，根据本实施方式，第1基底层11内的空穴通过经过极小点C2附近而容易从第1基底层11抽出到接触层14中。由此，根据本实施方式，与第1实施方式同样，能够降低电力用晶体管的关断时的损失。
此外，根据本实施方式，通过减少第1基底层11内的空穴经过极大点C1附近的比例，将由阻挡层17的通过引起的潜透电阻降低。由此，根据本实施方式，与第1实施方式同样，能够抑制由寄生电阻造成的闭锁，能够使电力用晶体管的闭锁耐量提高。
这样，根据本实施方式，能够在享受由阻挡层17带来的IE效应提高的利益的同时，降低电力用晶体管的关断时的损失并使电力用晶体管的闭锁耐量提高。
此外，在本实施方式中，极大点C1设于在Z方向上与发射极层13重叠的位置上，极小点C2设于在Z方向上与接触层14重叠的位置上。
由此，根据本实施方式，通过采用这样的配置，空穴从第1基底层11经由极小点C2附近到达接触层14的路径被缩短，空穴更容易抽出到接触层14中。
说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够通过其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。
Claims (18)
1.一种半导体装置，其特征在于，
具备：
第1电极及第2电极；
第1导电型的第1半导体层，位于上述第1电极与上述第2电极之间，在上述第1电极侧具有第1面，在上述第2电极侧具有对置于上述第1面的第2面；
第2导电型的第2半导体层，形成在上述第1半导体层的上述第1面上，并且位于上述第1电极与上述第1半导体层之间；
多个控制电极，隔着绝缘膜形成在上述第1半导体层及第2半导体层上，在平行于上述第1面的第1方向上延伸；
多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层，在上述第2半导体层的与上述第1半导体层相反的一侧，沿着上述第1方向交替地形成，并且位于上述第1电极与上述第2半导体层之间；以及
多个上述第1导电型的第5半导体层，在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成，
上述第5半导体层沿着上述第1方向相互离开而配置，
上述第5半导体层设置在上述第1半导体层的在与上述第1面垂直的第2方向上、与上述第3半导体层重叠的位置上。
2.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体层之间的间隙设置在上述第1半导体层的在与上述第1面垂直的第2方向上、与上述第4半导体层重叠的位置上。
3.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值比上述第3半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值低。
4.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值比上述第1半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值高。
5.如权利要求1所述的半导体装置，其特征在于，
在上述第1方向上邻接的上述第5半导体层之间的间距是与在上述第1方向上邻接的上述第3半导体层之间的间距相同的间距。
6.如权利要求1所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的下端的距离比上述控制电极的上端与上述绝缘膜的下端的距离短。
7.如权利要求1所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的下端的距离比上述控制电极的上端与上述绝缘膜的下端的距离长。
8.如权利要求7所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的上端的距离比上述控制电极的上端与上述绝缘膜的下端的距离短。
9.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体层的上述第1方向的宽度比上述第3半导体层的上述第1方向的宽度短。
10.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体层的上述第1方向的宽度比上述第3半导体层的上述第1方向的宽度长。
11.一种半导体装置，其特征在于，
具备：
第1电极及第2电极；
第1导电型的第1半导体层，位于上述第1电极与上述第2电极之间，在上述第1电极侧具有第1面，在上述第二电极侧具有对置于上述第1面的第2面；
第2导电型的第2半导体层，形成在上述第1半导体层的上述第1面上，并且位于上述第1电极与上述第1半导体层之间；
多个控制电极，隔着绝缘膜形成在上述第1半导体层及第2半导体层上，位于上述第1电极与上述第1半导体层之间，在平行于上述第1面的第1方向上延伸；
多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层，在上述第2半导体层的与上述第1半导体层相反的一侧，沿着上述第1方向交替地形成，位于上述第1电极与上述第2半导体层之间；以及
上述第1导电型的第5半导体层，在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成，在上述第1方向上延伸，
上述第5半导体层沿着上述第1方向交替地具有上述第1导电型的杂质的有效的杂质浓度的多个极大点和多个极小点，
上述极大点设置在上述第1半导体层的在与上述第1面垂直的第2方向上、与上述第3半导体层重叠的位置上。
12.如权利要求11所述的半导体装置，其特征在于，
上述极小点设置在上述第1半导体层的在与上述第1面垂直的第2方向上、与上述第4半导体层重叠的位置上。
13.如权利要求11所述的半导体装置，其特征在于，
上述极大点处的上述第1导电型的杂质的有效的杂质浓度比上述第3半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值低。
14.如权利要求11所述的半导体装置，其特征在于，
上述极大点处的上述第1导电型的杂质的有效的杂质浓度比上述第1半导体层内的上述第1导电型的杂质的有效的杂质浓度的峰值高。
15.如权利要求11所述的半导体装置，其特征在于，
上述极小点处的上述第1导电型的杂质的有效的杂质浓度是上述极大点处的上述第1导电型的杂质的有效的杂质浓度的1/10以下。
16.如权利要求11所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的下端的距离比上述控制电极的上端与上述绝缘膜的下端的距离短。
17.如权利要求11所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的下端的距离比上述控制电极的上端与上述绝缘膜的下端的距离长。
18.如权利要求17所述的半导体装置，其特征在于，
上述控制电极的上端与上述第5半导体层的上端的距离比上述控制电极的上端与上述绝缘膜的下端的距离短。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013185612A JP5941447B2 (ja) | 2013-09-06 | 2013-09-06 | 半導体装置 |
| JP2013-185612 | 2013-09-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104425581A CN104425581A (zh) | 2015-03-18 |
| CN104425581B true CN104425581B (zh) | 2017-09-15 |
Family
ID=52624697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410061291.5A Active CN104425581B (zh) | 2013-09-06 | 2014-02-24 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9130007B2 (zh) |
| JP (1) | JP5941447B2 (zh) |
| CN (1) | CN104425581B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046502A (ja) * | 2013-08-28 | 2015-03-12 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2018105744A1 (ja) * | 2016-12-08 | 2018-06-14 | 富士電機株式会社 | 半導体装置 |
| JP6673501B2 (ja) * | 2016-12-08 | 2020-03-25 | 富士電機株式会社 | 半導体装置 |
| JP6958011B2 (ja) * | 2017-06-15 | 2021-11-02 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6952667B2 (ja) * | 2018-09-19 | 2021-10-20 | 株式会社東芝 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262339A (en) * | 1989-06-12 | 1993-11-16 | Hitachi, Ltd. | Method of manufacturing a power semiconductor device using implants and solid diffusion source |
| CN101071822A (zh) * | 2002-09-25 | 2007-11-14 | 株式会社东芝 | 功率半导体元件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3435635B2 (ja) | 1999-10-27 | 2003-08-11 | 株式会社豊田中央研究所 | 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路 |
| JP2004022941A (ja) | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP3927111B2 (ja) | 2002-10-31 | 2007-06-06 | 株式会社東芝 | 電力用半導体装置 |
| JP2005340626A (ja) | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
| JP4575713B2 (ja) | 2004-05-31 | 2010-11-04 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP5707681B2 (ja) | 2009-03-04 | 2015-04-30 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5013436B2 (ja) * | 2009-06-04 | 2012-08-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2011055017A (ja) | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
-
2013
- 2013-09-06 JP JP2013185612A patent/JP5941447B2/ja active Active
-
2014
- 2014-02-24 CN CN201410061291.5A patent/CN104425581B/zh active Active
- 2014-03-07 US US14/201,621 patent/US9130007B2/en not_active Expired - Fee Related
-
2015
- 2015-08-05 US US14/819,064 patent/US9318588B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262339A (en) * | 1989-06-12 | 1993-11-16 | Hitachi, Ltd. | Method of manufacturing a power semiconductor device using implants and solid diffusion source |
| CN101071822A (zh) * | 2002-09-25 | 2007-11-14 | 株式会社东芝 | 功率半导体元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5941447B2 (ja) | 2016-06-29 |
| JP2015053400A (ja) | 2015-03-19 |
| US9318588B2 (en) | 2016-04-19 |
| US9130007B2 (en) | 2015-09-08 |
| US20150069460A1 (en) | 2015-03-12 |
| CN104425581A (zh) | 2015-03-18 |
| US20150340478A1 (en) | 2015-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104425581B (zh) | 半导体装置 | |
| CN104380471B (zh) | 碳化硅半导体装置及其制造方法 | |
| CN104380442B (zh) | 碳化硅半导体装置及其制造方法 | |
| US9245995B2 (en) | Semiconductor device having power metal-oxide-semiconductor transistor | |
| US9018705B2 (en) | ESD transistor | |
| CN103681853A (zh) | 半导体装置及其制造方法 | |
| US9129989B1 (en) | Semiconductor device and method for manufacturing the same | |
| CN103875074A (zh) | 绝缘栅晶体管及其生产方法 | |
| CN102163574B (zh) | 绝缘体上硅器件及其制造方法 | |
| US8847312B2 (en) | LDMOS device and method for improved SOA | |
| CN104009071B (zh) | 半导体装置 | |
| CN104916637B (zh) | 半导体器件及其制造方法 | |
| CN102569298A (zh) | 包括二极管的半导体器件 | |
| CN106449750A (zh) | 半导体装置 | |
| CN107431093A (zh) | 半导体装置 | |
| CN106057905A (zh) | 沟槽栅场效应晶体管及制造方法 | |
| CN105409006B (zh) | 半导体装置 | |
| CN103208521B (zh) | Hvmos器件及其形成方法 | |
| CN107026202A (zh) | 高压mosfet、半导体结构及其制造方法 | |
| CN104600116B (zh) | 场效应半导体构件及其制造方法 | |
| JP5068057B2 (ja) | 半導体装置 | |
| CN107768422A (zh) | 半导体装置以及半导体装置的制造方法 | |
| CN205542791U (zh) | 半导体器件 | |
| CN104766861A (zh) | 半导体装置及其制造方法 | |
| CN103855140B (zh) | 用于击穿电压改进的功率器件上部分soi |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |