CN104347532A - 半导体封装件及其制造方法 - Google Patents

半导体封装件及其制造方法 Download PDF

Info

Publication number
CN104347532A
CN104347532A CN201310328991.1A CN201310328991A CN104347532A CN 104347532 A CN104347532 A CN 104347532A CN 201310328991 A CN201310328991 A CN 201310328991A CN 104347532 A CN104347532 A CN 104347532A
Authority
CN
China
Prior art keywords
substrate
protuberance
solder
conductive pole
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310328991.1A
Other languages
English (en)
Other versions
CN104347532B (zh
Inventor
陈奕廷
林俊宏
黄仕铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201310328991.1A priority Critical patent/CN104347532B/zh
Publication of CN104347532A publication Critical patent/CN104347532A/zh
Application granted granted Critical
Publication of CN104347532B publication Critical patent/CN104347532B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

一种半导体封装件及其制造方法。半导体封装件包括第一基板、第一突出部、导电柱、第二基板、第二突出部、焊料、芯片及黏合层。第一电性接点及第一突出部形成于第一基板上。部分导电柱被第一突出部包覆。第二突出部形成于第二基板上且具有容置凹部。焊料容置于容置凹部内。芯片设于第一基板与第二基板之间。黏合层包覆芯片且黏合第一基板与第二基板并围绕导电柱。其中，导电柱的端部位于容置凹部内而与焊料对接。

Description

半导体封装件及其制造方法
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有导电柱的半导体封装件及其制造方法。
背景技术
传统堆迭式半导体封装件包括多个基板，数个基板之间以电性接点对接。然而，在对接过程中，二基板很容易左右滑动而错位，反而导致二基板的电性接点彼此对不准。此外，在对接后的回焊工艺中，电性接点会因为熔化而呈流动性，进而流至邻近的电性接点而导致因为桥接(bridge)所发生的电性短路(short)，或是在上、下基板对接时因为基板本身的翘曲，造成基板之间的局部间距较小，产生电性接点的焊料受到挤压而往外扩而导致桥接问题。因此，如何解决对接过程的偏位问题及改善桥接问题，是本技术领域业界努力重点之一。
发明内容
本发明有关于一种半导体封装件及其制造方法，可改善因为桥接所发生的电性短路问题。
根据本发明，提出一种半导体封装件。半导体封装件包括一第一基板、一第一电性接点、一第一突出部、一导电柱、一第二基板、一第二突出部、一焊料、一第二电性接点、一芯片及一黏合层。第一基板具有一表面。第一电性接点形成于第一基板的表面。第一突出部位于第一基板的表面上。导电柱电性连结第一电性端点，其中导电柱包含一端部及一侧面，导电柱的侧面的一部分被第一突出部包覆，而侧面的另一部分突出于第一突出部。第二基板具有相对的一第一表面与一第二表面，其中第二基板的第一表面与第一基板的表面彼此相对。第二突出部形成于第二基板的第一表面上且具有一容置凹部。焊料容置于容置凹部内。第二电性接点形成于第二基板的第二表面，且电性连接于焊料。芯片设于第一基板与第二基板之间。黏合层包覆芯片且黏合第一基板的表面与第二基板的第一表面并围绕导电柱的侧面的另一部分。其中，导电柱的端部位于容置凹部内而与焊料对接。
根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一第一基板，第一基板具有一表面且表面上形成有一第一电性接点及一第一突出部，其中该第一突出部包覆部分一导电柱，导电柱电性连接第一电性接点；提供一第二基板，第二基板具有相对的一第一表面与一第二表面，第二基板的第一表面与第一基板的表面彼此相对，第一表面上形成有一焊料及一第二突出部，其中第二突出部具有一容置凹部，焊料容置于容置凹部内；设置一芯片于第一基板或第二基板上；形成一黏合体于第一基板或第二基板上；对接第一基板与第二基板，使导电柱经由容置凹部与焊料对接，并使黏合体于压力下黏合第一基板及第二基板并围绕部分焊料、导电柱的侧面的另一部分及芯片；以及，固化黏合体形成一黏合层。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体封装件的剖视图。
图2绘示依照本发明实施例的半导体封装件的翘曲测试图。
图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5绘示依照本发明另一实施例的半导体封装件的剖视图。
图6绘示依照本发明另一实施例的半导体封装件的剖视图。
图7A至7G绘示图1的半导体封装件的制造过程图。
图8A至8B绘示图5的半导体封装件的制造过程图。
主要元件符号说明：
100、200、300、400、500：半导体封装件
110：第一基板
110b、150b：下表面
110s、120s、140s、150s、180s：外侧面
110u、120u、420u：上表面
111：第一电性接点
112：线路层
113：第一防焊层
115：芯片
116：凸块
120、420：第一突出部
120r：第一凹部
130：导电柱
130e：端面
130s1：第一侧面
130s11、161：第一部分
130s12、162：第二部分
130s2：第二侧面
131：端部
140：第二基板
140b：第一表面
140u：第二表面
141：第三防焊层
150：第二突出部
150r1：容置凹部
150r2：第二凹部
150a：开口
150u：槽底面
160：焊料
161e、162e：相交轮廓线
170：第二电性接点
171：第三电性接点
180：黏合层
180’：黏合体
190：凸块
420h：孔洞
C1、C2：曲线
H1、H2：间距
h1、h2：距离
S1、S2：间隔
V1：方向
具体实施方式
请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括第一基板110、芯片115、第一突出部120、至少一导电柱130、第二基板140、第二突出部150、至少一焊料160、至少一第二电性接点170、黏合层180及至少一凸块190。
第一基板110例如是单层基板或多层基板。本例中，基板110本身为非主动元件，即，第一基板110不包含任何主动元件（如主动芯片或主动线路），例如一印刷电路板(Printed Circuit Board)。另一例中，第一基板110可包含主动线路或主动芯片而成为主动元件。第一基板110具有上表面110u且包括第一电性接点111，本例中第一基板110还包含一线路层112及第一防焊层113，第一电性接点111与线路层112电性连结，第一基板110的上表面110u是第一防焊层113的表面，并通过第一防焊层113的开口露出第一电性接点111。芯片115设于第一基板110与第二基板140之间，本例中，芯片115以其主动面朝下方位设于第一基板110的上表面110u上，并通过至少一凸块116电性连接于第一基板110，此种芯片115称为覆晶(flip chip)。另一实施例中，芯片115可以其主动面朝上方位设于第一基板110的上表面110u上，并通过至少一焊线电性连接于第一基板110。一实施例中，芯片115的厚度介于60微米至110微米之间。
第一突出部120例如是防焊层，其可整合于第一基板110的工艺中形成，或独立于第一基板110的工艺形成。第一突出部120形成于第一基板110的上表面110u上，本例中，第一突出部120为第二防焊层，形成于第一防焊层113上。一实施例中，第一防焊层113与第一突出部120可分别于不同二光罩工艺中形成。
第一突出部120围绕出第一凹部120r，芯片115位于第一凹部120r内。本例中，芯片115通过第一凹部120r设于第一基板110上，从第一基板110的上表面110u到芯片115的顶面的距离h1可大于，等于或小于第一基板110的上表面110u到第一突出部120的上表面120u的距离h2，本例中，距离h1大于距离h2。一实施例中，第一突出部120的厚度（即第一基板110的上表面110u到第一突出部120的上表面120u的距离）介于40微米至60微米之间。
导电柱130形成于第一基板110的第一电性接点111并电性连接于第一电性接点111。一例中，导电柱130的表面覆盖一层表面处理层，例如镍金层(未图示)，表面处理层可覆盖于导电柱130的端部，或进一步覆盖导电柱130的侧面，导电柱130的侧面的一部分被第一突出部120包覆，而另一部分突出超过第一突出部120。由于第一突出部120包覆部分导电柱130，故产生强化导电柱130机械强度的作用，因此可减少第一基板110与第二基板140对接时产生的压力造成导电柱断裂的风险。
导电柱130的端部131突出超过第一突出部120的上表面120u，本例中，导电柱130的端部131经由于第一防焊层113而突出于第一突出部120以与焊料160对接。
本例中，导电柱130具有端面130e及环绕端面130e的侧面，其中侧面包括相对的第一侧面130s1与第二侧面130s2，且第二基板140的外侧面140s与第一侧面130s1的距离大于第二基板140的外侧面140s与第二侧面130s2的距离，即第一侧面130s1朝内侧面，而第二侧面130s2朝外侧面。以第一侧面130s1来说，其包含邻近端面130e的第一部分130s11及远离端面130e的第二部分130s12，其中焊料160直接包覆导电柱130的端面130e及第一部分130s11，黏合层180直接包覆导电柱130的第二部分130s12。
此外，导电柱130的相对二侧面（如第一侧面130s1与第二侧面130s2）与焊料160的接触面积可相同或相异。以相异来说，焊料160与第一侧面130s1的接触面积小于焊料160与第二侧面130s2的接触面积；或者，焊料160与第一侧面130s1的接触面积大于或大致上等于焊料160与第二侧面130s2的接触面积。
当导电柱130与焊料160的接触面积愈多时，焊料160与导电柱130的电性品质愈佳，但黏合层180与导电柱130的接触面积反而减少而导致黏合层180与导电柱130之间的结合性下降；相反地，当黏合层180与导电柱130的接触面积愈多时，黏合层180与导电柱130之间的结合性提升，但焊料160与导电柱130的接触面积反而减少而导致焊料160与导电柱130之间电性品质下降。本例中，由于导电柱130的第一侧面130s1与黏合层180之间的接触面积较多（相较于第二侧面130s2），故可提升导电柱130与黏合层180之间的黏合性，并且，由于导电柱130的第二侧面130s2与焊料160之间的接触面积较多（相较于第一侧面130s1），故可提升导电柱130与焊料160之间的电性品质。进一步地说，通过焊料160与导电柱130的侧面的接触面积设计，可兼顾电性品质与黏合性。
本例中，第二基板140本身为非主动元件，即，第二基板140不包含任何主动元件（如主动芯片或主动线路），例如一印刷电路板(Printed Circuit Board)。另一例中，第二基板140可包含主动线路或主动芯片而成为主动元件。第二基板140具有相对的第一表面140b与第二表面140u，第二表面140u远离第一表面140b，其中第二基板140的第一表面140b与第一基板110的表面彼此相对。本例中，第二基板140还包含第三防焊层141，第二电性接点170及第三电性接点171，第二基板140的第一表面140u是第三防焊层141的表面，并通过第三防焊层141的开口露出第三电性接点171，焊料160形成在第三电性接点171。
第三防焊层141的下表面141与芯片115的上表面115u的间距H1介于20微米至30微米之间，使第一基板110与第二基板140的对接过程中，黏合体180’可顺利地填充于芯片115的上表面115u与第一防焊层113的下表面113b之间的空间。
第二突出部150形成于第二基板140的第一表面140b上且具有至少一容置凹部150r1，以容纳焊料160。第二突出部150例如是防焊层，其可整合于第二基板110的工艺中形成，或独立于第二基板110形成。本例中，第二突出部140为第四防焊层，形成于第三防焊层141上。一实施例中，第三防焊层141与第二突出部150可分别于不同二光罩工艺中形成。
容置凹部150r1提供一对位参考，使对接工艺中，导电柱130的端部131精确地经由容置凹部150r1与焊料160对接。第二突出部150具有下表面150b面向第一基板110，容置凹部150r1于下表面150b露出一开口150a。对接过程中，导电柱130经由开口150a与位于开口150a内的焊料160对接。由于容置凹部150r1的设计，对接后的导电柱130被限制于容置凹部150r1，因而稳固了导电柱130与第二基板140的相对位置。
第二突出部150如同挡墙，可阻挡回焊工艺中熔化的焊料160流至邻近的焊料160，此外，可阻挡第一基板110与第二基板140在对接时因为基板翘曲造成焊料受挤压而与邻近焊料接触。第二突出部150围绕出第二凹部150r2，芯片115的一部份位于第一凹部120r内，而芯片115的另一部份位于第二凹部150r2内。另一例中，芯片115可通过第二凹部150r2设于第二基板140上。此外，容置凹部150r1的槽底面150u与导电柱130的端面130e与之间具有一间隔S1，可使焊料160经由间隔S1物理黏结导电柱130的端面130e与容置凹部150r1的槽底面150u，可稳固导电柱130与第二基板130的相对位置。一实施例中，间隔S1介于约5微米至15微米之间，然本发明实施例不限于此。焊料160例如是焊料凸块或预涂焊料。一实施例中，第二突出部150的厚度介于40微米至60微米之间。
在焊料160的回焊步骤之前，整个焊料160被限制于容置凹部150r1内，此有助于回焊工艺中对于焊料160的流动控制。另一例中，在回焊之前，至少部分焊料160容置于容置凹部150r1即可，也就是说，部分焊料160可容置于容置凹部150r1内，而另一部分焊料160突出超过容置凹部150r1的开口150a。回焊过程中，焊料160沿导电柱130的侧面流动而包覆导电柱130的至少部分侧面。
焊料160包括第一部分161及第二部分162，其中第一部分161包覆导电柱130的第一侧面130s1，而第二部分162包覆导电柱130的第二侧面130s2。第一部分161与导电柱130的第一侧面130s1的相交轮廓线161e比第二部分162与导电柱130的第二侧面130s2的相交轮廓线162e更接近容置凹部150r1的槽底面150u。
第二电性接点170形成于第二基板140的第二表面140u，并通过第二基板140内的导电孔（未绘示）及/或导电层（未绘示）与焊料160电性连接。第二电性接点170可以是接垫、凸块或导电柱，本发明实施例以接垫为例说明。第二电性接点170作为半导体封装件100的输出/入接点，其数量及/或分布可以相异于导电柱，以承接不同线路布局的芯片、封装件或电路板的布置，使半导体封装件100及此些元件的设计更有弹性。例如，若省略第二基板140，那半导体封装件100只能以导电柱130与堆迭于其上的元件电性连接，因此反而限制了半导体封装件100及此元件的线路布局。反观本实施例，由于第二电性接点170的设计，可提升半导体封装件100的输出/入接点设计弹性及提升堆迭于第二基板140上方的元件的线路布局弹性。
本实施例中，黏合层180非导电胶或非导电膜，其具有黏性，以直接黏合第一基板110与第二基板140。黏合层180包覆芯片115以黏合芯片115。黏合层180也围绕部分导电柱130及部分焊料160，例如，黏合层180直接包覆部分导电柱130及部分焊料160。此外，第一突出部120的上表面120u与第二突出部150的下表面150b之间形成一间隔S2，黏合层180经由此间隔S2直接黏合第一突出部120的上表面120u与第二突出部150的下表面150b。一实施例中，间隔S2介于20微米至30微米之间，使在第一基板110与第二基板150对接过程中，黏合体180’顺利地填充于第一突出部120与第二突出部150之间的空间。
黏合层180可保护导电柱130及焊料160。例如在热工艺中，材料之间因热膨胀系数(CTE)不同产生的热应力(thermal stress)可因黏合层180吸收应力的效果减少导电柱130及焊料160之间断裂(crack)的风险。另外，导电柱130及焊料160在接合过程会因焊料160软化及上、下间的压力而往外扩张，黏合层180可局限焊料160的扩张，因此可减少焊料160之间因扩张产生的桥接现象引起的短路问题。
此外，黏合层180黏合第一基板110的上表面110u与第二基板140的第一表面140b，可降低半导体封装件100的翘曲量(相对于无黏合层的结构而言)。此外，由于黏合层180接合第一基板110的上表面110u与第二基板140的第一表面140b，在切割成单一封装结构的过程，可吸收切割时产生的应力且在第一基板110与第二基板140之间具有黏合力，因此可减少第一基板110与第二基板140之间剥离(peeling off)的风险。
黏合层180、第一基板110与第二基板140分别具有外侧面180s、110s与140s，其中黏合层180的外侧面180s、第一基板110的外侧面110s与第二基板140的外侧面140s大致上对齐，如齐平。由于黏合层180连续地延伸于第一基板110的外侧面110s与第二基板140的外侧面140s之间，故提升半导体封装件100的强度，减少半导体封装件100的翘曲量。
请参照图2，其绘示依照本发明实施例的半导体封装件的翘曲测试图。曲线C1表示习知不具有黏合层180的半导体封装件的翘曲量与测试温度的关系，而曲线C2表示本实施例具有黏合层180的半导体封装件100或200的翘曲量与测试温度的关系。由图可知，半导体封装件100或200的翘曲量明显降低。
请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括第一基板110、芯片115、第一突出部120、至少一导电柱130、第二基板140、第二突出部150、至少一焊料160、至少一第二电性接点170、黏合层180及至少一凸块190。
与图1的半导体封装件100不同的是，本实施例的焊料160包覆导电柱130的整个外侧面130s，使黏合层180无法包覆到导电柱130的外侧面130s，而仅能包覆到焊料160。
在焊料160的回焊工艺中，由于焊料160比黏合层180更早固化，故尚未固化的黏合层180受到已固化的焊料160的阻挡，导致黏合层180与导电柱130的接触面积减少，由于导电柱130与焊料160之间的接触面积较多，故可提升导电柱130与焊料160之间的电性品质。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括第一基板110、芯片115、第一突出部120、至少一导电柱130、第二基板140、第二突出部150、至少一焊料160、至少一第二电性接点170、黏合层180及至少一凸块190。
与图1的半导体封装件100不同的是，本实施例的焊料160直接包覆导电柱130的端面130e的至少一部分，黏合层180直接包覆导电柱130的整个外侧面130s。
在焊料160的回焊工艺中，由于黏合层180比焊料160更早固化，故尚未固化的焊料160受到已固化的黏合层180的阻挡，导致焊料160与导电柱130的接触面积减少。焊料160被黏合层180所局限的结构下，可减少焊料160彼此因桥接(bridge)现象所产生短路(short)的问题。
请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括第一基板110、芯片115、第一突出部420、至少一导电柱130、第二基板140、第二突出部150、至少一焊料160、至少一第二电性接点170、黏合层180及至少一凸块190。
本实施例中，第一突出部420环形基板，其环绕芯片115。第一突出部420与第一基板110可分别于二不同工艺中形成，然后再结合一起。导电柱130突出地形成于第一突出部420。第一突出部420包括至少一孔洞420h，孔洞420h形成于第一突出部420内。导电柱130的一部分形成于孔洞内420h，使第一突出部420的孔洞420h包围导电柱130的此部份。导电柱130的另一部分突出超过第一突出部420的上表面420u并电性连接第一基板110。相较于图1的半导体封装件100，即使本实施例的第一基板110的上表面110u与第二基板140的第一表面140b的间距H2较大，经由第一突出部420垫高导电柱130，仍可使导电柱130通过开口150a与焊料160对接。
此外，图5的导电柱130可分段形成导电柱。详细来说，以电镀方式形成导电柱时，导电柱的高度越高则整体导电柱的均匀度较不易控制（每个导电柱的高度差异大）。因此，经由分段形成导电柱的方式，可缩短各段导电柱130的形成高度，如此一来，可提升整体导电柱高度的均匀性。
请参照图6，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件500包括第一基板110、芯片115、第一突出部120、至少一导电柱130、第二基板140、第二突出部150、至少一焊料160、至少一第二电性接点170、黏合层180及至少一凸块190。
第一基板110与第二基板140对接过程中，会因为热工艺导致第一基板110与第二基板140至少一者发生翘曲变形，使焊料160’与导电柱130’的间距变短。即使如此，由于本发明实施例的第一突出部120及第二突出部150的设计，使焊料160’受到第二突出部150与第一突出部120的阻挡，而不会往二侧过度突出而去与邻近的焊料160电性短路。进一步地说，若省略第一突出部120与第二突出部140，则焊料160’会往二侧过度突出而去与邻近的焊料160电性短路。
请参照图7A至7J，其绘示图1的半导体封装件的制造过程图。
如图7A所示，提供第一基板110，其中第一基板110具有上表面110u。第一基板110上形成有第一突出部120及至少一导电柱130，其中第一突出部120包覆部分导电柱130。第一突出部120具有上表面120u，导电柱130的端部131突出超过第一突出部120的上表面120u。
如图7B所示，提供第二基板140。第二基板140具有相对的第一表面140b与第二表面140u。第一表面110u上形成有至少一焊料160及第二突出部150，其中第二突出部150具有至少一容置凹部150r1，焊料160容置于容置凹部150r1内。
本例中，整个焊料160被限制于容置凹部150r1内，此有助于后续回焊工艺中对于焊料160的流动控制。另一例中，至少部分焊料160容置于容置凹部150r1即可，也就是说，部分焊料160可容置于容置凹部150r1内，而另一部分焊料160突出超过容置凹部150r1的开口150a。
如图7C所示，可采用例如是表面黏贴技术（Surface-mount Technology,SMT），设置至少一芯片115于第一基板110上。本例中，芯片115经由第一突出部120所围绕的第一凹部120r设于第一基板110上。另一例中，芯片115可经由第二突出部150所围绕的第二凹部150r2（图7B）设于第二基板140上。
如图7D所示，可采用例如是涂布方式，形成黏合体180’于芯片115上。另一例中，黏合体180’可形成于第一基板110、第一突出部120、第二基板140或第二突出部150上。
本例中，黏合体180’非导电胶，其具有B阶段（B-stage）特性的热固性树脂。具有B阶段特性的黏合体180’可被加热软化，在液体中亦可溶胀，但不能完全溶解和熔融。此外，其外观呈现半固态（例如呈果冻般胶态），具有一定程度的稳定性不会轻易沾黏到其他物体，但尚未达到完全固化的相态(亦即是C阶段)。另一例中，黏合体180’可以是非导电膜。当黏合体180’为非导电膜时，虽然图未绘示，然黏合体180’可设于第一基板110上，在后续对接过程中，导电柱130刺穿非导电膜而与焊料160对接。
此外，黏合体180’可位于数个导电柱130的中间区域，如此在后续的对接过程中，黏合体180’受压后才能往二侧流动而包覆导电柱130与焊料160。
如图7E所示，对接第一基板110与第二基板140，使导电柱130经由容置凹部150r1与焊料160对接，并使黏合体180’于压力下黏合第一基板110及第二基板140并围绕部分焊料160、部分导电柱130及芯片115。由于黏合体180’具有黏性，因此在对接过程中，第一基板110与第二基板140受到黏合体180’的黏性限制，使第一基板110与第二基板140不会过度偏位，如此，可提升焊料160与导电柱130的对位精准度。
由于黏合体180’由导电柱130的第一侧面130s1往第二侧面130s2的方向V1流动，因此黏合体180’会排挤焊料160，导致焊料160与导电柱130的第一侧面130s1的接触面积减少。由于导电柱130的第二侧面130s2不会直接受到黏合体180’的流动冲击，因此焊料160覆盖导电柱130的第二侧面130s2的接触面积会大于焊料160覆盖导电柱130的第一侧面130s1的接触面积。然而，本发明实施例不限于此，只要适当控制工艺参数，可使焊料160与导电柱130的第二侧面130s2的接触面积小于或大致上等于焊料160与导电柱130的第一侧面130s1的接触面积。
在焊料160的回焊工艺或热压工艺中，第一基板110或第二基板140可先预热至第一温度，此第一温度低于焊料160的熔点；于第一基板110与第二基板140对接后，再加热第一基板110或第二基板140至第二温度，此第二温度的高于焊料160的熔点，以熔化焊料160。由于在对接前已先预热至第一温度，故对接后的加热可较缓和，进而可降低对半导体元件的伤害。当焊料160锡焊料时，第一温度例如是摄氏150度，而第二温度例如是摄氏300度。
然后，持续加热黏合体180’，让黏合体180’完全熟化至C阶段而固化，以形成黏合层180。一实施例中，可以约摄氏165度持续加热黏合体180’约三十分钟。C阶段是热固性树脂反应的最终阶段，该阶段的材料不能熔融和溶解，其外观呈现固态。
第二突出部150如同挡墙，可阻挡回焊工艺中熔化的焊料160流至邻近的焊料160。回焊过程中，焊料160沿导电柱130的侧面（130s1及130s2）流动而包覆导电柱130的侧面。
如图7F所示，形成至少一凸块190于第一基板110的下表面110b；然后，回焊凸块190。由于黏合层180于凸块190的回焊步骤前就已经固化，故于凸块190的回焊步骤中，黏合层180不会软化而能阻挡相邻二熔化的焊料160的流动，进而可避免相邻二焊料160因为流动的电性短路。详细来说，若无黏合层180的设计，焊料160于回焊步骤中仍会熔化而流动至邻近的焊料160而导致短路。
如图7G所示，以例如是刀具或激光，形成至少一切割道P经过第二基板140、黏合层180与第一基板110，以形成至少一如图1所示的半导体封装件100。切割过程中产生的应力会使第一基板110与第二基板140之间发生剥离的风险。然由于黏合层180可吸收切割时产生的应力且于第一基板110与第二基板140之间产生黏合力，故可减少第一基板110与第二基板140之间的剥离。切割后，第二基板140、黏合层180、第一突出部120与第一基板110分别形成外侧面140s、180s、120s与110s，其中外侧面140s、180s、120s与110s大致上对齐，如齐平。另一例中，第一突出部120的外侧面120s受到黏合层180的覆盖，而未与第一基板110的外侧面110s对齐。
半导体封装件200、300及400的制造方法相似于半导体封装件100，容此不再赘述。
请参照图8A至8B，其绘示图5的半导体封装件的制造过程图。
如图8A所示，提供第一基板110。第一基板110上形成有第一突出部420及至少一导电柱130，其中第一突出部420环形基板，导电柱130突出地设于第一突出部420上。第一突出部420与第一基板110可分别于二不同工艺中形成，然后再结合一起。
如图8B所示，提供第二基板140。第二基板140具有相对的第一表面140b与第二表面140u，其中第二基板140的第一表面140b与第一基板110的表面彼此相对。第二基板140的第一表面140b上形成有至少一第二突出部150及至少一焊料160，其中第二突出部150具有至少一容置凹部150r1，而焊料160容置于容置凹部150r1内。
在后续对接过程中，由于导电柱130被第一突出部420垫高，故可在维持导电柱130的长度下拉长导电柱130的端面130e与第一基板110的上表面110u的距离。由于维持导电柱130的长度设技，故导电柱130的形成不会变得困难。
半导体封装件400的其它制造步骤相似于半导体封装件100的对应步骤，容此不再赘述。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (18)

1.一种半导体封装件，包括：
一第一基板，具有一表面及一第一电性接点；
一第一突出部，位于该第一基板的该表面上；
一导电柱，电性连结该第一电性端点，其中该导电柱包含一端部及至少一侧面，该侧面的一部分被该第一突出部包覆，而该侧面的另一部分凸出于该第一突出部；
一第二基板，具有相对的一第一表面与一第二表面，其中该第二基板的该第一表面与该第一基板的该表面彼此相对；
一第二突出部，形成于该第二基板的该第一表面上且具有一容置凹部；
一焊料，容置于该容置凹部内；
一第二电性接点，形成于该第二基板的该第二表面，且电性连接于该焊料；
一芯片，设于该第一基板与该第二基板之间；
一黏合层，包覆该芯片且黏合该第一基板的该表面与该第二基板的该第一表面并围绕该导电柱的该另一部分；
其中，该导电柱的该端部位于该容置凹部内而与该焊料对接。
2.如权利要求1所述的半导体封装件，其特征在于，该第一突出部围绕成一第一凹部，该芯片位于该第一凹部内。
3.如权利要求2所述的半导体封装件，其特征在于，该第二突出部围绕成一第二凹部，该芯片的一部份位于第一凹部内，而该芯片的另一部份位于第二凹部内。
4.如权利要求1所述的半导体封装件，其特征在于，该导电柱具有一端面，该端面与该容置凹部的一槽底面之间具有一间隔。
5.如权利要求4所述的半导体封装件，其特征在于，该焊料经由该间隔物理连结该导电柱的该端面与该容置凹部的该槽底面。
6.如权利要求1所述的半导体封装件，其特征在于，该第一突出部具有一表面面向该第二基板，该导电柱突出超过该第一突出部的该表面，而该第二突出部具有一表面面向该第一基板，该黏合层直接黏合该第一突出部的该表面与该第二突出部的该表面。
7.如权利要求1所述的半导体封装件，其特征在于，该第二基板具有一外侧面，该导电柱具有一第一侧面及一第二侧面，其中该第二基板的该外侧面与该第一侧面的距离大于该第二基板的该外侧面与该第二侧面的距离，该黏合层与该第一侧面接触的面积大于该黏合层与该第二侧面接触的面积。
8.如权利要求1所述的半导体封装件，其特征在于，该焊料直接包覆该导电柱的整个侧面，其中该黏合层直接包覆部分该焊料。
9.如权利要求1所述的半导体封装件，其特征在于，该黏合层直接包覆部分该导电柱与部分该焊料。
10.如权利要求1所述的半导体封装件，其特征在于，该第一突出部防焊层。
11.如权利要求1所述的半导体封装件，其特征在于，该第一突出部一环形基板，该导电柱形成于该环形基板。
12.如权利要求11所述的半导体封装件，其特征在于，该环形基板包括一孔洞，该孔洞形成于该环形基板内部，并包围该导电柱的该侧面的该部分。
13.如权利要求1所述的半导体封装件，其特征在于，该黏合层非导电胶或非导电膜。
14.一种半导体封装件的制造方法，包括：
提供一第一基板，该第一基板具有一表面且包括一第一电性接点，该表面上形成有一第一突出部，其中该第一突出部包覆部分一导电柱，该导电柱电性连接该第一电性接点，该导电柱包括一端面及一侧面，该侧面的一部分被该第一突出部包覆，而该侧面的另一部分突出于第一突出部；
提供一第二基板，该第二基板具有相对的一第一表面与一第二表面，该第二基板的该第一表面与该第一基板的该表面彼此相对，该第一表面上形成有一焊料及一第二突出部，其中该第二突出部具有一容置凹部，该焊料容置于该容置凹部内；
设置一芯片于该第一基板或该第二基板上；
形成一黏合体于该芯片、该第一基板或该第二基板上；
对接该第一基板与该第二基板，使该导电柱经由该容置凹部与该焊料对接，并使该黏合体于压力下黏合该第一基板及该第二基板并围绕部分该焊料、该导电柱的该侧面的该另一部分及该芯片；以及
固化该黏合体形成一黏合层。
15.如权利要求14所述的制造方法，其特征在于，该导电柱的一端面与该容置凹部的槽底面之间具有一间隔，其中于对接该第一基板与该第二基板的步骤后，该焊料形成于该间隔；
于固化该黏合元件的步骤中，该焊料物理连结该导电柱的该端面与该容置凹部的槽底面。
16.如权利要求14所述的制造方法，其特征在于，于提供该第一基板的步骤中，该第一突出部具有一表面，该导电柱突出超过该第一突出部的该表面；于于提供该第二基板的步骤中，该第二突出部具有一表面；于对接该第一基板与该第二基板的步骤中，该第一突出部的该表面与该第二突出部的该表面相对，且该黏合层填入该第一突出部的该表面与该第二突出部的该表面之间；于固化该黏合体形成该黏合层的步骤中，使该黏合层直接黏合该第一突出部的该表面与该第二突出部的该表面。
17.如权利要求14所述的制造方法，其特征在于，形成该黏合体于该第一基板与该第二基板之间的步骤中，该黏合体非导电胶。
18.如权利要求14所述的制造方法，其特征在于，形成该黏合体于该第一基板与该第二基板之间的步骤中，该黏合元件一非导电膜，该导电柱刺穿该非导电膜。
CN201310328991.1A 2013-07-31 2013-07-31 半导体封装件及其制造方法 Active CN104347532B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310328991.1A CN104347532B (zh) 2013-07-31 2013-07-31 半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310328991.1A CN104347532B (zh) 2013-07-31 2013-07-31 半导体封装件及其制造方法

Publications (2)

Publication Number Publication Date
CN104347532A true CN104347532A (zh) 2015-02-11
CN104347532B CN104347532B (zh) 2017-08-04

Family

ID=52502842

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310328991.1A Active CN104347532B (zh) 2013-07-31 2013-07-31 半导体封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN104347532B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987370A (zh) * 2017-05-31 2018-12-11 矽品精密工业股份有限公司 电子封装件及其制法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818728A (en) * 1986-12-03 1989-04-04 Sharp Kabushiki Kaisha Method of making a hybrid semiconductor device
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
CN101390217A (zh) * 2006-02-28 2009-03-18 德州仪器公司 在受控间隙中具有底填充的倒装芯片装置
US20120074586A1 (en) * 2010-09-27 2012-03-29 Samsung Electronics Co., Ltd Methods of fabricating package stack structure and method of mounting package stack structure on system board
CN103165484A (zh) * 2013-03-29 2013-06-19 日月光半导体制造股份有限公司 堆迭式封装及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818728A (en) * 1986-12-03 1989-04-04 Sharp Kabushiki Kaisha Method of making a hybrid semiconductor device
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
CN101390217A (zh) * 2006-02-28 2009-03-18 德州仪器公司 在受控间隙中具有底填充的倒装芯片装置
US20120074586A1 (en) * 2010-09-27 2012-03-29 Samsung Electronics Co., Ltd Methods of fabricating package stack structure and method of mounting package stack structure on system board
CN103165484A (zh) * 2013-03-29 2013-06-19 日月光半导体制造股份有限公司 堆迭式封装及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987370A (zh) * 2017-05-31 2018-12-11 矽品精密工业股份有限公司 电子封装件及其制法

Also Published As

Publication number Publication date
CN104347532B (zh) 2017-08-04

Similar Documents

Publication Publication Date Title
KR101661442B1 (ko) 반도체 패키지 조립체를 위한 스터드 범프 구조
CN101252093B (zh) 电子元件和电子装置的制造方法、电子元件以及电子装置
JP6187918B2 (ja) 回路部材の接続構造、接続方法および接続材料
US20090051049A1 (en) Semiconductor device, substrate and semiconductor device manufacturing method
KR20200054961A (ko) 반도체 소자의 실장 구조 및 반도체 소자와 기판의 조합
JP2003007902A (ja) 電子部品の実装基板及び実装構造
CN104979314A (zh) 半导体封装结构及半导体工艺
JP2007067175A (ja) 半導体装置の製造方法
WO2012171320A1 (zh) 一种新的接触式智能卡的封装方法
JP2010118534A (ja) 半導体装置およびその製造方法
KR20120090202A (ko) 반도체 패키지 제조용 스테이지 블럭
CN104347532A (zh) 半导体封装件及其制造方法
CN104347547A (zh) 半导体封装件及其的制造方法
CN104465427A (zh) 封装结构及半导体工艺
CN104347557A (zh) 半导体封装件及其的制造方法
JPH0831871A (ja) 電子部品を表面実装する際に使用する界面封止用フィルム、及び電子部品の表面実装構造
JPH0551179B2 (zh)
JP6304085B2 (ja) 半導体装置及び半導体装置の製造方法
KR101607675B1 (ko) 패키지 결합 방법
CN210325778U (zh) 一种高密度芯片焊接结构
JP6474008B2 (ja) 接続材料
CN100561695C (zh) 芯片与承载器的接合方法
JP2005191335A (ja) フィルム基板、半導体装置、およびその製造方法
JP3204142B2 (ja) 半導体装置製造方法およびリードフレーム
EP3248216A1 (en) Method of generating a power semiconductor module

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant