CN104303313A - 纳米器件及其制作方法 - Google Patents

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Abstract

本发明提供一种能够与二极管、隧道元件、MOS晶体管等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。纳米器件包括：第一绝缘层（2）；以具有纳米间隙的方式设置于第一绝缘层（2）上的一方的电极（5A）与另一方的电极（5B）；配置于一方电极（5A）与另一方的电极（5B）之间的金属纳米粒子（7）或者功能分子；以及设置在第一绝缘层（2）、一方的电极（5A）以及另一方的电极（5B）上，并且将金属纳米粒子（7）、功能分子中的任一种埋设的第二绝缘层（8）。第二绝缘层（8）作为钝化层起作用。

Description

纳米器件及其制作方法
技术领域
本发明涉及一种能够与二极管、隧道元件、金属氧化物半导体晶体管(MOS transistor)等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。
背景技术
作为纳米器件，存在一种单电子晶体管。为了确定该单电子晶体管的制作技术，本发明者着重于单电子器件中的作为库仑岛的金纳米粒子，并利用STM来解明了1.8nm粒子直径的金纳米粒子在常温下被作为库仑岛来作用的情况。此外，面向于固体基板上的电子器件的构筑，确立了一种可以利用无电解电镀一次性地以高成品率来制作具有5nm间隙长度的纳米间隙电极的制作方法。另外，可以对于在纳米间隙电极间通过化学吸附法将金纳米粒子导入的单电子晶体管的动作进行了报告(参照非专利文献1至5)。
现有技术文献
非专利文献
非专利文献1：S.kano,Y.Azuma,M.Kanehara,T.Teranishi,Y.Majima,AppL.Phys.Express,3,105003(2010)
非专利文献2：Y.Yasutake,K.Kono,M.Kanehara,T.Teranishi,M.R.Buitelaar,C.G.Smith,Y.Majima,Appl.Phys.Lett.,91,203107(2007)
非专利文献3：Victor M.Serdio V.,Yasuo Azuma,Shuhei Takeshita,Taro Muraki,Toshiharu Teranishi and Yutaka Majima,Nanoscal,4,7161(2012)
非专利文献4：N.Okabayashi,K.Maeda,T.Muraki,D.Tanaka,M.Sakamoto,T.Teranishi,Y.Majima,Appl.Phys.Lett.,100,033101(2012)
非专利文献5：猪川洋，藤原聪，高桥庸夫，信学技报，ED2001-241，SDM2001-250，15-20页
非专利文献6：See Kei Lee,Ryo Yamada,Shoji Tanaka,Gap Soo Chang,Yoshihiri Asai,and Hirokazu Tada,ACS Nano,6,5078(2012)
发明内容
发明要解决的课题
像这样制作出来的单电子晶体管包括具有5nm以下的间隙长度的纳米间隙电极、以及具有有机分子以作为配位子的纳米粒子，仅限于基本型(prototype)，无法集成化。
于是，本发明鉴于上述课题，其目的在于，提供一种能够与二极管、隧道元件、MOS晶体管等电子元件组合的纳米器件及其集成电路、以及纳米器件的制作方法。
用于解决课题的手段
为了达成上述目的，本发明的纳米器件包括：第一绝缘层；一方的电极以及另一方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上；金属纳米粒子或者功能分子，其配置于所述一方的电极以及所述另一方的电极之间；以及第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并埋设有所述金属纳米粒子。
在上述构成中，在第一绝缘层上，在相对于一方的电极以及另一方的电极的配置方向交叉的方向上具有一个或者多个栅电极，栅电极由所述第二绝缘层覆盖。
在上述构成中，用于对金属纳米粒子施加电压的栅电极设置于第二绝缘层上。
在上述构成中，第二绝缘层由SiN、SiO、SiON、Si2O3、Si3N4、SiO2、Al2O3、MgO中的任意一种构成。
在上述构成中，在一方的电极与金属纳米粒子之间、另一方的电极与金属纳米粒子之间，存在绝缘膜，绝缘膜采用无机材料或者有机材料形成。
本发明的集成电路是通过本发明的纳米器件与电子器件形成于半导体基板上而形成。例如，包括：第一绝缘层，其设于形成有电子器件的半导体基板上；一方的电极以及另一方的电极，其以具有纳米间隙的方式设置于第一绝缘层；金属纳米粒子或者功能分子，其配置于一方的电极与另一方的电极之间；以及第二绝缘层，其设置于第一绝缘层、一方的电极以及另一方的电极上，并埋设有金属纳米粒子或者功能分子，电子器件的多个电极中的一个经由设置在第一绝缘层的支柱与一方的电极连接。
本发明的纳米器件的制作方法是，将金属纳米粒子或者功能分子配置在设置了具有纳米间隙的一方的电极与另一方的电极的带绝缘层的基板，在一方的电极、另一方的电极以及带绝缘层的基板上形成钝化膜，由此埋设金属纳米粒子或者功能分子。
优选的是，在形成钝化膜时，将带绝缘层的基板冷却。
优选的是，钝化膜采用触媒CVD法、等离子CVD法、光CVD法、脉冲激光堆积法、原子层外延法、热CVD法中的任意一种来形成。
发明效果
根据发明，纳米粒子或功能分子被作为配位子设置在纳米间隙电极之间，使它们由其他绝缘层覆盖，因此，其他绝缘层作为钝化膜起作用。因此，可以在钝化层上，在金属纳米粒子或功能分子之上设置栅电极，可以将纳米器件集成化。另外，可以通过在栅电极上设置其他绝缘膜，适当开设支柱孔，由此构筑用于配线的电极，从而实现集成化。
另外，纳米间隙电极可以通过蚀刻技术将种电极(初始电极)设于基板上，在无电解电镀混合界面活性剂，控制纳米间隙长度来进行制作。由此，可以与纳米间隙电极的制作几乎同时地制作二极管、隧道元件、MOS晶体管。因此，可以实现器件的三维集成化。
附图说明
图1示意地表示作为本发明第一实施方式的纳米器件的单电子元件，其中，(A)为剖视图，(B)为平面图。
图2(A)至(C)是示意地表示对于具有纳米间隙长度的电极通过使用了例如二硫醇分子的化学结合的单电子岛设置工序的图。
图3示意地表示作为本发明第二实施方式的纳米器件的单电子元件，其中，(A)为剖视图，(B)为平面图。
图4是本发明的第三实施方式的集成电路的剖视图。
图5是图4所示的集成电路的平面图。
图6是图4及图5所示的集成电路的电路图。
图7是作为本发明的第四实施方式的纳米器件的单电子元件的剖视图。
图8是作为本发明的第五实施方式的纳米器件的分子元件的剖视图。
图9是由实施例1制作的单电子晶体管的平面图。
图10是由实施例1制作的单电子晶体管的剖视图。
图11是涉及实施例1的、表示漏极电流与侧边栅极电压的依存关系的图。
图12是涉及实施例1的、表示当分别扫描漏极电压及侧边栅极电压时的微分电导的映射的图。
图13是表示由实施例1制作的样品特性，(A)是表示在施加漏极电压Vd时的漏极电流Id的图，(B)是表示相对于施加在第一侧边栅极的电压Vg1的漏极电流Id的图。
图14是由实施例2制作的单电子晶体管的平面图。
图15是由实施例2制作的单电子晶体管的剖视图。
图16是表示在由实施例2制作的单电子晶体管中，扫描顶栅极电压时得到的漏极电流与顶栅极电压的依存关系的图。
图17涉及实施例2，是表示在分别扫描漏极电压及侧边栅极电压时的微分电导的映射的图。
图18涉及实施例2，是表示相对于漏极电压的漏极电流的图。
图19涉及实施例2，为漏极电流与顶栅极电压的依存关系、也即库仑振荡特性，(A)是测量温度为9K、80K的情况，(B)是测量温度为160K、220K的情况。
图20涉及实施例2，为微分电导的映射图，(A)、(B)、(C)、(D)是测量温度分别为40K、80K、160K、220K的情况。
图21涉及实施例3，(A)、(D)是漏极电流相对于漏极电压的特性，(B)、(E)是漏极电流相对于施加在侧边栅极的电压的特性，(C)、(F)表示相对于侧边栅极电压和漏极电压的dI/dV(ns)的图。
图22涉及实施例3，表示施加电压的栅极在一方的侧边栅极和其他侧边栅极以及顶栅极的特性的图。(A)至(C)是漏极电流相对于分别施加在一方的侧边栅极、另一方的侧边栅极、顶栅极的电压的特性，(D)至(F)表示相对于分别施加在一方的侧边栅极、另一方的侧边栅极、顶栅极的电压及漏极电压的dI/dV。
图23是作为实施例4在制作途中的单电子晶体管的SEM图像。
图24涉及实施例4，(A)、(B)表示漏极电流相对于施加在第一侧边栅电极的电压的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系，(C)表示漏极电流相对于施加在第二侧边栅电极的电压的依存关系，(D)是表示相对于第二侧边栅极电压及漏极电压的dI/dV(微分电导)的图。
图25是作为实施例5制作途中的单电子晶体管的SEM图像。
图26涉及实施例5，(A)、(B)、(C)是表示漏极电流相对于施加在第一侧边栅电极的电压的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系、相对于施加在第二侧边栅极电压及漏极电压的dI/dV(微分电导)的图。(D)是表示漏极电流相对于施加在第二侧边栅极的依存关系的图。
图27涉及实施例6，(A)、(B)、(C)是表示漏极电流相对于分别施加在顶栅电极、第一侧边栅电极、第二侧边栅电极的电压的依存关系，(D)是表示相对于顶栅极电压及漏极电压的dI/dV(微分电导)的图。(E)是相对于第一侧边栅极电压及漏极电压的dI/dV(微分电导)的图。
附图标记说明
1              基板
2              第一绝缘层
3A，3B，4A，4B 金属层
5A             纳米间隙电极(一方的电极)
5B             纳米间隙电极(另一方的电极)
5C，5D         栅电极(侧边栅电极)
6，6A，6B      自组装单分子膜
7              金属纳米粒子
8              第二绝缘层
9              自组装单分子混合膜(SAM混合膜)
9A             烷烃硫醇
10，20         单电子元件
21             栅电极(顶栅电极)
30，60         集成电路
40，62         MOSFET
50，61         单电子元件
31             基板
41             源极
42             漏极
43             第一绝缘层
43A            第一绝缘层的下部
43B            第一绝缘层的上部
44             栅电极
45，46，48，49 支柱
51             源电极
52             漏电极
53             金属纳米粒子
54             第二绝缘层
55             栅电极
70，80         纳米器件
71             绝缘膜
81             功能分子
具体实施方式
以下，参照附图来说明本发明的实施方式。
作为说明本发明实施方式的前提，对以往动态随机存取存储器(DRAM，Dynamic RandomAccess Memory)等制作中形成的钝化(Passivation)膜堆积无法在单电子元件等纳米器件制作中实现的原因进行说明。
在使用触媒化学气相沉积(CVD，Chemical Vapor Deposition)法、等离子化学气相沉积(CVD)法、光化学气相沉积(CVD)法或脉冲激光沉积(PLD，Pulsed Laser Deposition)法来形成如SiN这样的无机绝缘膜时，一般通过使样品暴露于等离子中或使动能高的粒子溅射样品表面，存在主要是为了提升膜质而使基板温度升高的情况。通过相对于这些基板的等离子、高能粒子、热量等，单电子元件容易被破坏，因此以往堆积无机绝缘膜较为困难。
即，如果在由自组装单分子膜(SAM：self-Assembled Monolayer)这样的有机物覆盖表面的纳米粒子或由配位分子覆盖表面的纳米粒子堆积无机绝缘膜，则堆积物的来源物会破坏SAM及配位分子，纳米粒子破坏则会破坏元件。即便元件不被破坏，间隙之间存在的纳米粒子也会在无机绝缘体的堆积中移动，失去作为单电子元件的功能。尤其是，作为金纳米间隙电极而被使用的纳米级别的金电极相对于热量流动性高，因此通过加热会引起纳米间隙的结构变化，破坏单电子元件。
而本发明者通过潜心研究，着眼于以下观点完成了本发明。
1)可以通过无电解电镀控制间隙长度来形成电极对，此种纳米间隙电极相对于热量稳定。
2)当堆积无机绝缘物时，金属纳米粒子由配位分子覆盖，纳米间隙电极由SAM覆盖，因此不会破坏电极表面。
3)作为单电子岛(又称“库仑岛”)而作用的金属纳米粒子，在纳米间隙之间通过锚定分子(Anchor Molecule)，例如二硫醇分子进行化学固定。
本发明并不限于单电子元件，也可以将金属纳米粒子替换为富勒烯(fullerene)等功能分子，将其配置在一方的电极和另一方的电极之间的纳米间隙之间。这样，可以通过无电解电镀控制间隙长度来形成电极对，此种纳米间隙电极相对于热量稳定，作为库仑岛作用的富勒烯等功能分子，通过锚定分子化学固定在纳米间隙间。这种情况下，如果以在功能分子中包含朝向电极进行欧姆(ohmic)接触的锚定部分的方式直接合成功能分子，则在减小元件电阻方面是有效的。功能分子和电极对的传导通道共有两处：一方的电极和功能分子；以及，另一方的电极和功能分子。优选在这两处的传导通道中的单方或两方的传导通道中，使功能分子和电极进行欧姆接触。这是由于，如果存在肖特基势垒(Schottky barrier)或隧道电阻，则电阻会变大，因电阻造成电压分压。
存在在功能分子中表现出导电性的部分和电极界面之间存在隧道电阻的情况。例如，如果将富勒烯作为功能分子直接放入纳米间隙之间，则会存在隧道势垒。使用具有如化学式1所示的官能基的功能分子(非专利文献6)，则可以实现欧姆接触，容易发现功能分子的功能。在这里，如果在化学式1的两个官能基之间导入低聚噻吩(oligothiophene)分子(m为自然数)，就会变为导电性分子线。另外，也可以是欧姆接触的官能基只存在于单侧，而另一方为非欧姆接触的功能分子的结构。在这种情况下，由于电荷相对于功能分子的进出在欧姆接触一侧容易产生，在另一方的导电通道侧维持原状地向电极施加电势，所以更容易对功能分子施加电场，易于发现其功能。
(化学式1)
如以上说明所述，利用分子的电子水准(electronic level)发现功能，或使分子的价数产生变化时，优选如上述那样使单侧的传导通道的电阻降低，也即优选欧姆接触的方式。为了以在功能分子中含有成为朝向电极的锚定的部分的方式将功能分子直接合成，锚定部分存在例如化学式1这样的π共轭系，该π共轭系与电极金属表面的波动函数存在重叠这样的结构在欧姆接触中为优选。如锚定部位的化学式1这样的π共轭系与分子功能部位的π共轭系的波动函数的重叠，决定功能分子的传导性。如果将π共轭系配置成波动函数的重叠大的平面状，则分子内的导电性变高。另外，上述分子被设计成成为平面结构。另一方面，如果π共轭系的平面性杂乱，则包含了功能部位的分子内的导电性会变低。
(第一实施方式)
图1(A)是示意地表示本发明第一实施方式的单电子元件的剖视图，图1(B)为单电子元件的平面图。在第一实施方式中的作为纳米器件的单电子元件10包括：基板1；第一绝缘层2，其设置于基板1上；一方的电极5A以及另一方的电极5B，其在第一绝缘层2上以具有纳米间隙长度的方式设置；自组装单分子膜6，其作为绝缘膜，设置于一方的电极5A以及另一方的电极5B；金属纳米粒子7，其吸附于自组装单分子膜6，并且配置在一方的电极5A以及另一方的电极5B之间；以及第二绝缘层8，其在第一绝缘层2、一方的电极5A、另一方的电极5B上，以埋设自组装单分子膜6以及金属纳米粒子7的方式设置。
其中，纳米间隙长度为数纳米(nm)，为例如2nm至12nm的尺寸。在金属纳米粒子7的周围，通过自组装单分子和有机分子之间的反应而形成的自组装单分子混合膜被吸附并被作为绝缘膜而设置。在第一实施方式中，在第一绝缘层2上，在与一方的电极5A以及另一方的电极5B的配置方向交叉的方向上、具体而言在正交的方向上，设置有栅电极(也可称侧边栅电极)5C、5D。
基板1使用Si基板等各种半导体基板。
第一绝缘层2采用SiO2、Si3N4等形成。
一方的电极5A及另一方的电极5B采用Au、Al、Ag、Cu等形成。一方的金属5A及另一方的金属5B，也可以由密着层和金属层依次层积而形成。其中，密着层由Ti、Cr、Ni等形成，金属层在密着层上由Au、Al、Ag、Cu等其他金属形成。
自组装单分子膜6可以采用各种物质。自组装单分子膜6包括第一官能基与第二官能基，所述第一官能基化学吸附于构成第一电极5A与第二电极5B的金属原子，所述第二官能基结合于第一官能基。第一官能基为硫醇基、二硫代氨基甲酸(dithiocarbamate)基、黄原酸(xanthate)基中的任一种基。第二官能基为烷烃(alkane)、烯烃(alkene)、将烷烃或烯烃的氢分子的一部分或全部置换成氟元素而得的物质、氨基、硝基、酰胺基中的任一种基。
金属纳米粒子7是具有数nm直径的粒子，采用金、银、铜、镍、铁、钴、钌、铑、钯、铱、铂等。金属纳米粒子7的周围结合有与构成自组装单分子膜6的分子的直链部分结合的烷烃硫醇(alkanethiol)等分子。
第二绝缘层6由SiN、SiO、SiON、Si2O3、SiO2、Si3N4、Al2O3、MgO等无机绝缘物形成。无机绝缘物优选化学计量组成的绝缘物，但也可以是与化学计量组成相近的绝缘物。
以下，对图1所示的作为纳米器件的单电子元件10的制作方法进行详细说明。
首先，在基板1上形成第一绝缘层2。
接着，利用分子尺无电解电镀法形成纳米间隙电极5A、5B与侧边栅电极5C、5D。
例如，在第一绝缘层2上以具有比纳米间隙更宽的间隙的方式将金属层3A、3B隔开间隔地成对形成，接着，将基板1浸渍在无电解镀液中。无电解镀液通过在包含金属离子的电解液中混入还原剂以及界面活性剂而制作。将基板1浸渍在所述无机电解镀液中，则金属离子通过还原剂被还原，金属析出于金属层3A、3B的表面而形成金属层4A与金属层4B，金属层4A与金属层4B的间隙变窄，在无电解镀液中包含的界面活性剂化学吸附于通过上述析出而形成的金属层4A、4B。界面活性剂将间隙的长度(简称为“间隙长度”)控制在纳米尺寸。电解液中的金属离子通过还原剂被还原而析出金属，因此将这种方法归类为无电解电镀法。在金属层3A、3B上通过电镀而形成金属层4A、4B，得到电极5A、5B的对。这样，利用在纳米间隙电极5A、5B表面上将作为保护基的界面活性剂分子作为分子尺使用的无电解电镀法(以下，称为“分子尺无电解电镀法”)，通过界面活性剂分子来控制间隙长。由此，可以以较佳精度形成纳米间隙电极5A、5B。对于栅电极5C、5D，也可以同时形成。
接着，使用由基于二硫醇分子(dithiol molecule)的烷烃硫醇保护的金纳米粒子7的配位子交换，在纳米间隙电极5A、5B之间将金属纳米粒子7化学结合。由此，将金属纳米粒子7固定于例如自组装单分子膜6。
图2是示意地表示对于具有纳米间隙长度的电极5A、5B通过使用了例如二硫醇分子的化学结合的单电子岛的设置工序的图。如图2(A)所示，在作为电极5A、5B的金电极表面，形成自组装单分子膜(Self-Assembled Monolayer：SAM)5A、5B。接着，如图2(B)所示，通过导入烷烃二硫醇9A而在SAM欠损部配位烷烃二硫醇或者将烷烃硫醇(alkanethiol)与烷烃二硫醇(alkanedithiol)进行交换，由此形成作为包括SAM与烷烃硫醇的绝缘膜的SAM混合膜9。接着，导入由烷烃硫醇保护的金属纳米粒子7A。如此，如图2(C)所示，通过作为金属纳米粒子7的保护基的烷烃硫醇与烷烃硫醇和烷烃二硫醇的混合自组装单分子膜6A、6B中的烷烃二硫醇的配位子交换，金属纳米粒子7化学吸附于自组装单分子。
如此，在具有纳米间隙长度的电极5A、5B之间，利用自组装单分子膜6A、6B，经由作为绝缘膜的SAM混合膜9，通过化学吸附将金属纳米粒子7作为单电子岛导入。
之后，使用触媒化学气相沉积(CVD，Chemical Vapor Deposition)法、等离子化学气相沉积(CVD)法、光化学气相沉积(CVD)法或脉冲激光沉积(PLD，Pulsed Laser Deposition)法，将通过自组装单分子膜6A、6B化学吸附了金属纳米粒子7的带纳米间隙电极基板进行冷却，并且使样品不升温至超过规定的温度，从而在其上堆积第二绝缘层8。
另外，在作为第二绝缘层8而堆积Al2O3或者Si3N4时，也可以使用原子层外延法(atomiclayer epitaxy)或热化学气相沉积(CVD)法来将气体热分解。这种情况下，需要将样品台充分冷却。
之后，为了将纳米间隙电极5A、5B外部连接，形成朝向外部的取出用电极。例如，通过在第二绝缘层8上形成抗蚀膜(resist)而在抗蚀膜上配置掩膜(mask)进行曝光，在抗蚀膜形成掩膜图案。之后，在第二绝缘层8形成支柱孔(pier hole)。对于在支柱孔存在的自组成单分子，根据需要通过灰化(ashing)来除去。在所述支柱孔填充金属来形成外部取出用电极。
通过上述方式，可以制作作为第一实施方式的纳米器件的单电子元件10。
(第二实施方式)
对于作为第二实施方式的纳米器件的单电子元件20进行说明。图3(A)是示意地表示作为第二实施方式的纳米器件的单电子元件的剖视图、图3(B)是作为纳米器件的单电子元件的平面图。
作为第二实施方式的纳米器件的单电子元件20包括：基板1；第一绝缘层2，其设置于基板1上；一方的电极5A以及另一方的电极5B，其以具有纳米间隙长度的方式设置在第一绝缘层2上；自组装单分子膜6，其设置于一方的电极5A以及另一方的电极5B；金属纳米粒子7，其吸附于自组装单分子膜6并配置于一方的电极5A以及另一方的电极5B之间；第二绝缘层8，其在第一绝缘层2、一方的电极5A以及另一方的电极5B上以埋设自组装单分子膜6以及金属纳米粒子7的方式设置；以及栅电极21，其在第二绝缘层8上、金属纳米粒子7的正上方以跨于一方的电极5A与另一方的电极5B的方式设置。
作为第二实施方式的单电子元件20的制作方法，利用制作第一实施方式的单电子元件10的要领来堆积第二绝缘层8之后，涂布抗蚀膜，通过电子束蚀刻法(electron beamlithography)或者光蚀刻法(optical lithography)来描绘栅电极21的图案，显像后，形成一种或者两种的金属层，由此形成栅电极21。这种情况下，较佳的是设置密着层。
在上述中，使用金作为电极材料，但也可以不限于金而使用其他金属。例如作为电极材料也可以将铜作为初始电极的材料。这种情况下，初始电极通过电子束蚀刻法或者光蚀刻法来形成铜电极，接着使铜电极表面形成氯化铜。之后，作为电镀液，使用以抗坏血酸(ascorbicacid)作为还原剂使用的氯化金溶液，以金覆盖铜电极表面。具体而言，在氯化金(III)酸水溶液中混入界面活性剂溴化烷基三甲铵(alkyltrimethylammonium bromide，CnH2n+1[CH3]3N+·Br-)，添加还原剂L(+)-抗坏血酸，在间隙电极上，进行自催化无电解金电镀。之后，利用分子尺电镀法，制作表面为金的纳米间隙电极。
(第三实施方式)
接着，对于本发明的第三实施方式的集成电路进行说明。该集成电路是在半导体基板上形成了电子器件例如二极管、隧道元件、金属氧化物半导体晶体管(metal oxide semiconductortransistor,MOStransistor)之后，制作作为第一以及第二实施方式的纳米器件的单电子元件而成的。
图4是本发明的第三实施方式的集成电路的剖视图，图5是图4所示的集成电路的平面图。就图4以及图5所示的集成电路30而言，在Si基板31上设置金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)40，在平面视图中与所述MOSFET40不重叠的位置，设置有作为纳米器件的单电子元件50。图6是图4以及图5所示集成电路30的电路图。图6所示的电路60是将单电子元件61与MOSFET 62串联连接了的被称为通用门(universal literal gate)电路的电路(参照非专利文献5)。
通过将基板31例如p型Si基板的一部分隔开间隔而局部地使不纯物扩散，设置与基板31逆导电的源极41以及漏极42。通过在基板31上设置掩膜，使不纯物通过热扩散或离子注入等进行扩散，可以形成源极41以及漏极42。
第一绝缘层43设置于源极41、漏极42以及基板31上，栅电极44被设置于在第一绝缘层43中距离基板31规定的高度。在形成了第一绝缘层43中的第一绝缘层43的下部43A之后，通过电子束蒸镀法等在第一绝缘层43的下部43A上形成MOSFET40的栅电极44。之后，在栅电极44以及第一绝缘层43的下部43A上形成上侧的第一绝缘层43B即可。接着，在第一绝缘层43贯通源极41的上方而设置接触孔(contact hole)来填充电极材料，由此形成支柱(Pier)46。与源极41连接的支柱46的下端成为源电极。与此同时，也可以在第一绝缘层43贯通漏极42的上方而设置接触孔来填充电极材料，由此仅形成支柱45的下部。
接着，在第一绝缘层43上设置上述的第一以及第二实施方式的单电子元件50。即，在第一绝缘层43上以具有纳米间隙的方式设置源电极51以及漏电极52，在源电极51以及漏电极52上经由未图示的自组装单分子膜将金属纳米粒子53作为配位子进行设置。关于该方法已经进行了说明。这种情况下，支柱46的上端被作成为漏电极52的一端部。
这样一来，第二绝缘层54设置在第一绝缘层43上且在单电子元件50的源电极51以及漏电极52上，第二绝缘层54将自组装单分子膜以及金属纳米粒子53埋设。
单电子元件50的栅电极55设置在第二绝缘层54上且在金属纳米粒子53的头上。这种情况下，栅电极55为不与MOSFET40或单电子元件50的源电极以及漏电极的配列方向平行而是以交叉、尽可能为垂直的方式形成。这是为了减少寄生静电容量。
这样，在集成电路30中，MOSFET40的源极41与单电子元件50的漏电极52在第一绝缘层43的接触孔填充电极材料而经由支柱46进行连接，支柱46下端侧作为源电极47而作用。
本发明的第三实施方式的集成电路30将MOSFET40与单电子元件50串联连接。在与源极、漏极的配置方向交叉的方向上，各栅电极以在上下方向分离的方式进行配置。MOSFET40的栅电极44能够通过在形成于上侧的第一绝缘层43B与第二绝缘层54的接触孔填充电极材料而成的支柱48进行配线，可以在第二绝缘层54上作为外部连接用的配线而取出。MOSFET40的漏电极通过在第一以及第二绝缘层43、45贯通配线的支柱45而形成。
另外，单电子元件50的源电极51与第二绝缘层54上的配线经由支柱孔49进行连接。单电子元件50的漏电极52与MOSFET40的源电极47经由设置在第一绝缘层43的支柱孔46进行连接。
如以上说明所述，在半导体基板31上形成MOSFET40等电子器件，将电子器件由第一绝缘层43覆盖，在第一绝缘层43形成支柱孔46。而且，在第一绝缘层43上，与第一以及第二实施方式相同，形成单电子元件50，单电子元件50的一方的控制电极与电子元件40的一方的控制电极通过支柱46进行配线连接。在图中，单电子元件50的一方的控制电极为漏电极，电子元件40的一方的控制电极为源电极，但也可以采取相反的结构。关于单电子元件50的其他控制电极与电子元件40的其他电极，可以通过在各个第一以及第二绝缘层43、45分别设置支柱45、48、49，从而在第二绝缘层43上进行配线连接。由此，可以进行各元件的电气信号的输入输出。
就以上说明的纳米器件以及使用该纳米器件的集成电路而言，如例如第一以及第二实施方式所示，对于纳米器件为单电子元件，在金属纳米粒子7与纳米间隙电极5A、5B之间设置有由自组装单分子膜与烷烃硫醇构成的SAM混合膜9的情况进行了说明，但也可以为以下的方式。
(第四实施方式)
图7是本发明的作为第四实施方式的纳米器件的单电子元件的剖视图。在第四实施方式中，纳米器件70与第一至第三实施方式不同，金属纳米粒子7的一部分或者全部由数纳米至数十纳米的绝缘膜71覆盖。纳米间隙电极5A与金属纳米粒子7之间通过绝缘膜71进行连接，金属纳米粒子7与纳米间隙电极5B之间通过绝缘膜71进行连接。
在这样的纳米器件70中，通过薄的绝缘膜71在纳米间隙电极5A与纳米间隙电极5B之间经由金属纳米粒子7而流过隧道电流。
(第五实施方式)
图8是本发明的作为第五实施方式的纳米器件的分子元件的剖视图。在第五实施方式中，纳米器件80与第一至第四实施方式不同，不存在金属纳米粒子7，而是由功能分子81代替。即，纳米间隙电极5A与纳米间隙电极5B之间配置有功能分子81。这种情况下，纳米间隙电极5A、5B与功能分子81被绝缘。作为功能分子81，可例举具有π共轭系骨架的分子、寡聚物(oligomer)。这样的分子元件也可以利用与已说明的单电子元件的情况相同的方法来制作。
实施例1
图9是通过实施例1制作的单电子晶体管的平面图，图10是所述单电子晶体管的剖视图。作为实施例1，作为第一实施方式的单电子元件10的单电子晶体管是按照以下要领制作的。在Si基板1上利用热CVD法制作作为第一绝缘层2的SiO2膜，在此之上，形成金纳米间隙电极5A、5B，作为自组装单分子膜利用辛烷硫醇(octanethiol)和癸二硫醇(decanedithiol)的混合膜将金纳米粒子7配置在金纳米间隙电极之间。像这样制作的单电子晶体管上，即在金纳米间隙电极5A、5B以及SiO2膜2上形成了作为第二绝缘层8的SiN的钝化层。
SiN的钝化层的形成是按照以下要领来进行的。将制作的单电子晶体管导入真空室内，利用水冷以使单电子晶体管温度不超过65℃的方式进行温度控制。在这种条件下，向真空室内导入硅烷气体(silane gas)、氨气及氢气，利用触媒CVD法堆积SiN层。在此实施例1中，为了防止因加热使单电子晶体管破坏的情况，以不超过65℃的方式将SiN的钝化层冷却。本身而言，钝化层的堆积在180℃以下即可，但为了尽可能地使堆积时温度变低，优选使样品冷却至65摄氏度以下。
通过椭圆偏光法(ellipsometry)以及扫描电子显微镜分别对SiN的钝化层的厚度进行测量时，均为50nm。在实施例1中制作的单电子晶体管10中，在施加了漏极电压Vd＝50mV的状态下，扫描侧边栅极电压，测量漏极电流与侧边栅极电压的依存关系。测量温度设为9K。图11是表示漏极电流与侧边栅极电压依存关系的图。横轴是在第一侧边栅极施加的电压Vg1(V)，纵轴是漏极电流(A)。从图11可以看出，通过侧边栅极电压可以调节漏极电流。
图12是表示分别扫描漏极电压及侧边栅极电压时的微分电导的映射的图。横轴是对第一侧边栅极施加的电压Vg1(V)，纵轴是漏极电压Vd(V)，深浅表示漏极电流(A)的微分电导。测量温度设为9K。可观察到由抑制漏极和源极之间的电流而引起的、所谓的被称作库仑金刚石特性(Coulomb Diamond Characteristic)的平行四边形的电压领域。据此可知由实施例1制作的元件作为单电子晶体管起到了作用。
图13是表示由实施例1制作的样品的特性，图13(A)是表示施加了漏极电压Vd时的漏极电流Id，图13(B)是表示在第一侧边栅极施加电压Vg1的漏极电流Id的图。在图13(A)中，横轴是漏极电压Vd(V)，左纵轴是作为钝化膜而堆积了SiNx时的漏极电流Id(nA)，右纵轴是在作为钝化膜而堆积SiNx之前的漏极电流Id(pA)。在图13(B)中，横轴是在第一侧边栅极施加的电压Vg1(V)，左纵轴是在作为钝化膜而堆积了SiNx时的漏极电流Id(pA)，右纵轴是在作为钝化膜而堆积SiNx之前的漏极电流Id(pA)。此外，测量温度设为9K。
从图13(A)可见，通过堆积SiNx会使漏极电流增加。通过对于在由相向的电极夹持SiNx的电容中施加交流电压时的静电容量进行测量，堆积的SiNx的相对介电常数(relativedielectric constant)为7.5。此外，由图13(B)可确认，即便堆积SiNx，也能起到库仑阻塞(Coulomb blockade)效果。
实施例2
图14是由实施例2制作的单电子晶体管的平面图，图15是其剖视图。在实施例2中，与实施例1同样，将金纳米粒子7配置在金纳米间隙电极5A、5B之间，在上部形成作为第二绝缘层8的SiN钝化层，由此制作单电子晶体管。之后，在该单电子晶体管上涂布抗蚀膜，利用电子束蚀刻法，在金纳米间隙部的正上方绘制电极图案。显像后，利用电子束蒸镀，依次蒸镀Ti层30nm、Au层70nm。据此，在金属纳米间隙的正上方通过作为第二绝缘层8的SiN层来配置顶栅电极21。
在制作的单电子晶体管中，在一定地施加了漏极电压Vd＝50mV的状态下，扫描顶栅极电压，测量漏极电流与顶栅极电压的依存关系。此外，测量温度设为9K。图16表示上述漏极电流与顶栅极电压依存关系的测量结果。横轴是顶栅电极的电压(V)，纵轴是漏极电流Is(A)。如图16所示，通过侧边栅极电压可以调节漏极电流。
图17是表示分别扫描漏极电压及侧边栅极电压时的微分电导的映射的图。横轴是在顶栅极施加的电压(V)，纵轴是漏极电压Vd(V)，深浅表示漏极电流(A)的微分电导。测量温度设为9K。可观察到由抑制漏极和源极之间的电流引起的所谓的被称为库仑金刚石特性的平行四边形电压领域。据此可知，由实施例2制作的元件作为单电子晶体管起到了作用。
图18是表示在由实施例2制作的样品中对应漏极电压的漏极电流的图。测量温度设为9K。横轴是漏极电压Vd(mV)，左纵轴是漏极电流Id(pA)，右纵轴是漏极电流Id(nA)。在堆积作为钝化膜的SiNx之前的漏极电流在±大约100pA的范围内，但在堆积了SiNx后的漏极电流会变大至±400pA的范围，无漏极电流Id流过的漏极电压Vd的幅值也变大。另外，在堆积了顶栅极后，漏极电流变为了±4nA。
设置了顶栅极的实施例2中，与实施例1相比较，库仑金刚石特性会变得鲜明。
图19为漏极电流与顶栅极电压的依存关系、即库仑振荡特性，图19(A)是测量温度为9K、80K的情况，图19(B)是测量温度为160K、220K的情况。即便在各测量温度下，漏极电流也通过施加栅极电压而反复增减。在低温9K时，在-1.5至1.2V的栅极电压领域中可以明确地观察到零电流区域。随着测量温度增加到80K、160K、220K，施加栅极电压时的电流最小值会慢慢增大。这是由以下原因引起：在一个电子进入到单电子岛时，相当于系能量变化的带电能量Ec和热涨落KBT之比Ec/KBT随着温度的上升而变小，难以发生库仑阻塞现象。KB为玻尔兹曼常数。然而，即使在220K时，也可观察得到由施加栅极电压而引起的库仑振荡，通过SiNx而被钝化的单电子晶体管在220K时也起作用。
图20是表示微分电导的映射的图，图20(A)、图20(B)、图20(C)、图20(D)分别为40K、80K、160K、220K的测量温度的情况。横轴是栅极电压，纵轴是漏极电压。当使测量温度上升到40K、80K、160K、220K时，库仑金刚石特性会变得不明显，但即便在220K时，依旧能维持其作为单电子元件的特性。
实施例3
在实施例3中，作为钝化膜将ALOx在室温下堆积，并在其上设置顶栅极电极，在上述点上与实施例2不同。ALOx的堆积使用了脉冲激光堆积法。作为顶栅极是使用电子束蚀刻(EBL)法来形成的Ti层和Au层的二层结构。
图21(A)、图21(D)是漏极电流相对于漏极电压的特性，图21(B)、图21(E)是漏极电流相对于施加在侧边栅极的电压的特性，图21(C)、图21(F)表示相对于侧边栅极电压和漏极电压的dI/dV(nS)。图21(A)至(C)为堆积Al2O3之前的特性，图21(D)至(F)是堆积Al2O3之后的特性。测量温度为9K。与作为钝化膜而堆积SiNx时相比，电流值较高。将相当于库仑振荡的一个周期的栅极电压的幅值作为ΔV，则栅极容量为e/ΔV(e为元电荷)。将图21(B)与图21(E)进行比较，则库仑振荡周期在堆积Al2O3之后变小。这表示，通过堆积Al2O3，侧边栅极与库仑岛之间的空间由介电常数大的Al2O3填满，由此栅极容量变大。由Al2O3填满库仑岛的周围的情况通过比较图21(C)与图21(F)也可得出。库仑金刚石特性的漏极电压方向的峰值幅值设为ΔVd，带电能量Ec为Ec＝eΔVd/4。图21(F)的ΔVd为50mV左右，而图21(C)的ΔVd为200mV左右，因此带电能量通过堆积Al2O3层而减小至四分之一左右。
图22是表示施加电压的栅极在一方的侧边栅极、另一方的侧边栅极以及顶栅极的特性的图。测量温度为9K。图22(A)至(C)是漏极电流相对于分别施加在一方的侧边栅极、另一方的侧边栅极、顶栅极的电压的特性(库仑振荡)。图22(D)至(F)是相对于分别施加在一方的侧边栅极、另一方的侧边栅极、顶栅极的电压以及漏极电压的dI/dV(ns)(稳定区图，stability diagram)。与作为钝化膜使用SiNx的情况相比，可产生稳定的振荡。
实施例4
作为实施例4，与实施例1相同地制作单电子晶体管。图23是作为实施例4制作途中的单电子晶体管的SEM影像。如图23的SEM影像所示，在一方的电极5A与另一方的电极5B之间的纳米间隙的在平面视图中的上下左右的大致中央位置，通过绝缘膜6配置了金纳米粒子7之后，作为钝化膜而堆积SiNx。
图24涉及实施例4，图24(A)、图24(B)分别表示漏极电流相对于施加在第一侧边栅电极的电压的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系，且均是利用堆积SiNx之前的样品来测量的。图24(C)是表示漏极电流相对于施加在第二侧边栅电极的电压的依存关系，图4(D)是表示相对于第二侧边栅极电压及漏极电压的dI/dV(微分电导)的图。图24(C)和图4(D)是利用堆积了SiNx之后的样本来测量的。测量温度均为9K。
从图24可以看出，在钝化之前，与第一侧边栅电极5C相比，第二侧边栅电极5D的栅极容量稍大，但与后述实施例5不同，差别并不大。由此可认为，金纳米粒子7位于SEM像中纳米间隙的上下方向的大致中心位置，即位于一方的电极5A和另一方的电极5B的大致中心轴上。在钝化后，观察库仑振荡一个周期，可知栅极容量变大。在实施例4中，金纳米粒子7位于纳米间隙的中心，由此可认为纳米间隙电极5a、5B包围金属纳米粒子7的效果较佳、在钝化工序时不会被破坏地进行了堆积。
实施例5
作为实施例5，与实施例1相同地制作单电子晶体管。图25是作为实施例5制作途中的单电子晶体管的SEM影像。如图25的SEM影像所示，一方的电极5A与另一方的电极5B之间的纳米间隙的在平面视图中的左右大致中央的靠下方位置，通过绝缘膜配置了金纳米粒子7之后，作为钝化膜来堆积SiNx。其他具体情况与其他实施例相同。
图26涉及实施例5，图26(A)、图26(B)、图26(C)是分别表示漏极电流相对于施加在第一侧边栅电极的电压的依存关系、漏极电流相对于施加在第二侧边栅电极的电压的依存关系、相对于第二侧边栅极电压以及漏极电压的dI/dV(微分电导)的图，均是利用堆积SiNx之前的样品来测量的。图26(D)是表示漏极电流相对于施加在第二侧边栅电极的电压的依存关系的图，是利用堆积SiNx后的样品得到的测量结果。测量温度均为9K。
图26表示钝化前后的特性。第一侧边栅极的库仑振荡在-4V至4V之间电流平稳地增加。另一方面，在第二侧边栅极，能够在-3.5V和4.5V附近分别观测到电流最大值的峰值，观测到了一个周期的库仑振荡。由此可知，金纳米粒子7位于第二侧边栅电极5D的附近，纳米间隙长度比纳米粒子稍大，因此也观察到了第一侧边栅极产生的库仑振荡。钝化后，电流变为一定值。这表示，纳米粒子因钝化而被破坏，在电极间核心金的破坏而形成了传导通道。
将实施例4和实施例5进行比较，可知如下事项。因钝化造成Au纳米粒子7破坏而产生的导电通道容易引起下述情况：Au纳米粒子7位于纳米间隙电极间的剖视图中的靠下方的位置，即位于靠近SiO2基板的位置。在因钝化而破坏Au纳米粒子7的情况下，金纳米粒子7靠近SiO2，则会存在下述情况：核心(core)金维持原状地将SiO2的表面作为支撑面，将电极间电气连接而形成传导通道。另一方面，Au纳米粒子7位于剖视图中的中央或偏上方时，即使Au纳米粒子被破坏，附着在纳米间隙电极表面也会因为没有支撑面而难以形成传导通道。
实施例6
作为实施例6，如本发明中的第二实施方式所示，在一方的电极5A和另一方的电极5B之间的纳米间隙的平面视图中的左右大致中央靠下方的位置，通过绝缘膜将金纳米粒子7配置之后，作为钝化膜而堆积SiNx。之后，在钝化膜上的金属纳米粒子的正上方配置顶栅极。其他具体情况与其他实施例相同。
图27涉及实施例6，图27(A)、图27(B)、图27(C)分别表示漏极电流相对于施加在顶栅电极、第一侧边栅电极、第二侧边栅电极的电压的依存关系，图27(D)表示相对于顶栅极电压及漏极电压的dI/dV(微分电导)，图27(E)表示相对于第一侧边栅极电压及漏极电压的dI/dV(微分电导)。测量温度为9K。
从图27可确认：钝化后的顶栅极、第一侧边栅极、第二侧边栅极各自的库仑振荡；以及顶栅极、第一侧边栅极的库仑振荡。由库仑振荡的间隔，第一侧边栅极的栅极容量最大，顶栅极、第二侧边栅极的栅极容量依次减小。第一侧边栅极的栅极容量比顶栅极大，因此纳米粒子(库仑岛)位于纳米间隙电极的基板附近靠近第一侧边栅极的位置。由此，可认为第一侧边栅极的栅极容量变得比顶栅极的栅极容量更大了。另外，由于第二侧边栅极的库仑振荡也被观测到，因此可以预想到间隙长度比纳米粒子的粒子直径稍大，可知在比第二侧边栅极2更靠近第一侧边栅极的位置，在靠近基板侧的位置存在金纳米粒子。如此，通过比较栅极容量，可以了解纳米间隙电极的形状以及纳米间隙之间存在的纳米粒子的位置。
本发明并不限于实施方式和实施例，可以在权利要求保护范围所记载的发明范围内进行各种变更。
根据本发明的实施方式，可以将金属纳米粒子或功能分子配置在纳米间隙电极之间，在金属纳米粒子和纳米间隙电极之间存在绝缘膜，并将这个或这些用无机绝缘层覆盖。因此，在无机绝缘层上设置顶栅电极，或者设置其他的晶体管，或者与半导体基板上形成的CMOS电路等的各种电子元件通过配线进行连接，由此可以制作包含三维集成化了的单电子晶体管的逻辑电路元件、存储器及传感器电路。

Claims (11)

1.一种纳米器件，其特征在于，包括：
第一绝缘层；
一方的电极以及另一方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上；
金属纳米粒子，其配置于所述一方的电极以及所述另一方的电极之间；以及
第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并埋设有所述金属纳米粒子。
2.一种纳米器件，其特征在于，包括：
第一绝缘层；
一方的电极以及另一方的电极，其以具有纳米间隙的方式设置在所述第一绝缘层上；
功能分子，其配置于所述一方的电极以及所述另一方的电极之间；以及
第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并埋设有所述功能分子。
3.如权利要求1或2所述的纳米器件，其特征在于，
在所述第一绝缘层上，在相对于所述一方的电极以及所述另一方的电极的配置方向交叉的方向上具有一个或者多个栅电极，
所述栅电极由所述第二绝缘层覆盖。
4.如权利要求1或2所述的纳米器件，其特征在于，
用于对所述金属纳米粒子施加电压的栅电极设置于所述第二绝缘层上。
5.如权利要求1或2所述的纳米器件，其特征在于，
所述第二绝缘层由SiN、SiO、SiON、Si3N4、SiO2、Al2O3、MgO中的任意一种形成。
6.如权利要求1所述的纳米器件，其特征在于，
在所述一方的电极与所述金属纳米粒子之间、所述另一方的电极与所述金属纳米粒子之间，存在绝缘膜，所述绝缘膜采用无机材料或者有机材料形成。
7.一种集成电路，其特征在于，通过如权利要求1至6中的任一项所述的纳米器件与电子器件形成于半导体基板上而形成。
8.一种集成电路，其特征在于，包括：
第一绝缘层，其设于形成有电子器件的半导体基板上；
一方的电极以及另一方的电极，其以具有纳米间隙的方式设置于所述第一绝缘层上；
金属纳米粒子或者功能分子，其配置于所述一方的电极与所述另一方的电极之间；以及
第二绝缘层，其设置于所述第一绝缘层、所述一方的电极以及所述另一方的电极上，并埋设有所述金属纳米粒子或者功能分子，
所述电子器件的多个电极中的一个经由设置在所述第一绝缘层的支柱与所述一方的电极连接。
9.一种纳米器件的制作方法，其特征在于，
将金属纳米粒子或者功能分子配置在设置了具有纳米间隙的一方的电极与另一方的电极的带绝缘层的基板，
在所述一方的电极、所述另一方的电极以及所述带绝缘层的基板上形成钝化膜，由此将金属纳米粒子或者功能分子埋设。
10.如权利要求9所述的纳米器件的制作方法，其特征在于，在形成所述钝化膜时，将所述带绝缘层的基板冷却。
11.如权利要求9所述的纳米器件的制作方法，其特征在于，所述钝化膜采用触媒CVD法、等离子CVD法、光CVD法、脉冲激光堆积法、原子层外延法、热CVD法中的任意一种来形成。
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