CN104112716A - 屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构 - Google Patents

屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构 Download PDF

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Abstract

一种屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构，该制法包括：提供一表面定义有至少一承载区与环绕该承载区的切割区的基板，于该承载区上设置至少一电子组件；于该基板的承载区上设置屏蔽罩，该屏蔽罩具有容置该电子组件的凹部与向外延伸至切割区的定位件；以及沿该切割区进行切割工艺，以移除部分该定位件与部分该基板。本发明能克服现有技术中的电磁屏蔽罩定位失准的问题。

Description

屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构
技术领域
本发明涉及一种半导体封装件及其制法，尤指一种具电磁屏蔽罩的半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，市面上的电子产品多以轻量、小型、高速及多功能为诉求，使产品内部的半导体封装件朝高运算速度、高组件密度、高复杂度发展，更将其它生物、光学、机械、电机与磁性等多功能的电子组件整合于同一线路板上。
为符合电子产品轻薄短小的趋势，使得其上封装件的设置密度增加，导致封装件间容易产生电磁干扰(electromagnetic interference，EMI)的现象。
为解决封装件间电磁干扰的问题，通常会于封装件封装时，于外部设置电磁屏蔽罩，以避免封装件间的电磁干扰。
请参阅图1A至图1B，其为目前业界开发的半导体封装件1的示意图。现有具有电磁屏蔽罩的半导体封装件1如图1B左半边所示，其制法包括：于基板10上设置电子组件11；以及通过导电接着层122使一电磁屏蔽罩12与基板10结合形成容置空间110，使该电子组件11收纳于该容置空间110中。然而，前述制法并不具有定位功能，常发生如图1B右半边所示的定位失准而造成半导体封装件1’良率低的缺点。
请参阅图2A至图2B，其为目前业界为改善定位失准的缺失而开发的具有电磁屏蔽罩的半导体封装件2的示意图。如图所示，经改进的具有电磁屏蔽罩的半导体封装件2的制法包括：于基板20上设置电子组件21；以及使该电磁屏蔽罩22与设有定位孔220的基板20结合形成一容置空间210，使该电子组件21收纳于该容置空间210中。然而，前述制法的基板20设置有定位孔220，因此会占用掉基板20内原本可供电路布局的空间，因而需使用较大的基板20，不仅增加成本，且造成封装件体积加大的缺点。
因此，如何在不增加基板面积的情况下，克服现有技术中的电磁屏蔽罩定位失准的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明的主要目的在于提供一种屏蔽罩、半导体封装件及其制法暨具有该屏蔽罩的封装结构，能克服现有技术中的电磁屏蔽罩定位失准的问题。
本发明的屏蔽罩包括：凹部，其具有用于收纳电子组件的容置空间；以及定位件，其自该凹部的凹缘向外延伸。
本发明还提供一种半导体封装件的制法，其包括：提供一表面定义有至少一承载区与环绕该承载区的切割区的基板，于该承载区上设置至少一电子组件；于该基板的承载区上设置屏蔽罩，该屏蔽罩具有容置该电子组件的凹部与向外延伸至切割区的定位件；以及沿该切割区进行切割工艺，以移除部分该定位件与部分该基板。
由前述制法本发明提供一种封装结构，其包括：基板，其定义有至少一承载区与环绕该承载区的切割区；至少一电子组件，其设置于该承载区上；以及屏蔽罩，其设置于该基板上，且具有容置该电子组件的凹部与向外延伸至切割区的定位件。
本发明还提供一种半导体封装件，其包括：基板；至少一电子组件，其设置于该基板上；以及屏蔽罩，其设置于该基板上，且具有容置该电子组件的凹部与向外延伸的定位件，该定位件的末端齐平于该基板的侧表面。
前述的半导体封装件的制法，于设置该屏蔽罩之前，还包括于该基板上形成包覆该电子组件的封装胶体，且该屏蔽罩的凹部还容置该封装胶体。
前述的半导体封装件的制法中，该定位件具有第一定位部，且该切割区具有对应结合该第一定位部的第二定位部，该第一定位部与第二定位部于切割工艺中被移除。
前述的半导体封装件及其制法中，该基板的承载区还具有环绕该电子组件的接地垫，且该屏蔽罩电性连接该接地垫。
前述的半导体封装件的制法，于设置该屏蔽罩之前，还包括于该接地垫上或屏蔽罩上形成有导电接着层，以令该屏蔽罩通过该导电接着层设置于该基板上。
前述的屏蔽罩、半导体封装件的制法及封装结构中，该第一定位部为插销。
前述的屏蔽罩、半导体封装件的制法及封装结构中，该第二定位部为贯穿孔或盲孔。
前述的半导体封装件及其制法中，该导电接着层为导电胶或焊锡。
前述的半导体封装件及其制法暨封装结构中，该屏蔽罩与封装胶体之间具有间隙。
前述的半导体封装件及其制法暨封装结构中，该电子组件为芯片、封装件或被动组件。
由上可知，本发明的屏蔽罩、半导体封装件及其制法暨封装结构，通过于基板的切割区形成第二定位部，以在不增加基板面积的情况下，改善现有技术中电磁屏蔽罩定位失准的问题，使得本发明的半导体封装件制法在得以节省基板面积的情况下，提升电磁屏蔽罩的定位准确度，且还保有电磁屏蔽的效果。
附图说明
图1A至图1B为现有半导体封装件的示意图。
图2A至图2B为现有经改进的现有半导体封装件的示意图。
图3A至图3C为本发明的半导体封装件的制法的剖面图，其中，图3A’为图3A的剖视图，图3B’为图3B的剖视图，且图3C’与图3C”为图3C的其它实施方式。
符号说明
1、1'、2、3          半导体封装件
10、20、30           基板
11、21、31           电子组件
110、210、310        容置空间
12、22               电磁屏蔽罩
122、322             导电接着层
220                  定位孔
300                  第二定位部
301                  接地垫
310’                间隙
32                   屏蔽罩
320                  定位件
320a                 第一定位部
321                  凹部
34                   封装胶体
S                    承载区
C                    切割区
3A’-3A’、3B’-3B’ 剖面线。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“外”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图3A至图3C所示者，为本发明的半导体封装件3的制法的剖面图，其中，图3A’为图3A的剖视图，图3B’为图3B的剖视图，且图3C’与图3C”为图3C的其它实施方式。
如图3A及图3A’所示，其中，图3A’为沿图3A的剖面线3A’-3A’的剖视图，于一定义有至少一承载区S与环绕该承载区S的切割区C的基板30的该承载区S上设置至少一电子组件31，且于该承载区S边缘处设置接地垫301，并在定义于该基板30上的切割区C中形成有第二定位部300。
于本实施例中，该第二定位部300为贯穿孔，以供后续设置的屏蔽罩定位之用。此外，该电子组件31为芯片、封装件或被动组件。于本发明的屏蔽罩、半导体封装件及其制法暨封装结构中，对于该第二定位部300的型态并未有特殊限制，仅需与后续设置的屏蔽罩的第一定位部对应即可，于其它实施例中该第二定位部300为盲孔。
如图3B及图3B’所示，其中，图3B’为沿图3B的剖面线3B’-3B’的剖视图，于该基板30的承载区S上设置屏蔽罩32，且该屏蔽罩32具有容置该电子组件31的凹部321与向外延伸至切割区C的定位件320，以使该屏蔽罩32与基板30的承载区S间形成用以收纳该电子组件31的容置空间310。
于本实施例中，该定位件320具有第一定位部320a，且该第一定位部320a对应结合于基板30上的第二定位部300，其中，该第一定位部320a为插销，以插入该第二定位部300(贯穿孔或盲孔)中而达到定位的效果。此外，于本实施例中，还包括于接地垫301上形成有导电接着层322，以令该屏蔽罩32通过该导电接着层322固设于该基板30上，其中，该导电接着层322为导电胶或焊锡。此外，该屏蔽罩32具有屏障并阻绝电磁干扰的功能，藉以达到电磁屏蔽的效果。
请参阅图3C，其接续图3B的工艺，沿该切割区C进行切割步骤，以移除部分该定位件320与部分该基板30，即得到本发明的半导体封装件3。也就是，于切割工艺中移除定位件320的该第一定位部320a、对应于该第一定位部320a的第二定位部300以及该基板30的部分切割区C。
如图3C’与图3C”所示，还可于设置该屏蔽罩32之前，形成包覆该电子组件31的封装胶体34，且该屏蔽罩32包覆于封装胶体34之外，或该屏蔽罩32与封装胶体34之间具有间隙310’。于本实施例中，有关封装胶体34的形成方式及材料为所属技术领域具有通常知识者所能了解，故在此不再赘述。
于本实施例中，对于切割工艺的方式及步骤，为现有者即能适用，在此不再赘述。
本发明的半导体封装件3包括：基板30；至少一电子组件31，其设置于该基板30上；以及屏蔽罩32，其设置于该基板30上，且该屏蔽罩32具有容置该电子组件31的凹部321与向外延伸的定位件320，该定位件320的末端齐平于该基板30的侧表面。
前述的半导体封装件3中，还可包括封装胶体34，其形成于该基板30上。该屏蔽罩32包覆于封装胶体34之外，或该屏蔽罩32与封装胶体34之间具有间隙310’。
于本实施例中，该基板30上还具有环绕该电子组件31的接地垫301，并通过形成于该接地垫301上的导电接着层322，以令该屏蔽罩32通过该导电接着层322固设并接地连接至该接地垫301上。此外，该电子组件31为芯片、封装件或被动组件。
综上所述，本发明的半导体封装件及其制法，通过于基板的切割区形成第二定位部及于屏蔽罩设置定位件，不仅克服现有半导体封装件产生电磁干扰的缺点，更在不增加基板面积的情况下，赋予电磁屏蔽罩的定位精准度，进而提升产品的良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (28)

1.一种半导体封装件的制法，其包括：
提供一表面定义有至少一承载区与环绕该承载区的切割区的基板，于该承载区上设置至少一电子组件；
于该基板的承载区上设置屏蔽罩，该屏蔽罩具有容置该电子组件的凹部与向外延伸至切割区的定位件；以及
沿该切割区进行切割工艺，以移除部分该定位件与部分该基板。
2.根据权利要求1所述的半导体封装件的制法，其特征在于，该定位件具有第一定位部，且该切割区具有对应结合该第一定位部的第二定位部，该第一定位部与第二定位部于切割工艺中被移除。
3.根据权利要求2所述的半导体封装件的制法，其特征在于，该第一定位部为插销。
4.根据权利要求2所述的半导体封装件的制法，其特征在于，该第二定位部为贯穿孔或盲孔。
5.根据权利要求1所述的半导体封装件的制法，其特征在于，该基板的承载区还具有环绕该电子组件的接地垫，且该屏蔽罩接地连接该接地垫。
6.根据权利要求5所述的半导体封装件的制法，其特征在于，于设置该屏蔽罩之前，还包括于该接地垫上或屏蔽罩上形成有导电接着层，以令该屏蔽罩通过该导电接着层设置于该基板上。
7.根据权利要求6所述的半导体封装件的制法，其特征在于，该导电接着层为导电胶或焊锡。
8.根据权利要求1所述的半导体封装件的制法，其特征在于，于设置该屏蔽罩之前，还包括于该基板上形成包覆该电子组件的封装胶体，且该屏蔽罩的凹部还容置该封装胶体。
9.根据权利要求8所述的半导体封装件的制法，其特征在于，该屏蔽罩与封装胶体之间具有间隙。
10.根据权利要求1所述的半导体封装件的制法，其特征在于，该电子组件为芯片、封装件或被动组件。
11.一种半导体封装件，其包括：
基板；
至少一电子组件，其设置于该基板上；以及
屏蔽罩，其设置于该基板上，且具有容置该电子组件的凹部与向外延伸的定位件，该定位件的末端齐平于该基板的侧表面。
12.根据权利要求11所述的半导体封装件，其特征在于，该半导体封装件还包括封装胶体，其形成于该基板上，以包覆该电子组件。
13.根据权利要求12所述的半导体封装件，其特征在于，该屏蔽罩与封装胶体之间具有间隙。
14.根据权利要求11所述的半导体封装件，其特征在于，该电子组件为芯片、封装件或被动组件。
15.根据权利要求11所述的半导体封装件，其特征在于，该基板上还具有环绕该电子组件的接地垫，且该屏蔽罩接地连接该接地垫。
16.根据权利要求15所述的半导体封装件，其特征在于，该半导体封装件还包括导电接着层，其形成于该接地垫与屏蔽罩之间，以令该屏蔽罩通过该导电接着层设置于该基板上。
17.一种封装结构，其包括：
基板，其定义有至少一承载区与环绕该承载区的切割区；
至少一电子组件，其设置于该承载区上；以及
屏蔽罩，其设置于该基板上，且具有容置该电子组件的凹部与向外延伸至切割区的定位件。
18.根据权利要求17所述的封装结构，其特征在于，该定位件具有第一定位部，且该切割区具有对应结合该第一定位部的第二定位部。
19.根据权利要求18所述的封装结构，其特征在于，该第一定位部为插销。
20.根据权利要求18所述的封装结构，其特征在于，该第二定位部为贯穿孔或盲孔。
21.根据权利要求17所述的封装结构，其特征在于，该基板的承载区还具有环绕该电子组件的接地垫，且该屏蔽罩接地连接该接地垫。
22.根据权利要求21所述的封装结构，其特征在于，该封装结构还包括导电接着层，其形成于该接地垫与屏蔽罩之间，以令该屏蔽罩通过该导电接着层设置于该基板上。
23.根据权利要求22所述的封装结构，其特征在于，该导电接着层为导电胶或焊锡。
24.根据权利要求17所述的封装结构，其特征在于，该封装结构还包括封装胶体，其形成于该基板上，以包覆该电子组件。
25.根据权利要求24所述的封装结构，其特征在于，该屏蔽罩与封装胶体之间具有间隙。
26.根据权利要求17所述的封装结构，其特征在于，该电子组件为芯片、封装件或被动组件。
27.一种屏蔽罩，其包括：
凹部，其具有用于收纳电子组件的容置空间；以及
定位件，其自该凹部的凹缘向外延伸。
28.根据权利要求27所述的封装结构，其特征在于，该定位件具有插销。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847793A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 包括屏蔽部件的半导体封装及其制造方法
CN109755185A (zh) * 2019-01-03 2019-05-14 长江存储科技有限责任公司 封装体结构及半导体器件的封装方法
CN113226002A (zh) * 2017-07-31 2021-08-06 荣耀终端有限公司 一种屏蔽罩和终端
CN113316841A (zh) * 2018-12-20 2021-08-27 Qorvo美国公司 电子封装件布置及相关方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779811B (zh) * 2012-07-20 2015-02-04 华为技术有限公司 一种芯片封装及封装方法
KR102437673B1 (ko) 2015-09-09 2022-08-26 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020117315A1 (en) * 1994-06-06 2002-08-29 Gabower John F. Electromagnetic interference shield for electronic devices
US7215558B2 (en) * 2001-12-27 2007-05-08 Intel Corporation EMI shield for transceiver
US20090115048A1 (en) * 2004-06-21 2009-05-07 Broadcom Corporation Multipiece Apparatus for Thermal and Electromagnetic Interference (EMI) Shielding Enhancement in Die-Up Array Packages and Method of Making the Same
US20100032815A1 (en) * 2008-08-08 2010-02-11 An Jaeseon Semiconductor device packages with electromagnetic interference shielding

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2151331A1 (en) * 1995-06-08 1996-12-09 Henry W. C. Mok Emi shield
US5838551A (en) * 1996-08-01 1998-11-17 Northern Telecom Limited Electronic package carrying an electronic component and assembly of mother board and electronic package
TW471143B (en) * 2001-01-04 2002-01-01 Wen-Wen Chiou Integrated circuit chip package
US6743975B2 (en) * 2001-03-19 2004-06-01 Hewlett-Packard Development Company, L.P. Low profile non-electrically-conductive component cover for encasing circuit board components to prevent direct contact of a conformal EMI shield
US6686649B1 (en) * 2001-05-14 2004-02-03 Amkor Technology, Inc. Multi-chip semiconductor package with integral shield and antenna
EP1357606A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package
US7129422B2 (en) * 2003-06-19 2006-10-31 Wavezero, Inc. EMI absorbing shielding for a printed circuit board
TWI281236B (en) * 2005-12-16 2007-05-11 Advanced Semiconductor Eng A package structure with a plurality of chips stacked each other
US7576415B2 (en) * 2007-06-15 2009-08-18 Advanced Semiconductor Engineering, Inc. EMI shielded semiconductor package
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
KR100995541B1 (ko) * 2008-03-26 2010-11-22 한국과학기술원 마이크로 전자기계 시스템 소자의 패키징 방법 및 그패키지
US7759168B2 (en) * 2008-05-13 2010-07-20 International Business Machines Corporation Electromagnetic interference shield for semiconductors using a continuous or near-continuous peripheral conducting seal and a conducting lid
TWI489610B (zh) * 2010-01-18 2015-06-21 矽品精密工業股份有限公司 具電磁遮蔽之封裝結構之製法
JP5640613B2 (ja) * 2010-09-30 2014-12-17 凸版印刷株式会社 半導体パッケージ基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020117315A1 (en) * 1994-06-06 2002-08-29 Gabower John F. Electromagnetic interference shield for electronic devices
US7215558B2 (en) * 2001-12-27 2007-05-08 Intel Corporation EMI shield for transceiver
US20090115048A1 (en) * 2004-06-21 2009-05-07 Broadcom Corporation Multipiece Apparatus for Thermal and Electromagnetic Interference (EMI) Shielding Enhancement in Die-Up Array Packages and Method of Making the Same
US20100032815A1 (en) * 2008-08-08 2010-02-11 An Jaeseon Semiconductor device packages with electromagnetic interference shielding

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847793A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 包括屏蔽部件的半导体封装及其制造方法
CN113226002A (zh) * 2017-07-31 2021-08-06 荣耀终端有限公司 一种屏蔽罩和终端
CN113226002B (zh) * 2017-07-31 2022-12-20 荣耀终端有限公司 一种屏蔽罩和终端
CN113316841A (zh) * 2018-12-20 2021-08-27 Qorvo美国公司 电子封装件布置及相关方法
CN113316841B (zh) * 2018-12-20 2024-05-03 Qorvo美国公司 电子封装件布置及相关方法
CN109755185A (zh) * 2019-01-03 2019-05-14 长江存储科技有限责任公司 封装体结构及半导体器件的封装方法

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