CN109755185A - 封装体结构及半导体器件的封装方法 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种封装体结构及半导体器件的封装方法。所述封装体结构包括：封装基板，适于承载半导体器件；绝缘层，覆盖于所述封装基板表面并包覆所述半导体器件；导电层，至少包覆所述绝缘层，所述导电层用于接地以屏蔽外界电磁干扰。本发明提高了半导体器件在封装后屏蔽外界电磁干扰的能力，大幅度改善了半导体器件的性能，减少了客户端的质量隐患。

Description

封装体结构及半导体器件的封装方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种封装体结构及半导体器件的封装方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
封装是3D NAND存储器制造过程中的一个重要步骤。但是，由于封装方法以及封装结构的限制，现有的半导体器件在封装后并不具备抗电磁干扰(Anti-ElectromagneticInterference，Anti-EMI)的性能，导致成品半导体器件在使用过程中性能较差。
因此，如何提高封装后半导体器件的抗电磁干扰能力，改善半导体器件的性能，是目前亟待解决的技术问题。
发明内容
本发明提供一种封装体结构及半导体器件的封装方法，用于解决现有的半导体器件在封装后抗电磁干扰能力较差的问题。
为了解决上述问题，本发明提供了一种封装体结构，包括：
封装基板，适于承载半导体器件；
绝缘层，覆盖于所述封装基板表面并包覆所述半导体器件；
导电层，至少包覆所述绝缘层，所述导电层用于接地以屏蔽外界电磁干扰。
优选的，还包括：
焊球，位于所述封装基板背离所述半导体器件的表面；
导电连接线，位于所述绝缘层内且与所述半导体器件电连接；
多层连接线，位于所述封装基板内，且所述多层连接线的两端分别与所述导电连接线、所述焊球电连接。
优选的，所述导电层还覆盖于所述封装基板表面；所述封装体结构还包括：
位于所述封装基板内的接地线路；
所述导电层的相端部与所述接地线路电连接。
优选的，还包括：
暴露于所述封装基板表面的导电连接块，所述导电连接块的一端与所述导电层的端部电连接、另一端与所述接地线路电连接。
优选的，所述导电层的材料为掺杂有导电填料的聚合物材料。
优选的，所述绝缘层的材料为环氧树脂模塑料。
优选的，所述半导体器件为3D NAND存储器。
为了解决上述问题，本发明还提供了一种半导体器件的封装方法，包括如下步骤：
提供一封装基板，所述封装基板上承载有至少一半导体器件；
形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层；
形成至少包覆所述绝缘层的导电层，所述导电层用于接地以屏蔽外界电磁干扰。
优选的，所述封装基板内部具有多层连接线；形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层之前还包括如下步骤：
形成导电连接线，电连接所述半导体器件与所述多层连接线。
优选的，还包括如下步骤：
于所述封装基板背离所述半导体器件的表面形成与所述多层连接线电连接的焊球。
优选的，形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层的具体步骤包括：
提供第一模腔，所述第一模腔包括第一上模以及与所述第一上模相对的第一下模，所述第一下模中具有至少一第一下模腔；
固定所述封装基板于所述第一上模中，使得所述半导体器件朝向所述第一下模；
闭合所述第一上模与所述第一下模，密封所述半导体器件于所述第一下模腔内；
注射绝缘塑封料至所述第一下模腔，形成所述绝缘层。
优选的，所述封装基板表面承载有多个所述半导体器件；
所述第一下模中具有与多个所述半导体器件一一对应的多个所述第一下模腔。
优选的，形成至少包覆所述绝缘层的导电层的具体步骤包括：
提供第二模腔，所述第二模腔包括第二上模以及与所述第二上模相对的第二下模，所述第二下模中具有一第二下模腔；
固定形成有所述绝缘层的所述封装基板于所述第二上模中，使得所述半导体器件朝向所述第二下模；
闭合所述第二上模与所述第二下模，密封所述绝缘层于所述第二下模腔内；
注射导电塑封料至所述第二下模腔，形成所述导电层。
优选的，所述导电塑封料为掺杂有导电填料的聚合物材料。
优选的，所述导电层还覆盖于所述封装基板表面，所述封装基板内具有接地线路；将所述导电层接地的具体步骤包括：
电连接所述导电层的端部与所述接地线路。
优选的，所述半导体器件为3D NAND存储器。
本发明提供的封装体结构及半导体器件的封装方法，通过在半导体器件表面依次形成绝缘层、导电层，并使得绝缘层外表面的导电层接地，在保证对半导体器件的机械保护的同时，提高了半导体器件在封装后屏蔽外界电磁干扰的能力，大幅度改善了半导体器件的性能，减少了客户端的质量隐患。
附图说明
附图1是本发明具体实施方式中封装体结构的示意图；
附图2是本发明具体实施方式中半导体器件的封装方法流程图；
附图3A-3D是本发明具体实施方式在封装半导体器件的过程中主要流程工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的封装体结构及半导体器件的封装方法的具体实施方式做详细说明。
在对半导体器件进行封装时，先将半导体器件安装于引线框架或者封装基板上，然后通过打金属线或者SMT(Surface Mount Technology，表面贴装技术)等方式将所述半导体器件的电信号自所述引线框架或所述封装基板引出。为了保护半导体器件以及金属引线等结构，在引线框架或者封装基板的一侧使用模塑封料对半导体器件进行密封。然而，目前常用的模塑封料均为绝缘材料，并不具备抗电磁干扰(Anti-EMI)的能力。
为了使得封装后的半导体器件能够抗电磁干扰，目前所采用的方法是在封装后的成品器件表面喷涂或溅射含有金属颗粒的涂料，经烘烤后在成品器件表面形成一层导电膜，使得封装后的半导体器件能够抵抗一定的外部电磁干扰。但是，这些方式形成的导电膜至少具有以下三个缺陷：第一，速度慢、产能低；第二，镀层较薄，且容易出现不均匀、覆盖不完全的情况，使得封装后的半导体器件抗静电干扰的能力较差；第三，由于镀层较薄且暴露于外界环境中，因此容易受到外力刮擦而引起划痕等缺陷，严重时甚至导致产品的报废。
为了解决上述问题，本具体实施方式提供了一种封装体结构，附图1是本发明具体实施方式中封装体结构的示意图。如图1所示，本具体实施方式提供的封装体结构包括：
封装基板10，适于承载半导体器件11；
绝缘层12，覆盖于所述封装基板10表面并包覆所述半导体器件11；
导电层13，至少包覆所述绝缘层12，所述导电层13用于接地以屏蔽外界电磁干扰。
本具体实施方式通过在半导体器件11表面依次设置所述绝缘层12与所述导电层13，在保证对半导体器件机械保护性能的同时，通过所述导电层13的接地，改善了半导体器件抗电磁干扰的能力，既能有效避免外界电磁信号对所述半导体器件11的干扰，也能有效的防止所述半导体器件11自身的电磁信号外泄。
所述绝缘层12可以为覆盖于所述封装基板10表面并塑封所述半导体器件11的绝缘塑封层，所述导电层13可以是至少塑封所述绝缘层12的导电塑封层，即采用两次塑封工艺对所述半导体器件11进行塑封。本具体实施方式中所述的半导体器件11可以为任何具备塑封结构的半导体封装器件，例如可以是但不限于3D NAND存储器。
当所述导电层13通过塑封工艺形成于所述绝缘层12的外表面时，可以使得所述导电层13具有一定的厚度，且能够均匀、完整的密封整个所述绝缘层12，增强了半导体器件抗电磁干扰的能力。另外，由于通过塑封工艺形成的所述导电层13具有一定的厚度，因此能够有效的避免在所述导电层13表面产生划痕，确保了成品器件的质量。
优选的，所述封装体结构还包括：
焊球14，位于所述封装基板10背离所述半导体器件11的表面；
导电连接线15，位于所述绝缘层12内且与所述半导体器件11电连接；
多层连接线，位于所述封装基板10内，且所述多层连接线的两端分别与所述导电连接线15、所述焊球14电连接。
具体来说，所述焊球14与所述半导体器件11分别位于所述封装基板10的相对两表面上，所述半导体器件11依次通过位于所述绝缘层12中的所述导电连接线15、位于所述封装基板10内部的所述多层连接线与所述焊球14电连接，以实现外界电信号与所述半导体器件11内部电信号之间的交互。
本领域技术人员可以根据实际需要，选择所述导电层13的接地方式。在本具体实施方式中，为了简化电路结构，优选的，所述导电层13还覆盖于所述封装基板10表面；所述封装体结构还包括：
位于所述封装基板10内的接地线路16；
所述导电层13的端部与所述接地线路16电连接。
具体来说，如图1所示，所述封装基板10表面还设置有粘结层(图中未示出)，用于粘结所述封装基板10与所述半导体器件11，所述粘结层仅位于所述半导体器件11沿垂直于所述封装基板10方向的投影区域内。所述导电层13覆盖于所述封装基板10表面并包覆所述绝缘层12，且所述封装基板10表面与所述导电层13对应的部位暴露有导电连接块18，通过所述导电连接块18电连接所述接地线路16与所述导电层13的端部，实现所述导电层13的接地，以屏蔽外界电磁干扰。在本具体实施方式中，所述导电连接块18可以位于所述封装基板10内部，且所述导电连接块18暴露的表面与所述封装基板10的表面平齐。
优选的，所述导电层13的材料为掺杂有导电填料的聚合物材料。例如掺杂有金属颗粒的环氧树脂模塑料。所述绝缘层12的材料为环氧树脂模塑料(Epoxy MoldingCompound，EMC)。
不仅如此，本具体实施方式还提供了一种半导体器件的封装方法，附图2是本发明具体实施方式中半导体器件的封装方法流程图，附图3A-3D是本发明具体实施方式在封装半导体器件的过程中主要流程工艺截面示意图。如图2、图3A-图3D所示，本具体实施方式提供的半导体器件的封装方法，包括如下步骤：
步骤S21，提供一封装基板10，所述封装基板10上承载有至少一半导体器件11，如图3A所示。本具体实施方式中所述的半导体器件11可以为任何具备塑封结构的半导体封装器件，例如可以是但不限于3D NAND存储器。其中，所述封装基板10的具体材质、尺寸，本领域技术人员可以根据实际需要进行选择，例如根据所要承载的所述半导体器件11的具体类型选择。所述半导体器件11可以通过一粘结层粘附于所述封装基板10表面，且所述粘结层仅位于所述半导体器件11在所述封装基板10上的投影区域内。
步骤S22，形成覆盖于所述封装基板10表面并包覆所述半导体器件11的绝缘层12。
步骤S23，形成至少包覆所述绝缘层12的导电层13，所述导电层13用于接地以屏蔽外界电磁干扰。
优选的，所述封装基板10内部具有多层连接线；形成覆盖于所述封装基板10表面并包覆所述半导体器件11的绝缘层12之前还包括如下步骤：
形成导电连接线15，电连接所述半导体器件11与所述多层连接线。
优选的，所述半导体器件的封装方法还包括如下步骤：
于所述封装基板10背离所述半导体器件11的表面形成与所述多层连接线电连接的焊球14，如图3D所示。
具体来说，所述焊球14与所述半导体器件11分别位于所述封装基板10的相对两表面上，所述半导体器件11依次通过位于所述绝缘层12中的所述导电连接线15、位于所述封装基板10内部的所述多层连接线与所述焊球14电连接，以实现外界电信号与所述半导体器件11内部电信号之间的交互。
所述绝缘层12可以采用塑封工艺形成，即通过塑封所述半导体器件11形成所述绝缘层12。具体来说，如图3B所示，形成覆盖于所述封装基板10表面并包覆所述半导体器件11的绝缘层12的具体步骤包括：
提供第一模腔30，所述第一模腔30包括第一上模31以及与所述第一上模31相对的第一下模32，所述第一下模32中具有至少一第一下模腔321；
固定所述封装基板10于所述第一上模31中，使得所述半导体器件11朝向所述第一下模32；
闭合所述第一上模31与所述第一下模32，密封所述半导体器件11于所述第一下模腔321内；
注射绝缘塑封料至所述第一下模腔321，形成所述绝缘层12。
优选的，所述封装基板10表面承载有多个所述半导体器件11；
所述第一下模32中具有与多个所述半导体器件11一一对应的多个所述第一下模腔321。
具体来说，所述封装基板10包括用于承载所述半导体器件11的正面以及与所述正面相对的背面。采用夹具夹持等方式将所述封装基板10以所述背面与所述第一上模31接触的方式固定于所述第一上模31表面，然后闭合所述第一上模31与所述第一下模32，将所述半导体器件11容置于所述第一下模腔321中。最后通过向所述第一下模腔321注射绝缘塑封料、以及固化等工艺，形成包覆所述半导体器件11的所述绝缘层12。
本具体实施方式通过在所述第一下模32中设置与多个半导体器件11一一对应的多个所述第一下模腔321，使得多个半导体器件11分别容置于多个所述第一下模腔321中，以分别形成一一塑封多个所述半导体器件11的多个所述绝缘层。在其他具体实施方式中，也可以在所述第一下模中仅设置一个第一下模腔，形成同时塑封多个所述半导体器件11的一个所述绝缘层。
所述导电层13可以采用塑封工艺形成，即通过塑封所述绝缘层12形成所述导电层13。具体来说，如图3C所示，形成至少包覆所述绝缘层12的导电层13的具体步骤包括：
提供第二模腔40，所述第二模腔40包括第二上模41以及与所述第二上模41相对的第二下模42，所述第二下模42中具有一第二下模腔421；
固定形成有所述绝缘层12的所述封装基板10于所述第二上模41中，使得所述半导体器件11朝向所述第二下模42；
闭合所述第二上模41与所述第二下模42，密封所述绝缘层12于所述第二下模腔421内；
注射导电塑封料至所述第二下模腔421，形成所述导电层13。
具体来说，也采用夹具夹持等方式将所述封装基板10以所述背面与所述第二上模41接触的方式固定于所述第二上模41表面，然后闭合所述第二上模41与所述第二下模42，将表面包覆有所述绝缘层12的所述半导体器件11容置于所述第二下模腔421中。最后通过向所述第二下模腔421注射导电塑封料、以及固化等工艺，形成包覆所述绝缘层12的所述导电层13。
优选的，所述导电塑封料为掺杂有导电填料的聚合物材料。例如掺杂有金属颗粒的环氧树脂模塑料。所述绝缘层12的材料为环氧树脂模塑料。
优选的，所述导电层13还覆盖于所述封装基板10表面，所述封装基板10内具有接地线路16；将所述导电层13接地的具体步骤包括：
电连接所述导电层13的端部与所述接地线路16。
具体来说，形成至少包覆所述绝缘层12的导电层13之前还包括如下步骤：形成暴露于所述封装基板10表面的导电连接块18，所述导电连接块18连接所述接地线路16。之后，塑封所述绝缘层12形成覆盖于所述封装基板10表面的导电层的同时，由于所述导电层13与暴露的所述导电连接块18直接接触，从而实现了所述导电层13的接地，即本具体实施方式中所述导电层13的形成与接地同时实现。在本具体实施方式中，所述导电连接块18可以位于所述封装基板10内部，且所述导电连接块18暴露的表面与所述封装基板10的表面平齐。
本具体实施方式提供的封装体结构及半导体器件的封装方法，通过在半导体器件表面依次形成绝缘层、导电层，并使得绝缘层外表面的导电层接地，在保证对半导体器件的机械保护的同时，提高了半导体器件在封装后屏蔽外界电磁干扰的能力，大幅度改善了半导体器件的性能，减少了客户端的质量隐患。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种封装体结构，其特征在于，包括：
封装基板，适于承载半导体器件；
绝缘层，覆盖于所述封装基板表面并包覆所述半导体器件；
导电层，至少包覆所述绝缘层，所述导电层用于接地以屏蔽外界电磁干扰。
2.根据权利要求1所述的封装体结构，其特征在于，还包括：
焊球，位于所述封装基板背离所述半导体器件的表面；
导电连接线，位于所述绝缘层内且与所述半导体器件电连接；
多层连接线，位于所述封装基板内，且所述多层连接线的两端分别与所述导电连接线、所述焊球电连接。
3.根据权利要求1所述的封装体结构，其特征在于，所述导电层还覆盖于所述封装基板表面；所述封装体结构还包括：
位于所述封装基板内的接地线路；
所述导电层的端部与所述接地线路电连接。
4.根据权利要求3所述的封装体结构，其特征在于，还包括：
暴露于所述封装基板表面的导电连接块，所述导电连接块的一端与所述导电层的端部电连接、另一端与所述接地线路电连接。
5.根据权利要求1所述的封装体结构，其特征在于，所述导电层的材料为掺杂有导电填料的聚合物材料。
6.根据权利要求1所述的封装体结构，其特征在于，所述绝缘层的材料为环氧树脂模塑料。
7.根据权利要求1所述的封装体结构，其特征在于，所述半导体器件为3D NAND存储器。
8.一种半导体器件的封装方法，其特征在于，包括如下步骤：
提供一封装基板，所述封装基板上承载有至少一半导体器件；
形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层；
形成至少包覆所述绝缘层的导电层，所述导电层用于接地以屏蔽外界电磁干扰。
9.根据权利要求8所述的半导体器件的封装方法，其特征在于，所述封装基板内部具有多层连接线；形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层之前还包括如下步骤：
形成导电连接线，电连接所述半导体器件与所述多层连接线。
10.根据权利要求9所述的半导体器件的封装方法，其特征在于，还包括如下步骤：
于所述封装基板背离所述半导体器件的表面形成与所述多层连接线电连接的焊球。
11.根据权利要求8所述的半导体器件的封装方法，其特征在于，形成覆盖于所述封装基板表面并包覆所述半导体器件的绝缘层的具体步骤包括：
提供第一模腔，所述第一模腔包括第一上模以及与所述第一上模相对的第一下模，所述第一下模中具有至少一第一下模腔；
固定所述封装基板于所述第一上模中，使得所述半导体器件朝向所述第一下模；
闭合所述第一上模与所述第一下模，密封所述半导体器件于所述第一下模腔内；
注射绝缘塑封料至所述第一下模腔，形成所述绝缘层。
12.根据权利要求11所述的半导体器件的封装方法，其特征在于，所述封装基板表面承载有多个所述半导体器件；
所述第一下模中具有与多个所述半导体器件一一对应的多个所述第一下模腔。
13.根据权利要求8所述的半导体器件的封装方法，其特征在于，形成至少包覆所述绝缘层的导电层的具体步骤包括：
提供第二模腔，所述第二模腔包括第二上模以及与所述第二上模相对的第二下模，所述第二下模中具有一第二下模腔；
固定形成有所述绝缘层的所述封装基板于所述第二上模中，使得所述半导体器件朝向所述第二下模；
闭合所述第二上模与所述第二下模，密封所述绝缘层于所述第二下模腔内；
注射导电塑封料至所述第二下模腔，形成所述导电层。
14.根据权利要求13所述的半导体器件的封装方法，其特征在于，所述导电塑封料为掺杂有导电填料的聚合物材料。
15.根据权利要求8所述的半导体器件的封装方法，其特征在于，所述导电层还覆盖于所述封装基板表面，所述封装基板内具有接地线路；将所述导电层接地的具体步骤包括：
电连接所述导电层的端部与所述接地线路。
16.根据权利要求8所述的半导体器件的封装方法，其特征在于，所述半导体器件为3DNAND存储器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635436A (zh) * 2020-12-17 2021-04-09 长江存储科技有限责任公司 芯片封装结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276805A (zh) * 2007-06-15 2008-10-01 日月光半导体制造股份有限公司 具电磁干扰屏蔽功能的半导体封装构造及其制造方法
CN101814484A (zh) * 2009-02-19 2010-08-25 日月光半导体制造股份有限公司 芯片封装体及其制作方法
CN102368494A (zh) * 2011-10-11 2012-03-07 常熟市广大电器有限公司 一种抗电磁干扰的芯片封装结构
US20120228749A1 (en) * 2011-03-08 2012-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to tsv interposer
CN103579201A (zh) * 2013-11-20 2014-02-12 华进半导体封装先导技术研发中心有限公司 采用导电封装材料的半导体器件电磁屏蔽结构及制作方法
CN104112716A (zh) * 2013-04-18 2014-10-22 矽品精密工业股份有限公司 屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276805A (zh) * 2007-06-15 2008-10-01 日月光半导体制造股份有限公司 具电磁干扰屏蔽功能的半导体封装构造及其制造方法
CN101814484A (zh) * 2009-02-19 2010-08-25 日月光半导体制造股份有限公司 芯片封装体及其制作方法
US20120228749A1 (en) * 2011-03-08 2012-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to tsv interposer
CN102368494A (zh) * 2011-10-11 2012-03-07 常熟市广大电器有限公司 一种抗电磁干扰的芯片封装结构
CN104112716A (zh) * 2013-04-18 2014-10-22 矽品精密工业股份有限公司 屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构
CN103579201A (zh) * 2013-11-20 2014-02-12 华进半导体封装先导技术研发中心有限公司 采用导电封装材料的半导体器件电磁屏蔽结构及制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635436A (zh) * 2020-12-17 2021-04-09 长江存储科技有限责任公司 芯片封装结构及其制备方法
CN112635436B (zh) * 2020-12-17 2023-12-15 长江存储科技有限责任公司 芯片封装结构及其制备方法

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