CN104103609A - 封装及其制造方法 - Google Patents

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cooling agent
chip
groove
chip carrier
encapsulating material
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R·奥特雷姆巴
K·希斯
K·霍塞尼
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Infineon Technologies Austria AG
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Abstract

在本发明的各个实施例中可以提供一种封装。封装可以包括芯片载体。封装可以进一步包括布置在芯片载体之上的芯片。封装还可以包括包封芯片并且部分地包封芯片载体的包封材料。可以在包封材料中在芯片之上提供冷却剂接收凹槽，其中冷却剂接收凹槽被配置用于接收冷却剂。

Description

封装及其制造方法
技术领域
本发明的各个实施例总体涉及一种封装及其制造方法。
背景技术
图1是示出了半导体封装的示意图100。半导体封装的示例是功率四方扁平无引线（QFN）封装或功率双侧扁平无引线（DFN）封装。半导体封装可以包括安装在衬底或载体（诸如引线框架104）上的芯片102。芯片102和载体104可以至少部分地被包封材料106覆盖。半导体封装的在环境（A）温度下的结（J）热阻RthJA依赖于封装的冷却性能。例如，应用级功率DFN封装（诸如PG-TDSON-8（塑料环保薄型双侧小型无引线封装），也称作SuperSO8或S3O8）可以强烈地依赖于冷却性能。
FR（阻燃剂）-4（或FR4）是被指定为玻璃增强的环氧树脂层压板、管道、棒杆和印刷电路板的等级标记。对于许多使用FR4衬底的半导体封装，冷却性能不是理想的。非理想冷却性能限制了半导体封装的热阻。
发明内容
在本发明的各个实施例中，可以提供一种封装。该封装可以包括芯片载体。封装可以进一步包括布置在芯片载体之上的芯片。封装还可以包括包封芯片并且部分地包封芯片载体的包封材料。可以在包封材料中在芯片之上提供冷却剂接收凹槽，其中冷却剂接收凹槽被配置用于接收冷却剂。
附图说明
在附图中，在不同视图中相同的附图标记通常指代相同的部件。附图无需按照比例绘制，而是将重点通常放在对本发明原理的说明。在以下说明书中，参照以下附图描述本发明的各个实施例，其中：
图1示出了半导体封装；
图2A示出了根据各个实施例的封装的侧视剖面图，而图2B示出了根据各个实施例的封装的俯视图；
图3A示出了根据各个实施例的封装的侧视剖面图，而图3B示出了根据各个实施例的封装的俯视图；
图4示出了根据各个实施例的制造封装的方法；
图5包括图5A至图5H，示出了制造封装的方法；其中图5A示出了根据各个实施例的布置在芯片载体之上的芯片的侧视剖面图；其中图5B示出了根据各个实施例的布置在芯片载体之上芯片的俯视图；其中图5C示出了根据各个实施例的包括耦合至如图5A中所示的芯片和芯片载体的导电耦合结构的布置的侧视剖面图；其中图5D示出了根据各个实施例的包括耦合至如图5B所示的芯片和芯片载体的导电耦合结构的布置的俯视图；其中图5E示出了根据各个实施例的在包封如图5C所示的布置之后的封装的侧视剖面图；其中图5F示出了根据各个实施例的在包封如图5D所示的布置之后的封装的俯视图；其中图5G示出了根据各个实施例的在接收冷却剂之后如图5E所示的封装的侧视剖面图；以及其中图5H示出了根据各个实施例的在接收冷却剂之后如图5F所示的封装的俯视图。
具体实施方式
以下详细说明参照以图示的方式示出了其中可以实施本发明的具体细节和实施例的附图。
本文所使用的词语“示例性的”意味着“用作示例、例子或说明”。在本文中作为“示例性的”来描述的任何实施例或设计未必被解释为相对其它实施例或设计为优选或有利。
关于在后续芯片或部件“之上”的部件或芯片使用的词语“之上”，在本文中可以用于意指部件或芯片可能“直接地”布置在后续芯片或部件“之上”，例如与后续芯片或部件直接接触。关于布置在后续芯片或部件“之上”的部件或芯片使用的词语“之上”，在本文中可以用于意指部件或芯片可能“间接地”形成在后续或部件“之上”，有一个或多个附加层布置在后续芯片或部件与该部件或芯片之间。
应该理解的是，当术语“顶部”、“底部”、“前部”、“背部”、“侧部”、“左”、“右”、“基部”、“下”、“侧向”、“向下”等用于以下说明时，是为了方便以及辅助理解相对位置或方向而使用的，而非意在限定封装布置或者组成封装布置的封装的朝向。
本公开的各个方面提供了一种封装及其制造方法，其能够至少部分地应对一些上述挑战。
图2A是示出了根据各个实施例的封装的侧视剖面图的示意图200a。图2B是示出了根据各个实施例的封装的俯视图的示意图200b。图2A可以对应于图2B中所示封装的穿过图2B中所示的线条210的剖面图。封装可以包括芯片载体202。封装可以进一步包括布置在芯片载体202之上的芯片204。封装也可以包括包封芯片204以并且部分地包封芯片载体202的包封材料206。可以在包封材料中在芯片之上提供冷却剂接收凹槽，其中冷却剂接收凹槽被配置用于接收冷却剂。
换言之，封装可以包括堆叠式布置，该堆叠式布置包括在芯片载体202之上的芯片204。芯片204和芯片载体202可以至少部分地被包封材料206覆盖。包封材料206还可以包括冷却剂接收凹槽208。冷却剂接收凹槽可以在包封材料中被提供在芯片之上，其中冷却剂接收凹槽可以被配置用于接收冷却剂。
在各个实施例中，封装可以称作具有顶侧空腔的封装。各个实施例可以涉及用于高功率应用的封装。用于高功率应用的封装可以称作功率型封装。
冷却剂接收凹槽208可以被配置用于接收冷却剂。封装可以包括被接收在冷却剂接收凹槽208中的冷却剂。具有被接收在冷却剂接收凹槽中的冷却剂的封装可以称作具有顶侧填充的封装。在各个实施例中，冷却剂可以改进封装的冷却性能。
在各个实施例中，冷却剂可以是有助于改进封装的散热的任何材料。冷却剂可以具有大于空气的热导率。
在各个实施例中，冷却剂可以包括导热胶膏（thermal greece）。导热胶膏也可以称为导热油脂、导热膏、导热胶、导热化合物、传热膏、散热膏或散热化合物。导热胶膏可以是陶瓷基导热胶膏，其可以包括悬浮在液体或凝胶状材料中的陶瓷粉末。陶瓷粉末可以包括氮化铝（AlN）、氮化硼（BN）、氧化铝（Al2O3）、氧化硅（SiO2）、氮化硅（SiN）、氧化铍（BeO）或氧化锌（ZnO）。陶瓷基导热胶膏可以是电绝缘的。导热胶膏可以是金属基胶膏，其可以包括悬浮在液体或凝胶状材料中的固体金属颗粒（诸如银或铝）或金属氧化物颗粒或金属合金颗粒。金属基胶膏可以是导电的。导热胶膏可以是碳基胶膏，其包括悬浮在液体或凝胶状材料中的金刚石粉末、碳纤维、碳管道（诸如碳纳米管）或碳颗粒。导热胶膏可以替代地是硅基胶膏，其包括硅颗粒、硅粉末、硅纳米颗粒。导热胶膏还可以包括悬浮在液体或凝胶状材料中的玻璃。液体或凝胶状材料可以是硅树脂化合物。液体或凝胶状材料也可以是矿物油。
冷却剂还可以包括焊料，诸如SnAg、SnCu、InAg、InCu、Zn或PbSn。备选地，冷却剂可以包括金属或金属离子，诸如Cu或Ni。
封装可以耦合至冷却机构，以使得可以冷却被封装加热的冷却剂。经冷却的冷却剂随后可以返回至冷却剂接收凹槽208。例如，冷却剂可以由第一微流体通道输运至冷却结构，诸如散热器或风扇。冷却结构可以冷却被加热的冷却剂。经冷却的冷却剂随后由第二微流体通道输运至冷却剂接收凹槽208。流体递送结构（诸如微流体通道）可以在包封材料206上。流体递送结构可以将冷却剂接收凹槽508连接至外部输入装置或外部输出装置。流体递送结构也可以替代地形成封闭回路。
冷却剂可以替代地有助于将热量传送或散发至环境。冷却剂可以将热量传送至冷却结构，诸如散热器。
包封材料206可以是模制化合物。包封芯片204的包封材料206可以包括覆盖了芯片204的至少一部分的包封材料206。对应的，包封芯片载体202的包封材料206可以包括覆盖了芯片载体202的至少一部分的包封材料206。
冷却剂接收凹槽208可以包括在从约0.25mm3至约250mm3的范围内的体积，例如从约1mm3至约10mm3。冷却剂接收凹槽208可以为封装的体积的约10％至约50％，例如为封装的体积的约25％。
芯片204可以是或者包括晶体管。例如，芯片204可以是或者包括金属氧化物场效应晶体管（MOSFET），诸如功率MOSFET。芯片204可以备选地或者附加地是或者包括双极型晶体管，诸如绝缘栅双极型晶体管（IGBT）。芯片204可以包括集成电路，诸如逻辑集成电路、存储器集成电路或功率集成电路。集成电路可以是专用集成电路（ASIC）或现场可编程门阵列（FPGA）。作为备选例，集成电路可以是任何其它可编程逻辑电路，诸如例如可编程处理器，例如可编程微处理器或可编程纳级处理器。芯片204可以包括附加的或者备选地包括电容器、电感器、电阻器或任何其它电部件。
封装还可以包括一个或多个后续芯片。一个或多个后续芯片可以布置在芯片载体202之上。一个或多个后续芯片可以相对于芯片204横向布置。备选地，一个或多个后续芯片与芯片204可以形成堆叠式布置。一个或多个后续芯片可以电耦合至芯片204和/或芯片载体202。一个或多个后续芯片可以与芯片204协作以执行功能。芯片204和后续芯片可以是用于执行功能的不同模块。
在各个实施例中，封装可以包括导电耦合结构。耦合结构可以被配置用于将芯片204与芯片载体202电耦合。耦合结构和芯片载体202可以布置在芯片204的相对侧上。冷却剂接收凹槽208可以暴露被配置用于将芯片204与芯片载体202电耦合的导电耦合结构。借由非限定性示例，冷却结构可以是线夹（clip）或带状键合或接触电桥。
芯片载体202可以包括引线框架。引线框架可以包括裸片焊盘和至少一个引线。导电耦合结构可以被配置用于将芯片204与至少一个引线电耦合。芯片204还可以电耦合至裸片焊盘。备选地，芯片204可以对于裸片焊盘电绝缘。芯片载体202的一部分，例如至少一个引线的一部分，可以突出在包封材料206之外。芯片载体202的突出在包封材料之外的部分可以被配置为电耦合至外部装置或部件。
在各个实施例中，冷却剂接收凹槽208可以暴露芯片焊盘。芯片焊盘可以在芯片204上。冷却剂可以与芯片焊盘直接接触。冷却剂可以是导热的但是电绝缘的。通过使冷却剂与芯片焊盘直接接触，可以实现对芯片204的更快的冷却速度。
在各个其它实施例中，冷却剂接收凹槽208可以暴露芯片204的一部分而不暴露芯片焊盘。换言之，冷却剂接收凹槽208可以与芯片焊盘隔离。冷却剂凹槽208可以暴露载体202的一部分而不暴露任何接触或表面金属（诸如电迹线）。换言之，接触和/或表面金属（诸如电迹线）保持被包封材料所覆盖。换言之，冷却剂接收凹槽可以与任何接触或表面金属隔离。因为冷却剂可以不与任何接触或芯片焊盘或金属电接触，所以冷却剂可以是导电的或者可以包括导电的材料。
在各个实施例中，冷却剂接收凹槽208可以暴露芯片载体202的一部分。冷却剂可以与芯片载体202直接接触。例如，冷却剂接收凹槽208可以暴露至少一个引线的一部分。
图3A是示出了根据各个实施例的封装的侧视剖面图的示意图300a。图3B是示出了根据各个实施例的封装的俯视图的示意图300b。图3A可以对应于图3B中所示的封装的穿过图3B中所示的线条310的剖面图。封装可以包括芯片载体302。封装可以进一步包括布置在芯片载体302之上的芯片304。
芯片载体302可以是引线框架。芯片载体302可以包括裸片焊盘302a。芯片载体也可以包括至少第一引线302b和第二引线302c。芯片304可以布置在裸片焊盘302a之上。
封装还可以包括包封芯片304和芯片载体302的包封材料306。换言之，包封材料306可以覆盖芯片304的至少一部分以及芯片载体302的至少一部分。例如，芯片载体302可以具有第一主表面312a以及与第一主表面312a相对的第二主表面312b。芯片可以布置在芯片载体302的第一主表面312a之上，例如裸片焊盘302a的第一主表面312a。芯片载体302的第一主表面312a可以被包封材料306覆盖，而芯片载体302的第二主表面312b可以被暴露。包封材料306可以包括模制化合物。
可以在包封材料306中提供冷却剂接收凹槽308。冷却剂接收凹槽308可以被配置用于接收冷却剂。封装可以包括被接收在冷却剂接收凹槽308中的冷却剂。
在各个实施例中，冷却剂可以包括导热胶膏。导热胶膏也可以称为导热油脂、导热膏、导热胶、导热化合物、传热膏、散热膏或散热化合物。导热胶膏可以是陶瓷基导热胶膏，其可以包括悬浮在液体或凝胶状材料中的陶瓷粉末。陶瓷粉末可以包括氮化铝（AlN）、氮化硼（BN）、氧化铝（Al2O3）、氧化硅（SiO2）、氮化硅（SiN）、氧化铍（BeO）或氧化锌（ZnO）。导热胶膏可以是金属基胶膏，其可以包括悬浮在液体或凝胶状材料中的固体金属颗粒（诸如银或铝）或金属氧化物颗粒或金属合金颗粒。导热胶膏可以是碳基胶膏，其包括悬浮在液体或凝胶状材料中的金刚石粉末、碳纤维、碳管道（诸如碳纳米管）或碳颗粒。导热胶膏也可以包括悬浮在液体或凝胶状材料中的玻璃。液体或凝胶状材料可以是硅树脂化合物。液体或凝胶状材料也可以是矿物油。
冷却剂也可以包括焊料，诸如SnAg、SnCu、InAg、InCu、Zn或PbSn。此外，冷却剂可以包括金属，诸如Cu或Ni。
冷却剂接收凹槽308可以包括在从约0.25mm3至约250mm3的范围内的体积，例如从约1mm3至约10mm3。冷却剂接收凹槽308可以是封装的体积的约10％至约50％，例如为封装的体积的约25％。
封装可以进一步包括导电耦合结构314。导电耦合结构314可以将芯片304与芯片载体302电耦合。如图3A和图3B所示，导电耦合结构314可以将芯片304与第一引线302b电耦合。此外，芯片304也可以与裸片焊盘302a电耦合。导电耦合结构314可以是诸如线夹或带状键合或导电电桥的结构。
芯片304可以包括多个芯片焊盘316a、316b、316c。芯片304可以电耦合至裸片焊盘302a。芯片304可以经由第一芯片焊盘316a电耦合至裸片焊盘302a。芯片304可以焊接至裸片焊盘302a，也即芯片304可以经由焊料结构电耦合至裸片焊盘302a。导电耦合结构314可以经由第二芯片焊盘316b将芯片304与芯片载体302电耦合。电耦合结构314可以经由焊料结构或用导电填充材料胶合而电耦合至第二芯片焊盘316b。换言之，导电耦合结构314可以焊接至第二芯片焊盘316b。
封装还可以包括另外的导电耦合结构318。另外的导电耦合结构318也可以将芯片304与芯片载体302电耦合。另外的导电耦合结构318可以将芯片304与第二引线302c电耦合。另外的导电耦合结构318可以经由第三芯片焊盘316c将芯片304与芯片载体302电耦合。另外的导电耦合结构318可以焊接至第三芯片焊盘316c，也即另外的导电耦合结构318可以经由焊料结构电耦合至第三芯片焊盘316c。另外的导电耦合结构318可以是诸如线夹或带状键合或导电电桥的结构。另外的导电结构318可以通过例如引线键合而连接至第二引线302c和/或第三芯片焊盘316c。
芯片304可以是或者包括金属氧化物场效应晶体管（MOSFET），诸如功率MOSFET。在各个实施例中，第一芯片焊盘316a可以是或者可以包括漏极电极。第二芯片焊盘316b可以是或者可以包括源极电极。第三芯片焊盘316c可以是或者可以包括栅极电极。然而，第一芯片焊盘316a可以替代地是或者可以包括源极电极或栅极电极，第二芯片焊盘316b可以替代地是或者可以包括栅极电极或漏极电极，并且芯片焊盘316c可以替代地是或者可以包括漏极电极或源极电极。
芯片304可以替代地是或者包括双极型晶体管，诸如绝缘栅极双极型晶体管（IGBT）。在芯片304可以是或者包括双极型晶体管的情形中，第一芯片焊盘316a可以是或者可以包括集电极电极，第二芯片焊盘316b可以是或者可以包括发射极电极，并且第三芯片焊盘316c可以是或者可以包括基极电极。然而，第一芯片焊盘316a可以替代地是或者可以包括发射极电极或基极电极，第二芯片焊盘316b可以替代地是或者可以包括基极电极或集电极电极，并且芯片焊盘316c可以替代地是或者可以包括集电极电极或发射极电极。
在各个实施例中，冷却剂接收凹槽308可以暴露导电耦合结构314。冷却剂接收凹槽308可以备选地或者附加地暴露另外的导电耦合结构。冷却剂接收凹槽308可以替代地或者也暴露芯片304的至少一部分（诸如一个或多个芯片焊盘316a、316b、316c）或者芯片载体302的一部分。
在其中冷却剂接收凹槽308暴露了被配置用于在操作期间输运电流的诸如接触、芯片焊盘或金属的结构的情形中，冷却剂可以是电绝缘的。在其中冷却剂接收凹槽308并未暴露至被配置用于在操作期间输运电流的任何结构的情形中，冷却剂可以是导电的。换言之，在其中冷却剂接收凹槽308与被配置用于在操作期间输运电流的任何结构隔离的情形中，冷却剂可以是导电的。
图4是示出了根据各个实施例的制造封装的方法的示意图400。方法可以包括，在402中，提供芯片载体。方法也可以包括，在404中，在芯片载体之上布置芯片。方法可以进一步包括，在406中，采用包封材料包封芯片并且部分地包封芯片载体。可以在包封材料中在芯片之上提供冷却剂接收凹槽，其中冷却剂接收凹槽可以被配置用于接收冷却剂。
在各个实施例中，冷却剂接收凹槽可以被配置用于接收冷却剂。
在各个实施例中，方法可以进一步包括在冷却剂接收凹槽中接收冷却剂。冷却剂可以经由微流体通道或管道或任何其它合适的装置运送至冷却剂接收凹槽。
在各个实施例中，冷却剂可以包括导热胶膏。
冷却剂接收凹槽可以包括在从约0.25mm3至约250mm3中的范围内的体积，例如从约1mm3至约10mm3。冷却剂接收凹槽可以是封装的体积的约10％至约50％，例如为封装的体积的约25％。
在各个实施例中，冷却剂接收凹槽可以暴露被配置用于将芯片与芯片载体电耦合的导电耦合结构。方法可以包括提供导电耦合结构以将芯片与芯片载体耦合。方法可以包括将导电耦合结构耦合至芯片载体。导电耦合结构可以通过焊接或任何其它合适的方法耦合至芯片载体。方法还可以包括将导电耦合结构耦合至芯片。可以通过焊接或任何其它合适的方法将导电耦合结构耦合至芯片。
芯片载体可以包括引线框架，该引线框架包括裸片焊盘和至少一个引线。导电耦合结构可以被配置用于将芯片与至少一个引线电耦合。
在各个实施例中，冷却剂接收凹槽可以暴露芯片焊盘。冷却剂接收凹槽可以备选地或者附加地暴露芯片的一部分。
芯片载体可以包括引线框架，该引线框架包括裸片焊盘和至少一个引线。冷却剂接收凹槽可以暴露至少一个引线的一部分。
方法可以进一步包括局部地移除一部分包封材料以在包封材料中提供冷却剂接收凹槽。可以在包封工艺之后移除一部分包封材料。移除一部分包封材料可以包括蚀刻或钻孔。钻孔可以包括激光钻孔。
在各个实施例中，可以在采用包封材料包封芯片并且部分地包封芯片载体期间，在包封材料中提供冷却剂接收凹槽。换言之，在各个实施例中，可以在采用包封材料包封芯片和芯片载体期间，形成冷却剂接收凹槽。在各个实施例中，可以在一个步骤中执行包封芯片和芯片载体以及提供冷却剂接收凹槽。
包封芯片并且部分地包封芯片载体可以包括使用模具。包封芯片并且部分地包封芯片载体可以包括使模具接合芯片和芯片载体或者在芯片和芯片载体之上，以使得在模具与芯片以及芯片载体之间形成至少一个模具空腔。工艺也可以包括加热包封材料（诸如模制化合物）直至其液化。工艺可以进一步包括使已液化的包封材料（诸如模制化合物）流入至少一个模具空腔中。此外，工艺可以包括允许已液化的包封材料（例如模制化合物）在升高的温度和压力下固化，以使得芯片和芯片载体被包封材料（例如模制化合物）包封。模具可以被配置为，使得当已液化的包封材料在至少一个模具空腔中固化时，可以形成冷却剂接收凹槽。模具可以被配置为，使得当已液化的包封材料在至少一个模具空腔中固化时，可以形成暴露了芯片焊盘、或芯片载体的一部分、或引线框架的至少一个引线的一部分的冷却剂接收凹槽。
采用包封材料包封芯片并且部分地包封芯片载体可以包括利用薄膜辅助模制工艺采用包封材料来包封芯片和芯片载体。包封材料可以包括模制化合物。工艺可以包括使模具接合芯片和芯片载体或者在芯片和芯片载体之上，以使得在模具和芯片以及芯片载体之间形成至少一个模具空腔。此外，可以在芯片和芯片载体下方提供另外的模具，以使得可以在两个模具与芯片和芯片载体之间形成至少一个模具空腔。工艺还可以包括在模具与芯片以及芯片载体之间具有薄膜。薄膜可以覆盖在模具空腔内的模具的内表面。还可以在另外的模具与芯片以及芯片载体之间提供另外的薄膜。另外的薄膜可以覆盖在模具空腔内的另外的模具的内表面。工艺还可以包括加热包封材料（诸如模制化合物）直至其液化。工艺可以进一步包括使已液化的包封材料（诸如模制化合物）流入至少一个模具空腔中。此外，工艺可以包括允许已液化的包封材料（例如模制化合物）在升高的温度和压力下固化，以使得芯片和芯片载体被包封材料（例如模制化合物）包封。
可以通过在第一区域中沉积与第二区域相比较少的包封材料而在包封材料中提供冷却剂接收凹槽。沉积可以包括通过溅射、蒸发、化学气相沉积或任何其它合适的沉积方法。第一区域可以被配置用于形成冷却剂接收凹槽。换言之，可以通过采用较少包封材料沉积第一区域并且通过采用较多包封材料沉积第二区域来形成空腔。空腔可以是冷却剂接收凹槽。
在各个实施例中，第一区域可以被掩模材料覆盖。在各个实施例中，第二区域可以被暴露。方法可以包括沉积掩模材料的层以覆盖第一区域和第二区域，接着通过光刻工艺以移除覆盖第二区域的掩模材料。掩模材料可以是光刻胶。方法可以进一步包括沉积包封材料。可以沉积包封材料以覆盖第二区域以及覆盖了第一区域的掩模材料。方法可以包括剥离工艺以移除掩模材料以及覆盖了掩模材料的包封材料。在各个实施例中，包封材料可以仅覆盖第二区域。第一区域可以被配置用于形成冷却剂接收凹槽。各个实施例可以包括暴露了芯片焊盘、或芯片载体的一部分、或引线框架的至少一个引线的一部分的冷却剂接收凹槽。方法可以包括采用掩模材料覆盖芯片焊盘、或芯片载体的一部分、或引线框架的至少一个引线的一部分。芯片焊盘、或芯片载体的一部分、或引线框架的至少一个引线的一部分可以在其中沉积了较少或者没有沉积包封材料的第一区域中。
在各个实施例中，可以在采用包封材料包封芯片和芯片载体之前在包封材料中提供冷却剂接收凹槽。冷却剂接收凹槽的形状可以已经处于包封中或者模制预成型中。在采用包封材料包封芯片并部分地包封芯片载体之后（诸如包封或模制预成型），冷却剂接收凹槽可以保留在包封材料上。
图5A是示出了根据各个实施例的布置在芯片载体502之上的芯片504的侧视剖面图的示意图500a。图5B是示出了根据各个实施例的布置在芯片载体502之上的芯片504的俯视图的示意图500b。图5A可以对应于图5B中所示芯片504和芯片载体502的穿过图5B中所示线条510的剖面图。
可以提供一种制造封装的方法。方法可以包括提供芯片载体502以及在芯片载体502之上布置芯片504。芯片载体502可以是引线框架。芯片载体502可以具有第一主表面512a以及与第一主表面512a相对的第二主表面512b。芯片载体可以包括裸片焊盘502a。芯片载体还可以包括至少第一引线502b和第二引线502c。芯片504可以布置在裸片焊盘502a之上。
芯片504可以包括多个芯片焊盘516a、516b、516c。芯片504可以电耦合至裸片焊盘502a。芯片504可以经由第一芯片焊盘516a电耦合至裸片焊盘502a。方法可以包括将芯片504焊接至裸片焊盘502a，以使得芯片504可以经由第一芯片焊盘516a电耦合至裸片焊盘502a。
芯片载体502可以进一步包括突起520a、520b。突起可以从包括裸片焊盘502a、第一引线502b和第二引线502c的平面延伸。突起520a可以从第一引线502b延伸。突起520b可以从第二引线520c延伸。突起520a、520b可以是芯片载体502的一部分（例如引线框架）。备选地，突起520a、520b可以后续地附接至芯片载体502。突起520a、520b可以是导电的。
芯片504可以是或者包括金属氧化物场效应晶体管（MOSFET），诸如功率MOSFET。在各个实施例中，第一芯片焊盘516a可以是或者可以包括漏极电极。第二芯片焊盘516b可以是或者可以包括源极电极。第三芯片焊盘516c可以是或者可以包括栅极电极。
图5C是示出了根据各个实施例的包括耦合至如图5A所示的芯片504和芯片载体502的导电耦合结构的布置的侧视剖面图的示意图500c。图5D是示出了根据各个实施例的包括耦合至如图5B所示的芯片504和芯片载体502的导电耦合结构的布置的俯视图的示意图500d。图5C可以对应于图5D中所示布置的穿过图5D中所示线条510的剖面图。
方法可以包括提供导电耦合结构514以将芯片504与芯片载体502耦合。方法可以包括将导电耦合结构514耦合至芯片载体502。可以通过焊接或任何其它合适的方法将导电耦合结构514耦合至芯片载体502。导电耦合结构514可以耦合至第一引线502b。导电耦合结构514可以经由第一突起520a耦合至第一引线502b。导电耦合结构可以替代地直接耦合至第一引线502b。方法还可以包括将导电耦合结构514耦合至芯片504。可以通过焊接或任何其它合适的方法将导电耦合结构514耦合至芯片504。导电耦合结构514可以耦合至第二芯片焊盘516b。
方法可以包括提供另外的导电耦合结构518以将芯片504与芯片载体502耦合。方法可以包括将另外的导电耦合结构518耦合至芯片载体502。可以通过焊接或任何其它合适的方法将另外的导电耦合结构518耦合至芯片载体502。另外的导电耦合结构518可以耦合至第二引线502c。另外的导电耦合结构518可以经由第二突起520b耦合至第二引线502c。导电耦合结构可以替代地直接耦合至第二引线502c。方法还可以包括将另外的导电耦合结构518耦合至芯片504。可以通过焊接或任何其它合适的方法将另外的导电耦合结构518耦合至芯片504。另外的导电耦合结构518可以耦合至第三芯片焊盘516c。
图5E是示出了根据各个实施例的在包封如图5C所示的布置之后的封装的侧视剖面图的示意图500e。图5F是示出了根据各个实施例的在包封如图5D所示的布置之后的封装的俯视图的示意图500f。图5E可以对应于图5F中所示的封装的穿过图5F中所示的线条510的剖面图。
方法可以进一步提供采用包封材料506包封芯片504和芯片载体502。可以在包封材料506中提供冷却剂接收凹槽508。方法还可以提供封装导电耦合结构514、或另外的导电耦合结构518、或者导电耦合结构514与另外的导电耦合结构518两者。可以在包封期间形成冷却剂接收凹槽508。换言之，可以在一个步骤中执行包封以及形成冷却剂接收凹槽508。备选地，可以在包封之后形成冷却剂接收凹槽508。还可以在使用包封材料506来包封芯片504和芯片载体502之前在包封材料506上预制作冷却剂接收凹槽508。
图5G是示出了根据各个实施例的在接收冷却剂522之后的图5E所示的封装的侧视剖面图的示意图500g。图5H是示出了根据各个实施例的在接收冷却剂522之后的图5F中所示封装的俯视图的示意图500h。图5G可以对应于图5H中所示封装的穿过图5H中所示线条510的剖面图。
在各个实施例中，冷却剂接收凹槽508可以被配置用于接收冷却剂522。方法可以进一步提供在冷却剂接收凹槽508中接收冷却剂522。
方法可以进一步包括在包封材料506上形成流体递送结构。递送结构可以将冷却剂接收凹槽508连接至外部输入装置或外部输出装置。流体递送结构还可以替代地形成封闭回路。
在冷却剂接收凹槽508中接收冷却剂522可以包括电化工艺。冷却剂522可以包括金属，诸如铜和镍。可以在冷却剂接收凹槽508中提供包含金属离子（例如金属阳离子）的溶液。包括金属的电极的第一半单元可以至少部分地浸入溶液中。金属的电极可以沉积在冷却剂接收凹槽508的侧部或底部上。第一半单元和第二半单元可以形成电化单元。第二半单元可以包括后续金属的电极。金属可以具有与后续金属相比更高的负电性。后续金属的电极可以至少部分地浸入包含了后续金属的离子（例如后续金属阳离子）的溶液中。金属的电极的离子可以被还原。冷却剂接收凹槽508中溶液的金属的离子（金属离子）可以被还原为金属。另一方面，后续金属可以被氧化为用于第二半单元的后续金属阳离子。
在冷却剂接收凹槽508中接收冷却剂522可以替代地包括采用焊料膏至少部分地填充冷却剂接收凹槽。冷却剂522可以包括金属、金属合金和/或金属化合物。冷却剂522可以包括SnAg、SnCu、InAg、InCu、Zn和PbSn中的一种或多种。
在冷却剂接收凹槽508中接收冷却剂522可以包括采用导热膏或导热胶膏至少部分地填充冷却剂接收凹槽。导热胶膏可以包括陶瓷基导热胶膏、金属基导热胶膏、碳基导热胶膏或硅基导热胶膏。
各个实施例提供了一种封装。封装可以包括芯片载体；布置在芯片载体之上的芯片；被配置用于将芯片电耦合至芯片载体的导电耦合结构；包封芯片并且部分地包封导电耦合结构和芯片载体的包封材料；在包封材料中布置在导电耦合结构之上的冷却剂接收凹槽；以及被接收在冷却剂接收凹槽中的冷却剂。
尽管已经参照具体实施例具体示出和描述了本发明，本领域技术人员应该理解的是可以不脱离所附权利要求所限定的本发明的精神和范围而做出形式和细节上的各种改变。本发明的范围因此由所附权利要求限定，并且因此意在包括落入权利要求的等价形式的含义和范围内的所有改变。

Claims (27)

1.一种封装，包括：
芯片载体；
芯片，布置在所述芯片载体之上；
包封材料，包封所述芯片并且部分地包封所述芯片载体；
冷却剂接收凹槽，在所述包封材料中被提供在所述芯片之上；
其中，所述冷却剂接收凹槽被配置用于接收冷却剂。
2.根据权利要求1所述的封装，进一步包括：
冷却剂，被接收在所述冷却剂接收凹槽中。
3.根据权利要求2所述的封装，其中，所述冷却剂包括导热胶膏。
4.根据权利要求1所述的封装，其中，所述冷却剂接收凹槽具有在从约0.25mm3至约250mm3的范围内的体积。
5.根据权利要求1所述的封装，其中，所述冷却剂接收凹槽暴露芯片焊盘。
6.根据权利要求1所述的封装，其中，所述冷却剂接收凹槽暴露所述芯片载体的一部分。
7.根据权利要求1所述的封装，其中所述芯片载体包括引线框架，所述引线框架包括裸片焊盘和至少一个引线，其中所述冷却剂接收凹槽暴露所述至少一个引线的一部分。
8.一种封装，包括：
芯片载体；
芯片，布置在所述芯片载体之上；
导电耦合结构，被配置用于将所述芯片电耦合至所述芯片载体；
包封材料，包封所述芯片并且部分地包封所述导电耦合结构和所述芯片载体；
冷却剂接收凹槽，在所述包封材料中布置所述导电耦合结构之上；以及
冷却剂，被接收在所述冷却剂接收凹槽中。
9.根据权利要求8所述的封装，其中，所述冷却剂包括导热胶膏。
10.根据权利要求8所述的封装，其中，所述冷却剂接收凹槽具有在从约0.25mm3至约250mm3的范围内的体积。
11.根据权利要求8所述的封装，其中，所述芯片载体包括引线框架，所述引线框架包括裸片焊盘和至少一个引线，其中所述导电耦合结构被配置用于将所述芯片与所述至少一个引线电耦合。
12.根据权利要求8所述的封装，其中，所述冷却剂接收凹槽暴露芯片焊盘。
13.根据权利要求8所述的封装，其中，所述冷却剂接收凹槽暴露所述芯片载体的一部分。
14.根据权利要求8所述的封装，其中，所述芯片载体包括引线框架，所述引线框架包括裸片焊盘和至少一个引线，其中所述冷却剂接收凹槽暴露所述至少一个引线的一部分。
15.一种制造封装的方法，所述方法包括：
在芯片载体之上布置芯片；并且
采用包封材料包封所述芯片并且部分地包封所述芯片载体；
在所述包封材料中提供冷却剂接收凹槽。
16.根据权利要求15所述的方法，所述方法进一步包括：在所述冷却剂接收凹槽中形成冷却剂。
17.根据权利要求15所述的方法，其中，所述冷却剂包括导热胶膏。
18.根据权利要求15所述的方法，其中，所述冷却剂接收凹槽具有在从约0.25mm3至约250mm3的范围内的体积。
19.根据权利要求15所述的方法，其中，所述冷却剂接收凹槽暴露被配置用于将所述芯片与所述芯片载体电耦合的导电耦合结构。
20.根据权利要求15所述的方法，
其中，所述芯片载体包括引线框架，所述引线框架包括裸片焊盘和至少一个引线；
其中，所述导电耦合结构被配置用于将所述芯片与所述至少一个引线电耦合。
21.根据权利要求15所述的方法，其中，所述冷却剂接收凹槽被形成为暴露芯片焊盘。
22.根据权利要求15所述的方法，其中，所述冷却剂接收凹槽被形成为暴露所述芯片载体的一部分。
23.根据权利要求15所述的方法，
其中，所述芯片载体包括引线框架，所述引线框架包括裸片焊盘和至少一个引线；
其中所述冷却剂接收凹槽被形成为暴露所述至少一个引线的一部分。
24.根据权利要求15所述的方法，进一步包括：
局部地移除所述包封材料的一部分，以在所述包封材料中提供所述冷却剂接收凹槽。
25.根据权利要求15所述的方法，进一步包括：
冲压所述包封材料的一部分，以在所述包封材料中提供所述冷却剂接收凹槽。
26.根据权利要求15所述的方法，进一步包括：
其中在采用所述包封材料包封所述芯片和所述芯片载体期间，在所述包封材料中提供所述冷却剂接收凹槽。
27.根据权利要求15所述的方法，进一步包括：
其中采用所述包封材料包封所述芯片和所述芯片载体包括：利用薄膜辅助模制工艺采用所述包封材料来包封所述芯片和所述芯片载体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686668A (zh) * 2018-11-22 2019-04-26 珠海越亚半导体股份有限公司 一种埋芯流程前置的集成电路封装方法及封装结构
CN110190034A (zh) * 2018-02-22 2019-08-30 英飞凌科技股份有限公司 包括具有经由开口安装的芯片和部件的载体的封装

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373561B1 (en) 2014-12-18 2016-06-21 International Business Machines Corporation Integrated circuit barrierless microfluidic channel
US10700037B2 (en) * 2017-11-13 2020-06-30 Infineon Technologies Ag Reinforcement for electrical connectors
EP3633715A1 (en) * 2018-10-02 2020-04-08 Infineon Technologies Austria AG Multi-clip structure for die bonding
US11515244B2 (en) 2019-02-21 2022-11-29 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
US10964628B2 (en) 2019-02-21 2021-03-30 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
US11004777B2 (en) * 2019-06-28 2021-05-11 Semiconductor Components Industries, Llc Semiconductor device assemblies
EP4290571A1 (en) * 2022-06-10 2023-12-13 Nexperia B.V. Electronic package with heatsink and manufacturing method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026138A (zh) * 2006-02-24 2007-08-29 日月光半导体制造股份有限公司 散热器与封装结构
US20110024892A1 (en) * 2009-07-30 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced heat spreader for flip chip packaging
CN102522376A (zh) * 2010-12-16 2012-06-27 成都芯源系统有限公司 微电子封装及其散热方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631636A (en) * 1984-03-26 1986-12-23 Harris Corporation High density packaging technique for electronic systems
TW278225B (zh) 1994-10-31 1996-06-11 At & T Corp
US6785137B2 (en) 2002-07-26 2004-08-31 Stmicroelectronics, Inc. Method and system for removing heat from an active area of an integrated circuit device
JP2004335493A (ja) 2003-03-13 2004-11-25 Denso Corp 半導体装置の実装構造
US6771500B1 (en) 2003-03-27 2004-08-03 Stmicroelectronics, Inc. System and method for direct convective cooling of an exposed integrated circuit die surface
JP4292913B2 (ja) 2003-08-06 2009-07-08 株式会社デンソー 半導体冷却ユニット
EP1524690B1 (en) * 2003-10-13 2009-03-11 Infineon Technologies AG Semiconductor package with heat spreader
DE102004030042B4 (de) 2004-06-22 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes
US7786558B2 (en) 2005-10-20 2010-08-31 Infineon Technologies Ag Semiconductor component and methods to produce a semiconductor component
DE102005057401B4 (de) 2005-11-30 2009-10-08 Infineon Technologies Ag Halbleiterbauteil und Verfahren zu dessen Herstellung
US7332823B2 (en) 2005-12-15 2008-02-19 Intel Corporation Providing a metal layer in a semiconductor package
TWI291752B (en) * 2006-02-27 2007-12-21 Siliconware Precision Industries Co Ltd Semiconductor package with heat dissipating device and fabrication method thereof
US7541681B2 (en) 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
US7757392B2 (en) 2006-05-17 2010-07-20 Infineon Technologies Ag Method of producing an electronic component
JP4589269B2 (ja) 2006-06-16 2010-12-01 ソニー株式会社 半導体装置およびその製造方法
US20080054449A1 (en) 2006-08-31 2008-03-06 Infineon Technologies Ag Semiconductor component with cooling apparatus
KR100955196B1 (ko) * 2008-07-17 2010-04-29 성균관대학교산학협력단 증발잠열을 이용한 엘이디 조명등의 냉각시스템
US8354740B2 (en) 2008-12-01 2013-01-15 Alpha & Omega Semiconductor, Inc. Top-side cooled semiconductor package with stacked interconnection plates and method
US9287191B2 (en) * 2011-10-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US8941248B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026138A (zh) * 2006-02-24 2007-08-29 日月光半导体制造股份有限公司 散热器与封装结构
US20110024892A1 (en) * 2009-07-30 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced heat spreader for flip chip packaging
CN102522376A (zh) * 2010-12-16 2012-06-27 成都芯源系统有限公司 微电子封装及其散热方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190034A (zh) * 2018-02-22 2019-08-30 英飞凌科技股份有限公司 包括具有经由开口安装的芯片和部件的载体的封装
CN110190034B (zh) * 2018-02-22 2024-04-30 英飞凌科技股份有限公司 包括具有经由开口安装的芯片和部件的载体的封装
CN109686668A (zh) * 2018-11-22 2019-04-26 珠海越亚半导体股份有限公司 一种埋芯流程前置的集成电路封装方法及封装结构

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