CN104078468A - 薄膜晶体管阵列面板 - Google Patents

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Abstract

本发明提供一种薄膜晶体管阵列面板，该薄膜晶体管阵列面板包括：栅电极，设置在衬底上；绝缘层，设置在栅电极上；氧化物半导体，设置在栅极绝缘层上；源电极，与氧化物半导体的一部分重叠；漏电极，与氧化物半导体的另一部分重叠；以及缓冲层，设置在氧化物半导体与源电极之间以及氧化物半导体与漏电极之间。缓冲层包括锡（Sn）作为掺杂材料。掺杂材料的重量百分比大于约0%并且小于或等于约20%。

Description

薄膜晶体管阵列面板
技术领域
示例性实施方式涉及显示技术，更具体地，涉及一种薄膜晶体管阵列面板及其制造方法。
背景技术
传统液晶显示器一般包括两个具有电极的显示面板以及设置在这两个显示面板之间的液晶层。通过这种方式，电压可以被施加到电极来重新排列液晶层的液晶分子，以控制透射穿过液晶层的光的量，从而促进图像的显示。
薄膜晶体管（TFT）阵列面板一般被用作液晶显示器中采用的两个显示面板中的一个。为此，TFT阵列面板可以被用作电路板来独立地驱动液晶显示器中的每个像素。应该理解，TFT阵列面板可以与各种平板显示器诸如液晶显示器（LCD）、有机发光二极管（OLED）显示器、等离子体显示器（PD）、电致发光（EL）显示器、电泳显示器（EPD）、电润湿显示器（EWD）等相关地使用。
一般的TFT阵列面板通常具有传输扫描信号的扫描信号线（或栅线）和传输图像信号的图像信号线（或数据线）。为此，传统TFT阵列面板通常包括连接到栅线和数据线的薄膜晶体管、连接到薄膜晶体管的像素电极、覆盖栅线并将栅线绝缘的栅极绝缘层、以及覆盖薄膜晶体管和数据线并将薄膜晶体管和数据线绝缘的层间绝缘层。
当与平板显示器相关地使用时，TFT阵列面板可以包括多个TFT，该多个TFT可以包括各种不同类型的半导体材料。例如，当氧化物半导体被用作TFT中所包括的半导体材料时，包括源电极和漏电极的金属层的金属成分会散布到氧化物半导体层。这样，由氧化物半导体层形成的沟道层会退化。为了防止沟道层的退化，包括氧化物的缓冲层可以形成在包括源电极和漏电极的金属层下面。然而，在包括源电极和漏电极的金属层以及设置在其下面的缓冲层形成时，相对于蚀刻溶液和各种上述成分会产生蚀刻速率的差异。当缓冲层的蚀刻速率高时，源电极和漏电极下面的缓冲层会被过蚀刻。当缓冲层被过蚀刻时，源电极和漏电极会被电浮置。因而，薄膜晶体管会退化。
在本背景技术部分中公开的以上信息仅用于增强对本发明的背景技术的理解，因此它可以包含不构成在该国中对于本领域普通技术人员已经知晓的现有技术的信息。
发明内容
示例性实施方式提供一种薄膜晶体管阵列面板及其制造方法，以通过减小源电极和漏电极与设置在其下面的缓冲层之间的蚀刻速率的差异来防止（或以其他方式减少）薄膜晶体管退化的可能性。为此，示例性实施方式还有助于在氧化物半导体被用作薄膜晶体管的部分时防止包括源电极和漏电极的金属层散布（或以其他方式迁移）到沟道层。
根据示例性实施方式，一种薄膜晶体管阵列面板包括：栅电极，设置在衬底上；氧化物半导体，设置在衬底上并与栅电极重叠；绝缘层，设置在栅电极与氧化物半导体之间；源电极，与氧化物半导体的一部分重叠；漏电极，与氧化物半导体的另一部分重叠；以及缓冲层，设置在氧化物半导体与源电极之间以及氧化物半导体与漏电极之间。缓冲层包括锡作为掺杂材料。掺杂材料的重量百分比大于约0%且小于或等于约20%。
根据示例性实施方式，一种制造薄膜晶体管阵列面板的方法包括：在衬底上形成栅电极；在栅电极上形成绝缘层；在绝缘层上形成氧化物半导体、缓冲层、源电极和漏电极。形成氧化物半导体、缓冲层、源电极和漏电极包括：在绝缘层上沉积氧化物半导体层，在氧化物半导体层上沉积阻挡膜，在阻挡膜上沉积金属层，在金属层上形成包括不同厚度的第一光敏膜图案，利用第一光敏膜图案作为第一掩模使用第一蚀刻溶液来蚀刻金属层、阻挡膜和半导体层，从第一光敏膜图案形成第二光敏膜图案，以及利用第二光敏膜图案作为第二掩模使用第二蚀刻溶液来蚀刻被蚀刻的金属层和被蚀刻的阻挡膜以形成源电极、漏电极和缓冲层并且暴露氧化物半导体的沟道区。缓冲层包括锡作为掺杂材料。掺杂材料的重量百分比大于约0%且小于或等于约20%。
根据示例性实施方式，一种氧化物半导体可以被用于薄膜晶体管中，从而可以防止（或以其他方式减少）包括源电极和漏电极的金属层散布到沟道层。为此，通过减少源电极和漏电极与设置在其下面的缓冲层之间的蚀刻速率的差异，可以防止（或以其他方式减少）源电极和漏电极被浮置。通过这种方式，示例性实施方式有助于防止（或以其他方式减少）薄膜晶体管退化。
附图说明
附图示出了本发明的示例性实施方式并与文字描述一起用于说明本发明的原理，附图被包括以提供对本发明的进一步理解并被并入本说明书中而构成本说明书的一部分。
图1为根据示例性实施方式的薄膜晶体管阵列面板的像素的布局图。
图2为根据示例性实施方式的图1的薄膜晶体管阵列面板沿剖面线II-II截取的截面图。
图3、图5和图8为根据示例性实施方式的处于各个制造阶段的薄膜晶体管阵列面板的布局图。
图4为根据示例性实施方式的图3的薄膜晶体管阵列面板沿剖面线IV-IV截取的截面图。
图6为根据示例性实施方式的图5的薄膜晶体管阵列面板沿剖面线VI-VI截取的截面图。
图7A至图7F为根据示例性实施方式的处于各个制造阶段的薄膜晶体管阵列面板的截面图。
图9为根据示例性实施方式的图8的薄膜晶体管阵列面板沿剖面线IX-IX截取的截面图。
图10为根据示例性实施方式的薄膜晶体管阵列面板的像素的布局图。
图11为根据示例性实施方式的图10的薄膜晶体管阵列面板沿剖面线XI-XI截取的截面图。
图12为根据示例性实施方式的蚀刻深度随薄膜晶体管阵列面板的缓冲层中的锡氧化物的比率变化的曲线图。
图13为根据示例性实施方式的蚀刻速率随薄膜晶体管阵列面板的缓冲层中的锡氧化物的比率变化的曲线图。
图14为根据示例性实施方式的比较蚀刻速率的曲线图。
具体实施方式
在以下的描述中，为了说明的目的，阐述了许多具体的细节以提供对各个示例性实施方式的全面理解。然而，显然的，各个示例性实施方式可以在不具有这些具体细节或者具有一个或多个等同布置的情况下实施。在其它情形下，已知的结构和器件以框图的形式示出，以避免使各个示例性实施方式不必要地模糊。
在附图中，为了清晰和描述的目的，层、膜、面板、区域等的尺寸和相对尺寸可以被夸大。此外，相同的附图标记表示相同的元件。
当一个元件或层被称为“在”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在居间元件或层。然而，当一个元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在居间元件或层。为了本公开的目的，“X、Y和Z中的至少一个”以及“从X、Y和Z构成的组选择的至少一个”可以解释为只有X、只有Y、只有Z、或X、Y和Z中的两个或更多个的任意组合，诸如，例如XYZ、XYY、YZ和ZZ。相同的附图标记始终指代相同的元件。如这里所用的，术语“和/或”包括所列相关项目的一个或多个的任意和所有组合。
虽然术语第一、第二等可以在这里被用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语用于将一个元件、部件、区域、层或部分与另一区域、层或部分区别开。因此，下面讨论的第一元件、部件、区域、层和/或部分可以被称为第二元件、部件、区域、层和/或部分，而没有背离本公开的教导。
为了描述的目的，这里可以使用诸如“在…之下”、“在...下面”、“下部”、“在…之上”、“上部”等空间关系术语，由此来描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关系。空间关系术语是用来概括除附图所示取向之外装置在使用或操作中的不同取向。例如，如果附图中的装置被翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征“之上”。因此，示例性术语“在...下面”能够涵盖之上和之下两种取向。此外，装置可以采取其他取向（旋转90度或其他取向），这里所使用的空间关系描述将做相应解释。
这里使用的术语仅是为了描述特定实施方式的目的，并非要进行限制。如这里使用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。此外，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或增加。
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本公开所属领域内的普通技术人员所通常理解的同样的含义。诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
虽然关于液晶显示装置描述了示例性实施方式，但是将理解，示例性实施方式可以关于其它或等同的显示装置诸如各种自发射和/或非自发射显示技术来使用。例如，自发射显示装置可以包括有机发光显示器（OLED）、等离子体显示面板（PDP）等，而非自发射显示装置可以包括电泳显示器（EPD）、电润湿显示器（EWD）等。
图1为根据示例性实施方式的薄膜晶体管阵列面板的像素的布局图。图2为图1的薄膜晶体管阵列面板沿剖面线II-II截取的截面图。
参照图1和图2，栅线121形成在由任何适合的材料诸如例如透明玻璃、塑料等制成的绝缘衬底110上。栅线121传输栅信号并基本上在第一（例如，水平）方向上延伸。栅线121包括从栅线121突出的多个栅电极124和栅极焊盘部分（未示出），该栅极焊盘部分具有用于与另一层或驱动电路诸如外部驱动电路连接的延伸区。
栅极绝缘层140形成在栅线121上，栅极绝缘层140可以由任何适合的绝缘体诸如例如硅氮化物（SiNx）、硅氧化物（SiOx）等形成。半导体154形成在栅极绝缘层140上。
根据示例性实施方式，半导体154可以是氧化物半导体。通过这种方式，半导体层154可以包括任何适合的基于氧化物的材料，诸如例如基于锌（Zn）、镓（Ga）、锡（Sn）和/或铟（In）的氧化物。例如，半导体层154可以包括锌氧化物（ZnO）、铟镓锌氧化物（InGaZnO4）、铟锌氧化物（Zn-In-Oxide）、锌锡氧化物（Zn-Sn-Oxide）等。通过这种方式，包括氧化物材料的半导体154可以由任何适合的工艺形成，诸如例如基于溶液的工艺（例如，喷墨（inkjet）工艺）等。作为其他示例，半导体154可以是氧化物半导体，诸如镓铟锌氧化物（GIZO）半导体、锌锡氧化物（ZTO或ZnSnO）半导体、铟锌氧化物（IZO或InZnO）半导体、铟锌锡氧化物（IZTO或InZnSnO）等。
虽然没有示出，但是根据示例性实施方式的薄膜晶体管阵列面板，如果半导体154是包括铟（In）的镓铟锌氧化物（GIZO）半导体，半导体154可以是多层（例如，双层）结构，该多层结构包括具有比较高的铟（In）含量的镓铟锌氧化物（GIZO）的下层和具有比较低的铟（In）含量的镓铟锌氧化物（GIZO）的上层。这样，具有比较低的铟（In）含量的GIZO层可以设置为上层，从而减少铟（In）表面突起的产生，该表面突起可能在一个或多个制造工艺期间出现。
此外，虽然没有示出，但是根据示例性实施方式的薄膜晶体管阵列面板可以包括经受氟化或者任何其他适合的化学引入工艺的上表面。通过这种方式，半导体154的上表面可以经受氟化，从而减少铟（In）表面突起的产生，该表面突起可能在一个或多个制造工艺期间出现。
缓冲层163和165形成在半导体154上。在示例性实施方式中，缓冲层163和165可以由任何适合的材料形成，诸如例如用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO）。通过这种方式，缓冲层163和165中的锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%且等于或小于约20%。
根据示例性实施方式，数据线171、源电极173和漏电极175形成在缓冲层163和165上。在平面图中，缓冲层163和165的边缘可以与数据线171、源电极173和漏电极175的边缘基本上相同。通过这种方式，相比于数据线171、源电极173和漏电极175的边缘，在缓冲层163和165的边缘处不会发生底切。
数据线171传输数据信号并基本上在第二（例如，垂直）方向上延伸以与栅线121交叉。数据线171包括朝向栅电极124延伸的源电极173和数据焊盘部分（未示出），该数据焊盘部分具有用于与另一层、驱动电路（例如，外部驱动电路）等连接的区域。漏电极175可以与数据线171分离（或以其他方式间隔开），从而关于栅电极124面对源电极173。在示例性实施方式中，数据线171、源电极173和漏电极175可以由任何适合的材料形成，诸如低阻金属，例如铜（Cu）等。
根据示例性实施方式，缓冲层163和165可以改善半导体154（其可以由基于氧化物的材料制成）与数据线171、源电极173和漏电极175之间的接触特性，并且还配置为防止（或以其他方式减少）来自数据线171、源电极173和/或漏电极175的金属成分散布（或以其他方式迁移）到半导体154。
根据示例性实施方式，缓冲层163和165可以包括用锡（Sn）或锡氧化物（SnOX；X=1到2）掺杂的镓锌氧化物（GZO），并且缓冲层163和165中的锡（Sn）或锡氧化物（SnOX；X=1到2）的重量百分比可以大于约0%且等于或小于约20%。通过这种方式，可以防止（或以其他方式减少）缓冲层163和165的过蚀刻。此外，示例性实施方式能够防止数据线171、源电极173和/或漏电极175由于缓冲层163和165的过蚀刻而被浮置。
虽然没有示出，但是数据线171、源电极173和/或漏电极175可以包括包含铜（Cu）的下层以及包含铜（Cu）和锰（Mn）的上层。然而，数据线171、源电极173和/或漏电极175可以由任何适合的材料制成（或以其他方式包括任何适合的材料），诸如各种其他“低”电阻率的任何适合金属。
如图1和图2中可见，一个栅电极124、一个源电极173和一个漏电极175与一个半导体154一起形成一个薄膜晶体管（TFT）。通过这种方式，薄膜晶体管的沟道形成在源电极173与漏电极175之间的半导体154中。
根据示例性实施方式，钝化层180可以形成在数据线171和漏电极175上。钝化层180可以由任何适合的绝缘材料制成，诸如例如无机绝缘体（例如，硅氮化物、硅氧化物等）、有机绝缘体、和/或低介电绝缘体。暴露漏电极175的接触孔（或通孔）185形成在钝化层180中。
在示例性实施方式中，像素电极191形成在钝化层180上。像素电极191通过接触孔185物理地和电性地连接到漏电极175。通过这种方式，像素电极可以被提供有来自例如漏电极175的数据电压。施加有数据电压的像素电极191与例如施加有公共电压的公共电极（未示出）一起产生电场。通过这种方式，该电场可以用于控制（或以其他方式支配）设置在例如像素电极191与公共电极之间的液晶层（未示出）中的液晶分子的方向。像素电极191和公共电极构成电容器（在下文，称为“液晶电容器”），该电容器在薄膜晶体管被“关断”之后保持所施加的电压。
虽然没有示出，但是像素电极191可以与存储电极线重叠以形成存储电容器。通过这种方式，可以增强（或以其他方式增加）液晶电容器的电压保持能力。
根据示例性实施方式，像素电极191可以由任何适合的导电材料制成，诸如例如透明导体，例如铝锌氧化物（AZO）、镓锌氧化物（GZO）、铟锡氧化物（ITO）、铟锌氧化物（IZO）等。还将理解，可以采用一种或多种导电聚合物（ICP），诸如例如聚苯胺、聚(3,4-亚乙二氧基噻吩)-聚(苯乙烯磺酸)（PEDOT:PSS）等。
现在将结合图1至图9来描述用于制造图1和图2的薄膜晶体管阵列面板的示例性方法。
图3、图5和图8为根据示例性实施方式的处于各个制造阶段的薄膜晶体管阵列面板的布局图。图4为图3的薄膜晶体管阵列面板沿剖面线IV-IV截取的截面图。图6为图5的薄膜晶体管阵列面板沿剖面线VI-VI截取的截面图。图7A至图7F为根据示例性实施方式的处于各个制造阶段的薄膜晶体管阵列面板的截面图。图9为图8的薄膜晶体管阵列面板沿剖面线IX-IX截取的截面图。
如图3和图4所示，金属层沉积在绝缘衬底110（其可以由透明玻璃、塑料等制成）上并被图案化，以形成具有栅电极124的栅线121。
如图5和图6所示，形成栅极绝缘层140、半导体层154、缓冲层163和165、数据线171、源电极173和漏电极175。结合图7A至图7F更详细地描述这些部件的形成。
如图7A至图7C所示，栅极绝缘层140、半导体膜150、阻挡膜160和金属膜170被顺序地沉积在栅电极124和绝缘衬底110上。为此，栅极绝缘层140可以包括硅氮化物（SiNx）、硅氧化物（SiOx）等，而半导体膜150可以包括基于氧化物的材料，诸如例如镓铟锌氧化物（GIZO）、锌锡氧化物（ZTO）、铟锌氧化物（IZO）、铟锌锡氧化物（IZTO）等。阻挡膜160可以包括用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO），并且阻挡膜160中的锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%且等于或小于约20%。金属膜170可以包括多层结构，诸如例如包括包含铜（Cu）的下层以及包含铜（Cu）和锰（Mn）的上层。然而，将理解，金属膜170可以包括具有任何适合的相对低的电阻率的任何适合的金属。
根据示例性实施方式，半导体膜150包括基于氧化物的材料，并可以由任何适合的工艺诸如真空蒸发来沉积。另外地或可选地，半导体膜150可以包括可被施加和堆叠的基于溶液类型氧化物的材料。
虽然没有示出，半导体膜150可以是多层结构（例如，双层结构），该多层结构包括由例如具有比较高的铟（In）含量的镓铟锌氧化物（GIZO）制成的下层和由例如具有比较低的铟（In）含量的镓铟锌氧化物（GIZO）制成的上层。此外，虽然没有示出，但是半导体膜150可以被沉积，之后半导体膜150的上表面可以经受例如氟化。
如图7D所示，光敏膜被沉积在金属膜170上并被曝光和显影以形成具有不同厚度的第一光敏膜图案400a。通过这种方式，第一光敏膜图案400a在对应于布线部（或部分）的部分中具有第一厚度T1并在对应于沟道部（或部分）的部分中具有第二厚度T2。第一厚度T1大于第二厚度T2，对应于除了布线部和沟道部之外的剩余部分的光敏膜被去除。通过这种方式，设置在对应于布线部的部分处的第一光敏膜图案400a的第一厚度T1与设置在对应于沟道部的部分处的第一光敏膜图案400a的第二厚度T2之间的比率可以根据与蚀刻工艺相关的工艺条件而改变，这在后面的段落中更详细地描述。将理解，设置在对应于沟道部的部分处的第一光敏膜图案400a的第二厚度T2可以为设置在对应于布线部的部分处的第一光敏膜图案400a的第一厚度T1的1/2或更小。
根据示例性实施方式，可以采用使第一光敏膜图案400a的厚度根据位置而不同的任何合适的方法。例如，可以采用曝光掩模（未示出）来显影第一光敏膜图案400a，其中曝光掩模包括半透明区、透明区和光阻挡区。通过这种方式，可以采用不同的区域来控制第一光敏膜图案400a的显影程度，从而第一光敏膜图案400a在各个上述区域/部分中具有不同厚度。在示例性实施方式中，狭缝图案、网格图案或具有中间透射率或者具有中间厚度的薄膜可以被提供在曝光掩模的半透明区中以控制光敏膜的显影程度。当使用狭缝图案时，狭缝的宽度或狭缝之间的间隔可以小于在相关光刻工艺中使用的曝光装置的分辨率。作为另一示例，可以采用能够进行回流的光敏膜来获得不同的厚度。也就是，可以制造初始光敏膜图案（未示出），其中利用仅包括透明区和阻挡区的一般曝光掩模能够进行回流。通过这种方式，初始光敏膜图案可以被回流，以允许光敏膜的至少一些流动到其中光敏膜没有留下的区域，从而形成较薄部分，并由此形成第一光敏膜图案400a。换句话说，光敏膜流动以制造上述较薄部分的部分可以对应于第一光敏膜图案400a的具有第二厚度T2的部分。如上所述，将理解，可以采用任何适合的制造工艺来产生不同厚度（例如，第一厚度T1和第二厚度T2）的第一光敏膜图案400a。
如图7E所示，金属膜170、阻挡膜160和半导体膜150的暴露部分利用第一光敏膜图案400a作为掩模来蚀刻，以形成第一金属图案174、阻挡图案167和半导体层154。通过这种方式，可以使用第一蚀刻溶液，并且第一蚀刻溶液可以同时蚀刻穿过包括例如铜或铜和锰的金属膜170、包括例如用锡（Zn）或锡氧化物（SnOX，其中X=1至2）的镓锌氧化物（GZO）的阻挡膜160以及氧化物半导体膜150诸如铟镓锌氧化物（IGZO）半导体膜150。第一蚀刻溶液可以包括任何适合的蚀刻溶液，诸如例如氢氟酸和氟化铵（NH4F）等。
当阻挡膜160中的锡（Sn）的成分的比率相对高（例如，为约70%或更高）时，阻挡膜160不能被第一蚀刻溶液蚀刻。然而，应注意，在根据示例性实施方式的薄膜晶体管阵列面板中，由于阻挡膜160中的锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%且等于或小于约20%，所以阻挡膜160可以被第一蚀刻溶液蚀刻。
参照图7F，设置在对应于沟道部的部分处的第一光敏膜图案400a经由回蚀刻工艺去除。通过这种方式，第一光敏膜图案400a的在其它部分（即，布线部）处的部分也被去除，从而形成第二光敏膜图案400b，其中第一光敏膜图案400a的宽度被减小以形成第二光敏膜图案400b。
在示例性实施方式中，第一金属图案174和阻挡图案167利用第二光敏膜图案400b作为掩模来蚀刻，以制造缓冲层163和165、源电极173以及漏电极175，如图2可见。通过这种方式，使用第二蚀刻溶液，并且第二蚀刻溶液可以同时蚀刻包括例如铜或铜和锰的第一金属图案174的暴露部分以及下面的包括例如用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO）的阻挡图案167。第二蚀刻溶液可以包括任何适合的蚀刻溶液，诸如例如5-氨基四氮唑等。
应注意，当第二蚀刻溶液包括5-氨基四氮唑并且包括铜（Cu）或铜（Cu）和锰（Mn）的金属以及包括镓锌氧化物（GZO）的氧化物被蚀刻时，这些材料会以不同的速率被蚀刻。也就是，蚀刻包括铜（Cu）或铜（Cu）和锰（Mn）的金属的速率可能相对慢于蚀刻包括镓锌氧化物（GZO）的氧化物的速率。通过这种方式，包括镓锌氧化物（GZO）的阻挡图案167会被过蚀刻。当阻挡图案167被过蚀刻时，设置在其上的第一金属图案174会被浮置，结果数据线171、源电极173和漏电极175会被浮置。
然而，根据示例性实施方式，缓冲层163和165由例如用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO）制成。锡（Sn）可以不被硝酸（HNO3）蚀刻。通过这种方式，当用包括5-氨基四氮唑的第二蚀刻溶液来蚀刻时，可以降低蚀刻阻挡图案167的速率。这样，由于防止（或以其他方式减少）阻挡图案167被过蚀刻，所以可以防止（或以其他方式减少）形成在阻挡图案167上的数据线171、源电极173和漏电极175被浮置。也就是，根据示例性实施方式，阻挡膜160（缓冲层163和165由阻挡膜160形成）包括用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO），并且阻挡膜160中的锡（Sn）或锡氧化物（SnOX，其中x=1至2）的重量百分比大于约0%且等于或小于约20%。这使得金属层170（源电极173和漏电极175由金属层170形成）、阻挡膜160以及包括基于氧化物的材料的半导体层150能够利用第一蚀刻溶液来蚀刻，以及在金属图案174和阻挡图案167利用第二蚀刻溶液蚀刻时以防止（或以其他方式减少）阻挡图案167的过蚀刻的可能性的方式来蚀刻。
在形成缓冲层163和165、源电极173和漏电极175之后，第二光敏膜图案400b被去除。
谈到图8和图9，钝化层180沉积在数据线171以及包括栅电极124、源电极173和漏电极175的薄膜晶体管上。为此，暴露漏电极175的接触孔185形成在钝化层180中。
如图1和图2所示，金属层被沉积并经受光刻（或者任何其它适合的图案化工艺），以形成经由接触孔185连接到漏电极175的像素电极191。
根据示例性实施方式，阻挡膜160（缓冲层163和165由阻挡膜160形成）包括用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO），并且锡（Sn）或锡氧化物（SnOX，其中x=1至2）的重量百分比大于约0%并且等于或小于约20%。通过这种方式，当金属层170（源电极173和漏电极175由金属层170形成）、阻挡膜160以及包括基于氧化物的材料的半导体层150利用第一蚀刻溶液蚀刻并且然后金属图案174和阻挡图案167利用第二蚀刻溶液蚀刻时，防止（或以其他方式减少）阻挡图案被过蚀刻。
根据示例性实施方式，虽然栅电极124被示出为设置在半导体154下面，但是将理解，栅电极124可以设置在半导体154上并将半导体设置在栅电极124与绝缘衬底110之间。
图10为根据示例性实施方式的薄膜晶体管阵列面板的像素的布局图。图11为图10的薄膜晶体管阵列面板沿剖面线XI-XI截取的截面图。
参照图10和图11，薄膜晶体管阵列面板基本上类似于结合图1和图2描述的薄膜晶体管阵列面板。因此，为了避免使这里描述的示例性实施方式变得模糊，将省略重复的描述。
参照图10和图11，包括栅电极124的栅线121形成在绝缘衬底110上，栅极绝缘层140设置在栅电极124上。
根据示例性实施方式，半导体154设置在栅极绝缘层140上。半导体154可以是氧化物半导体。为此，半导体层150可以包括基于氧化物的材料，诸如基于锌（Zn）、镓（Ga）、锡（Sn）和/或铟（In）的氧化物。例如，半导体154可以包括锌氧化物（ZnO）、铟镓锌氧化物（InGaZnO4）、铟锌氧化物（Zn-In-Oxide）、锌锡氧化物（Zn-Sn-Oxide）等。通过这种方式，包括基于氧化物的材料的半导体154可以由任何适合的工艺形成，诸如例如基于溶液的工艺，例如喷墨工艺等。作为其他示例，半导体154可以是氧化物半导体，诸如镓铟锌氧化物（GIZO）半导体、锌锡氧化物（ZTO或ZnSnO）半导体、铟锌氧化物（IZO或InZnO）半导体、铟锌锡氧化物（IZTO或InZnSnO）等。
根据示例性实施方式，第一缓冲层163a和165a形成在半导体154上。第一缓冲层163a和165a可以包括例如用锡（Sn）或锡氧化物（SnOx，其中X=1至2）掺杂的镓锌氧化物（GZO）。通过这种方式，第一缓冲层163a和165a中的锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%并且等于或小于约20%。为此，数据线171、源电极173和漏电极175形成在第一缓冲层163a和165a上。
在示例性实施方式中，第一缓冲层163a和165a可以改善半导体154（其可以由基于氧化物的材料制成）与数据线171、源电极173和漏电极175之间的接触特性，并且还配置为防止（或以其他方式减少）来自数据线171、源电极173和/或漏电极175的金属成分散布（或以其他方式迁移）到半导体154。
如图11可见，薄膜晶体管阵列面板还包括设置在数据线171、源电极173和漏电极175上的第二缓冲层163b和165b，不同于图2所示的薄膜晶体管阵列面板。在平面图中，第一缓冲层163a和165a以及第二缓冲层163b和165b的边缘可以与数据线171、源电极173和漏电极175的边缘基本上相同。通过这种方式，相比于数据线171、源电极173和漏电极175的边缘，在第一缓冲层163a和165a以及第二缓冲层163b和165b的边缘处不会发生底切。第二缓冲层163b和165b可以保护数据线171、源电极173和漏电极175。
应注意，图10和图11的薄膜晶体管阵列面板可以以与图1和图2的薄膜晶体管阵列面板基本上类似的方式制造。这样，图3至图9以及相关描述可应用于图10和图11的薄膜晶体管阵列面板的制造。然而，应注意，关于图7C，第二阻挡层（未示出）将沉积在金属膜170上。此第二阻挡层将随后与利用第一和第二蚀刻溶液的上述蚀刻工艺相关地被蚀刻。
图12为根据示例性实施方式的蚀刻深度随薄膜晶体管阵列面板的缓冲层中的锡氧化物的比率变化的曲线图。图13为根据示例性实施方式的蚀刻速率随薄膜晶体管阵列面板的缓冲层中的锡氧化物的比率变化的曲线图。
在图12的各个实验示例中，当以不同水平的锡氧化物（SnO2）掺杂的镓锌氧化物（GZO）利用包括氢氟酸和氟化铵（NH4F）的第一蚀刻溶液蚀刻时，所得的蚀刻深度在图12中示出。如图12所示，随着锡氧化物（SnO2）的比率增加，蚀刻深度以增加的速率减小。此外，当铜（Cu）、以不同比率的锡氧化物（SnO2）掺杂的镓锌氧化物（GZO）以及铟锌锡氧化物（IZTO）利用第一蚀刻溶液蚀刻时，所得的蚀刻速率在图13中示出。如图13中可见的，随着锡氧化物（SnO2）的比率增加，蚀刻速率以增加的速率减小。
参照图12和图13，随着用锡氧化物（SnO2）掺杂的镓锌氧化物（GZO）中的锡氧化物（SnO2）的比率增加，用锡氧化物（SnO2）掺杂的镓锌氧化物（GZO）中的锡氧化物（SnO2）的蚀刻量和蚀刻速率以增加的速率减小。根据示例性实施方式，缓冲层163和165包括用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO），并且锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%并且等于或小于约20%。通过这种方式，形成缓冲层163和165的用锡（Sn）或锡氧化物（SnOX，其中X=1至2）掺杂的镓锌氧化物（GZO）可以利用第一蚀刻溶液和第二蚀刻溶液蚀刻而不会底切或过蚀刻缓冲层163和165。
图14为根据示例性实施方式的比较蚀刻速率的曲线图。
在图14的实验示例中，半导体154包括铟锌锡氧化物（IZTO），并且改变锡（Sn）的浓度以影响锌（Zn）与锡（Sn）的比率以及铟（In）的重量百分比。通过这种方式，不同的蚀刻速率对应于利用包括5-氨基四氮唑的第二蚀刻溶液的蚀刻工艺。如图14可见，当氧化物半导体利用第二蚀刻溶液蚀刻时，随着锡（Sn）的量增加，蚀刻速率减小，而随着锡（Sn）的量减少，蚀刻速率迅速增大。换句话说，随着锡（Sn）的量减少，蚀刻速率指数地增加。
另一个实验被进行，其中用锡（Sn）掺杂的镓锌氧化物（GZO）利用第一蚀刻溶液和第二蚀刻溶液来蚀刻。通过这种方式，关于掺杂的锡（Sn）的不同的量（例如，重量百分比）来测量蚀刻速率。结果在以下所示的表1中提供。
表1
参照表1，当掺杂的锡（Sn）的量具有约70%或更小的值时，第一蚀刻溶液的蚀刻速度没有显著变化。结果，当利用第一蚀刻溶液来蚀刻掺杂有锡（Sn）的镓锌氧化物（GZO）时，蚀刻被良好地实现。
当镓锌氧化物（GZO）然后利用第二蚀刻溶液蚀刻时，在GZO没有用锡（Sn）掺杂时，镓锌氧化物（GZO）的蚀刻速度相对非常高。当锡（Sn）的重量百分比为大于20%时，镓锌氧化物没有被第二蚀刻溶液蚀刻。根据示例性实施方式，缓冲层中的锡（Sn）的重量百分比大于约0%并且等于或小于约20%，这样，镓锌氧化物可以被第二蚀刻溶液蚀刻。
根据示例性实施方式，缓冲层163和165包括掺杂有锡（Sn）或锡氧化物（SnOX，其中X=1至2）的镓锌氧化物（GZO），并且锡（Sn）或锡氧化物（SnOX，其中X=1至2）的重量百分比可以大于约0%并且等于或小于约20%。通过这种方式，缓冲层163和165可以通过第一蚀刻溶液和第二蚀刻溶液来蚀刻，并可以防止（或以其他方式减少）缓冲层163和165的过蚀刻。
尽管这里已经描述了某些示例性实施方式和实施例，但是其它实施方式和修改将从该描述而变得明显。因此，本发明不限于这些实施方式，而是被限制到给出的权利要求书的更宽范围以及各种明显修改和等同布置。

Claims (16)

1.一种薄膜晶体管阵列面板，包括：
栅电极，设置在衬底上；
氧化物半导体，设置在所述衬底上并与所述栅电极重叠；
绝缘层，设置在所述栅电极与所述氧化物半导体之间；
源电极，与所述氧化物半导体的一部分重叠；
漏电极，与所述氧化物半导体的另一部分重叠；以及
缓冲层，设置在所述氧化物半导体与所述源电极之间以及所述氧化物半导体与所述漏电极之间，
其中所述缓冲层包括锡（Sn）作为掺杂材料，以及
其中所述掺杂材料的重量百分比为大于0%并且小于或等于20%。
2.根据权利要求1所述的薄膜晶体管，其中：
与所述源电极和所述漏电极的各自的边缘相比，所述缓冲层的边缘没有被底切。
3.根据权利要求2所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括与所述氧化物半导体相邻的第一表面以及与所述第一表面相反的第二表面；
所述缓冲层设置在所述氧化物半导体与所述源电极和所述漏电极的各自的第一表面之间；以及
另一缓冲层设置在所述源电极和所述漏电极的各自的第二表面上。
4.根据权利要求3所述的薄膜晶体管，其中：
所述缓冲层包括用锡（Sn）或锡氧化物（SnOx，其中X=1至2）掺杂的镓锌氧化物（GZO）。
5.根据权利要求4所述的薄膜晶体管，其中：
所述氧化物半导体包括镓铟锌氧化物（GIZO）。
6.根据权利要求5所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括铜（Cu）。
7.根据权利要求6所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括下层和上层；并且
各自的下层包括铜（Cu），各自的上层包括铜（Cu）和锰（Mn）。
8.根据权利要求1所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括与所述氧化物半导体相邻的第一表面以及与所述第一表面相反的第二表面；
所述缓冲层设置在所述氧化物半导体与所述源电极和所述漏电极的各自的第一表面之间；以及
另一缓冲层设置在所述源电极和所述漏电极的各自的第二表面上。
9.根据权利要求8所述的薄膜晶体管，其中：
所述缓冲层包括用锡（Sn）或锡氧化物（SnOx，其中X=1至2）掺杂的镓锌氧化物（GZO）。
10.根据权利要求9所述的薄膜晶体管，其中：
所述氧化物半导体包括镓铟锌氧化物（GIZO）。
11.根据权利要求10所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括铜（Cu）。
12.根据权利要求11所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括下层和上层；并且
各自的下层包括铜（Cu），各自的上层包括铜（Cu）和锰（Mn）。
13.根据权利要求1所述的薄膜晶体管，其中：
所述缓冲层包括用锡（Sn）或锡氧化物（SnOx，其中X=1至2）掺杂的镓锌氧化物（GZO）。
14.根据权利要求13所述的薄膜晶体管，其中：
所述氧化物半导体包括镓铟锌氧化物（GIZO）。
15.根据权利要求14所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括铜（Cu）。
16.根据权利要求15所述的薄膜晶体管，其中：
所述源电极和所述漏电极的每个包括下层和上层；并且
各自的下层包括铜（Cu），各自的上层包括铜（Cu）和锰（Mn）。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342295A (zh) * 2016-05-03 2017-11-10 三星显示有限公司 薄膜晶体管阵列面板
CN108292179A (zh) * 2015-12-07 2018-07-17 株式会社Lg化学 导电结构、该导电结构的制造方法及包括该导电结构的电极

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102172972B1 (ko) * 2014-02-26 2020-11-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
US10333004B2 (en) * 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206923A1 (en) * 2007-02-16 2008-08-28 Chang-Jung Kim Oxide semiconductor target, method of forming the same, method of forming oxide semiconductor layer using the same and method of manufacturing semiconductor device using the same
US20120097940A1 (en) * 2010-10-22 2012-04-26 Min-Sung Kwon Display device and method for manufacturing the same
CN102832253A (zh) * 2011-06-14 2012-12-19 三星电子株式会社 薄膜晶体管

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060023697A (ko) 2004-09-10 2006-03-15 삼성전자주식회사 박막트랜지스터 표시판 및 그 제조 방법
US20060088962A1 (en) 2004-10-22 2006-04-27 Herman Gregory S Method of forming a solution processed transistor having a multilayer dielectric
US7265063B2 (en) 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a component having dielectric sub-layers
JP2006195077A (ja) 2005-01-12 2006-07-27 Idemitsu Kosan Co Ltd Ａｌ配線を備えた透明導電膜積層基板及びその製造方法。
JP5058469B2 (ja) 2005-09-06 2012-10-24 キヤノン株式会社 スパッタリングターゲットおよび該ターゲットを用いた薄膜の形成方法
US7473606B2 (en) 2006-02-22 2009-01-06 United Microelectronics Corp. Method for fabricating metal-oxide semiconductor transistors
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR20080095956A (ko) 2007-04-26 2008-10-30 서대식 투명 channel 층을 이용한 고개구율 LCD 화소 구조
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101481855B1 (ko) 2008-03-06 2015-01-12 스미토모 긴조쿠 고잔 가부시키가이샤 반도체 발광소자, 반도체 발광소자의 제조방법 및 이 반도체 발광소자를 사용한 램프
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101238823B1 (ko) 2008-11-21 2013-03-04 한국전자통신연구원 박막 트랜지스터 및 그의 제조 방법
KR20100079310A (ko) 2008-12-31 2010-07-08 연세대학교 산학협력단 액상제조 기반을 이용한 산화물 반도체 박막의 결정화 방법
CN102549758B (zh) * 2009-09-24 2015-11-25 株式会社半导体能源研究所 半导体器件及其制造方法
KR101113370B1 (ko) 2009-11-11 2012-02-29 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 구비한 유기전계 발광 표시장치
US8273631B2 (en) 2009-12-14 2012-09-25 United Microelectronics Corp. Method of fabricating n-channel metal-oxide semiconductor transistor
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012094853A (ja) * 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
KR101934977B1 (ko) * 2011-08-02 2019-03-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206923A1 (en) * 2007-02-16 2008-08-28 Chang-Jung Kim Oxide semiconductor target, method of forming the same, method of forming oxide semiconductor layer using the same and method of manufacturing semiconductor device using the same
US20120097940A1 (en) * 2010-10-22 2012-04-26 Min-Sung Kwon Display device and method for manufacturing the same
CN102832253A (zh) * 2011-06-14 2012-12-19 三星电子株式会社 薄膜晶体管

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292179A (zh) * 2015-12-07 2018-07-17 株式会社Lg化学 导电结构、该导电结构的制造方法及包括该导电结构的电极
CN107342295A (zh) * 2016-05-03 2017-11-10 三星显示有限公司 薄膜晶体管阵列面板

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