KR20140118270A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 239000010408 film Substances 0.000 claims abstract description 93
- 239000000463 material Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 60
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 51
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical group [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 43
- 239000010949 copper Substances 0.000 claims description 43
- 229910052733 gallium Inorganic materials 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 239000011787 zinc oxide Substances 0.000 claims description 39
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 38
- 229910052802 copper Inorganic materials 0.000 claims description 38
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 35
- 229910001887 tin oxide Inorganic materials 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 229910006854 SnOx Inorganic materials 0.000 claims description 28
- 230000000903 blocking effect Effects 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000011572 manganese Substances 0.000 claims description 12
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 claims description 10
- 229910052748 manganese Inorganic materials 0.000 claims description 10
- ULRPISSMEBPJLN-UHFFFAOYSA-N 2h-tetrazol-5-amine Chemical compound NC1=NN=NN1 ULRPISSMEBPJLN-UHFFFAOYSA-N 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 5
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 106
- 229910052738 indium Inorganic materials 0.000 description 10
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 229910006404 SnO 2 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910007717 ZnSnO Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 2
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 206010020710 Hyperphagia Diseases 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 235000020830 overeating Nutrition 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 specifically Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판 위에 배치되어 있는 게이트 전극, 상기 게이트 전극 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 산화물 반도체, 상기 산화물 반도체 위에 배치되어 있는 버퍼층, 상기 버퍼층 위에 배치되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극 위에 배치되어 있는 보호막, 그리고 상기 보호막 위에 배치되어 있는 화소 전극을 포함하고, 상기 버퍼층은 상기 소스 전극 및 드레인 전극으로 덮여 있는 제1 부분과 상기 소스 전극 및 드레인 전극으로 덮여 있지 않은 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분은 서로 다른 물질을 포함한다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 이루는 두 표시판 중 하나인, 박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다.
박막 트랜지스터에 포함되는 반도체를 산화물 반도체를 이용할 경우, 소스 전극 및 드레인 전극을 이루는 금속층이 산화물 반도체 층으로 확산되어 산화물 반도체층이 이루는 채널층에 열화가 발생할 수 있다.
이러한 채널층의 열화를 방지하기 위하여, 소스 전극 및 드레인 전극을 이루는 금속층 아래에 산화물을 포함하는 버퍼층을 형성한다.
그러나, 소스 전극 및 드레인 전극을 이루는 금속층과 그 아래의 버퍼층을 형성할 때, 식각 액에 대하여, 식각 속도 차이가 발생할 수 있고, 버퍼층의 식각 속도가 큰 경우, 소스 전극 및 드레인 전극 하부의 버퍼층이 과식각될 수 있다.
소스 전극 및 드레인 전극 하부의 버퍼층이 과식각되는 경우, 소스 전극 및 드레인 전극 등이 들뜨게 되고, 이에 따라, 박막 트랜지스터의 성능이 저하될 수 있다.
따라서 본 발명은 박막 트랜지스터에 산화물 반도체를 이용할 경우에도, 소스 전극 및 드레인 전극을 이루는 금속층이 채널층으로 확산되는 것을 방지하면서도, 소스 전극 및 드레인 전극과 그 아래의 버퍼층의 식각 속도 차이를 줄여, 박막 트랜지스터의 성능 저하를 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판 위에 배치되어 있는 게이트 전극, 상기 절연 기판 위에 위치하며 상기 게이트 전극과 중첩하는 산화물 반도체, 상기 게이트 전극과 상기 산화물 반도체 사이에 위치하는 게이트 절연막, 상기 산화물 반도체와 중첩하는 소스 전극 및 드레인 전극, 그리고 상기 산화물 반도체와 상기 소스 전극 및 드레인 전극 사이에 위치하는 버퍼층을 포함하고, 상기 버퍼층은 주석을 포함하는 도핑 물질을 포함하고, 상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하이다.
상기 버퍼층의 가장 자리는 상기 소스 전극 및 드레인 전극의 가장 자리와 비교하여 언더컷되지 않을 수 있다.
상기 소스 전극 및 드레인 전극은 상기 산화물 반도체에 인접한 제1 표면과 그 반대의 제2 표면을 가지고, 상기 버퍼층은 상기 소스 전극 및 드레인 전극의 상기 제1 표면과 상기 산화물 반도체 사이에 위치하는 제1 버퍼층, 그리고 상기 소스 전극 및 드레인 전극의 상기 제2 표면 위에 위치하는 제2 버퍼층을 포함할 수 있다.
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물일 수 있다.
상기 산화물 반도체층은 GIZO를 포함할 수 있다.
상기 소스 전극 및 드레인 전극은 구리를 포함할 수 있다.
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고, 상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 그리고 상기 게이트 절연막 위에 산화물 반도체, 버퍼층, 그리고 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 산화물 반도체, 상기 버퍼층, 그리고 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 게이트 절연막 위에 산화물 반도체막을 적층하는 단계, 상기 산화물 반도체막 위에 차단막을 적층하는 단계, 상기 차단막 위에 금속층을 적층하는 단계, 상기 금속층 위에, 위치에 따라 다른 높이를 가지는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여, 제1 식각액을 이용하여, 상기 금속층, 상기 차단막, 상기 반도체막을 1차 식각하는 단계, 상기 제1 감광막 패턴의 높이를 낮춰 제2 감광막 패턴을 형성하는 단계, 그리고 상기 제2 감광막 패턴을 식각 마스크로 하여, 제2 식각액을 이용하여, 상기 1차 식각된 상기 금속층과 상기 차단막을 2차 식각하여, 상기 소스 전극 및 상기 드레인 전극, 그리고 상기 버퍼층을 형성하고, 상기 산화물 반도체의 채널 영역을 드러내는 단계를 포함하고, 상기 버퍼층은 상기 버퍼층은 주석을 포함하는 도핑 물질을 포함하고, 상기 버퍼층 내의 상기 도핑 물질의 질량 백분율(weight percent)은 약 0% 보다 크고 약 20% 이하이다.
상기 제1 식각액은 불산화수소(hydrofluoride)와 불화암모늄(ammonium fluoride)을 포함하고, 상기 제2 식각액은 5-아미노테트라졸(5-Aminotetrazole)을 포함할 수 있다.
상기 2차 식각 단계에서, 상기 금속의 가장 자리와 비교하여, 상기 차단막의 가장 자리는 언더컷되지 않을 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 금속층 위에 제1 차단막을 적층하는 단계를 더 포함하고, 상기 1차 식각하는 단계와 상기 2차 식각하는 단계는 상기 제1 차단막을 함께 식각하여, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제1 버퍼층을 형성하고, 상기 제1 버퍼층은 주석을 포함하는 도핑 물질을 포함하고, 상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하일 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터에 산화물 반도체를 이용하고, 소스 전극 및 드레인 전극을 이루는 금속층이 채널층으로 확산되는 것을 방지하고, 소스 전극 및 드레인 전극과 그 아래의 버퍼층의 식각 속도 차이를 줄여, 소스 전극 및 드레인 전극이 들뜨는 것을 방지하여, 박막 트랜지스터의 성능 저하를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3, 도 5, 및 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 4는 도 3의 박막 트랜지스터 표시판의 IV-IV 선을 따라 자른 단면도이다.
도 6은 도 5의 박막 트랜지스터 표시판의 VI-VI 선을 따라 자른 단면도이다.
도 7a 내지 도 7f는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 9은 도 8의 박막 트랜지스터 표시판의 IX-IX 선을 따라 자른 단면도이다.
도 10은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 11은 도 10의 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 12는 본 발명의 한 실험예에 따른 식각 양을 나타낸 그래프이다.
도 13은 본 발명의 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
도 14는 본 발명의 다른 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3, 도 5, 및 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 4는 도 3의 박막 트랜지스터 표시판의 IV-IV 선을 따라 자른 단면도이다.
도 6은 도 5의 박막 트랜지스터 표시판의 VI-VI 선을 따라 자른 단면도이다.
도 7a 내지 도 7f는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 9은 도 8의 박막 트랜지스터 표시판의 IX-IX 선을 따라 자른 단면도이다.
도 10은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 11은 도 10의 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 12는 본 발명의 한 실험예에 따른 식각 양을 나타낸 그래프이다.
도 13은 본 발명의 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
도 14는 본 발명의 다른 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(도시하지 않음)를 포함한다.
게이트선(121) 위에는 질화규소(SiNx)와 산화규소(SiOx) 중 적어도 하나를 포함하는 절연물로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 복수의 반도체(154)가 형성되어 있다.
반도체(154)는 산화물 반도체일 수 있다. 반도체층(150)은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-Oxide), 또는 아연-주석 산화물(Zn-Sn-Oxide)을 포함한다. 산화물 반도체(154)는 잉크젯 등의 용액 공정으로 형성될 수 있다. 구체적으로, 반도체(154)는 GIZO, ZTO(ZnSnO), IZO, InZTO 등과 같은 산화물 반도체일 수 있다.
도시하지는 않았지만, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에서, 만일 반도체(154)가 인듐(In)을 포함하는 GIZO(Gallium Indium Zinc Oxide)인 경우, 반도체(154)는 상대적으로 인듐(In) 함량이 높은 GIZO(Gallium Indium Zinc Oxide)로 이루어진 하부막과 상대적으로 인듐 함량이 낮은 GIZO로 이루어진 상부막을 포함하는 이중막 구조일 수도 있다. 이처럼, 인듐 함량이 상대적으로 낮은 GIZO막을 상부막으로 배치함으로써, 제조 공정 상 발생할 수 있는 인듐 표면 돌기의 생성을 줄일 수 있다.
또한, 도시하지는 않았지만, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에서, 반도체(154)의 상부 표면은 불소화(fluorination) 처리 되어 있을 수 있다. 이처럼, 반도체(154)의 상부 표면을 불소화 처리함으로써, 제조 공정 상 발생할 수 있는 인듐 표면 돌기의 생성을 줄일 수 있다.
반도체(154) 위에는 버퍼층(163, 165)이 형성되어 있다.
버퍼층(163, 165)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물, GZO(Gallium Zinc Oxide)을 포함한다. 이때, 버퍼층(163, 165) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고 약 20%이하일 수 있다.
버퍼층(163, 165) 위에는 데이터선(data line)(171), 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다.
버퍼층(163, 165)의 가장 자리는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 가장 자리와 평면 형태가 거의 같고, 버퍼층(163, 165)의 가장 자리는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 가장 자리와 비교하여, 언더컷(undercut)이 발생하지 않는다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(도시하지 않음)를 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 구리(Cu)와 같은 저저항 금속을 포함한다.
버퍼층(163, 165)은 산화물 반도체로 이루어진 반도체(154)와 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 사이의 접촉 특성을 높이고, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 이루는 금속 성분이 반도체(154)로 확산되는 것을 방지하는 역할을 한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에 따르면, 버퍼층(163, 165)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물, GZO(Gallium Zinc Oxide)를 포함하고, 버퍼층(163, 165) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고 약 20%이하이다. 따라서, 버퍼층(163, 165)의 과식각을 방지할 수 있어, 버퍼층(163, 165)의 과식각에 따라 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 들뜨는 것을 방지할 수 있다.
도시하지는 않았지만, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 구리(Cu)를 포함하는 하부막과 구리(Cu) 및 망간(Mn)을 포함하는 상부막을 포함할 수 있다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 이에 한정되지 않고, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 다른 여러 가지 낮은 비저항을 가지는 금속으로 만들어질 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 9와 앞에서 설명한 도 1 및 도 2를 참고로 하여 상세히 설명한다. 도 3, 도 5, 및 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다. 도 4는 도 3의 박막 트랜지스터 표시판의 IV-IV 선을 따라 자른 단면도이다. 도 6은 도 5의 박막 트랜지스터 표시판의 VI-VI 선을 따라 자른 단면도이다. 도 7a 내지 도 7f는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다. 도 9은 도 8의 박막 트랜지스터 표시판의 IXI-IX 선을 따라 자른 단면도이다.
도 3 및 도 4에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.
다음으로, 도 5 및 도 6에 도시한 바와 같이, 게이트 절연막(140), 반도체층(154), 버퍼층(163, 165), 데이터선(171), 소스 전극(173) 및 드레인 전극(175)를 형성한다.
그러면, 도 7a 내지 도 7f를 참고하여, 게이트 절연막(140), 반도체층(154), 버퍼층(163, 165), 데이터선(171), 소스 전극(173) 및 드레인 전극(175)를 형성하는 방법에 대하여 상세히 설명한다.
먼저, 도 7a 내지 도 7b에 도시한 바와 같이, 게이트 전극(124) 위에 게이트 절연막(140), 반도체막(150), 차단막(160), 그리고 금속막(170)을 차례로 적층한다. 이때, 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있고, 반도체막(150)은 산화물 반도체를 포함하고, 예를 들어, GIZO, ZTO(ZnSnO), IZO 등을 포함할 수 있다. 차단막(160)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 GZO(Gallium Zinc Oxide)을 포함하고, 차단막(160) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고, 약 20%이하일 수 있다. 금속막(170)은 구리(Cu)를 포함하는 하부막과 구리(Cu) 및 망간(Mn)을 포함하는 상부막을 포함할 수 있다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서, 금속막(170)은 다른 여러 가지 낮은 비저항을 가지는 금속을 포함할 수 있다.
산화물 반도체는 진공 증착으로 적층하거나, 용액 형태의 산화물 반도체를 도포하여 적층할 수 있다.
도시하지는 않았지만, 반도체막(150)은 상대적으로 인듐(In) 함량이 높은 GIZO(Gallium Indium Zinc Oxide)로 이루어진 하부막과 상대적으로 인듐 함량이 낮은 GIZO로 이루어진 상부막을 포함하는 이중막 구조일 수도 있다.
또한, 도시하지는 않았지만, 반도체막(150)을 적층한 후, 반도체막(150)의 상부 표면을 불소화(fluorination) 처리할 수 있다.
도 7d에 도시한 바와 같이, 금속막(170) 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 제1 감광막 패턴(400a)을 형성한다. 이때, 제1 감광막 패턴(400a) 중에서 배선 부분에 위치한 감광막(400a)의 제1 두께(T1)는 채널 부분에 위치한 감광막(400a)의 제2 두께(T2)보다 두껍게 형성하며, 나머지 부분의 감광막은 모두 제거한다. 이 때, 배선 부분에 위치한 감광막(400a)의 두께와 채널 부분에 위치한 감광막(400a)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 채널 부분의 감광막(400a) 두께를 배선 부분의 감광막(400a) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
다음으로, 도 7e에 도시한 바와 같이, 제1 감광막 패턴(400a)을 마스크로 하여, 금속막(170), 차단막(160) 및 반도체막(150)을 식각하여, 제1 금속 패턴(174), 차단 패턴(167) 및 반도체층(154)을 형성한다.
이 때, 구리 또는 구리 및 망간을 포함하는 금속막(170), 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 GZO(Gallium Zinc Oxide)를 포함하는 차단막(160), 그리고 인듐-갈륨-아연 산화물(IGZO)과 같은 산화물 반도체를 동시에 식각할 수 있는 제1 식각액을 이용한다. 제1 식각액은 불산화수소(hydrofluoride)와 불화암모늄(ammonium fluoride)을 포함한다.
차단막(160)에 포함된 주석(Sn)의 성분의 비율이 매우 높은 경우, 예를 들어 약 70% 이상인 경우 제1 식각액에 의하여, 차단막(160)은 식각되지 않을 수 있으나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 차단막(160) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 이상, 약 20% 이하일 수 있기 때문에, 차단막(160)은 제1 식각액으로 식각될 수 있다.
그 후, 도 7f에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 제1 감광막 패턴(400a)을 제거한다. 이때, 다른 부분의 제1 감광막 패턴(400a)도 일부 제거되어 감광막 패턴의 폭이 줄어든 제2 감광막 패턴(400b)이 된다.
다음으로, 제2 감광막 패턴(400b)을 마스크로 하여, 제1 금속 패턴(174) 및 차단 패턴(167)을 식각하여, 버퍼층(163, 165), 그리고 소스 전극(173) 및 드레인 전극(175)을 완성한다. 이 때, 구리 또는 구리 및 망간을 포함하는 제1 금속 패턴(174), 그리고 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 GZO(Gallium Zinc Oxide)를 포함하는 차단 패턴(167)을 동시에 식각할 수 있는 제2 식각액을 이용한다. 제2 식각액은 5-아미노테트라졸(5-Aminotetrazole)을 포함할 수 있다.
일반적으로, 5-아미노테트라졸(5-Aminotetrazole)을 포함하는 제2 식각액에 대하여, 구리 또는 구리 및 망간을 포함하는 금속과 갈륨 아연 산화물을 포함하는 산화물의 식각 속도는 서로 다를 수 있다. 즉, 제2 식각액으로 식각 할 때, 구리 또는 구리 및 망간을 포함하는 금속의 식각 속도보다 갈륨 아연 산화물을 포함하는 산화물의 식각 속도가 더 크다. 이 경우, 갈륨 아연 산화물을 포함하는 산화물을 포함하는 차단 패턴(167)이 과식각될 수 있고, 차단 패턴(167)이 과식각되는 경우, 그 위에 위치하는 금속 패턴(174)이 들뜨게 됨으로써, 결국 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 들뜨게 된다.
그러나, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 버퍼층(163, 165)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물(GZO)으로 이루어진다. 주석(Sn)은 질산(NHO3)에 의해 식각되지 않는다. 그러므로, 5-아미노테트라졸(5-Aminotetrazole)을 포함하는 제2 식각액으로 식각 시, 차단 패턴(167)의 식각 속도를 줄일 수 있다.
따라서, 차단 패턴(167)이 과식각되어, 그 위에 형성되는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 들뜨는 것을 방지할 수 있다.
즉, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 버퍼층(163, 165)을 이루는 차단막(160)을 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물, GZO(Gallium Zinc Oxide)를 포함하도록 형성하고, 차단막(160) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고, 약 20%이하가 되도록 형성함으로써, 제1 식각액으로 소스 전극(173) 및 드레인 전극(175)을 이루는 금속막(170), 차단막(160), 그리고 산화물 반도체를 포함하는 반도체막(150)을 동시에 식각할 수 있고, 제2 식각액으로 금속 패턴(174)과 차단 패턴(167)을 동시에 식각할 때, 차단 패턴(167)의 과식각을 방지할 수 있다.
그 후, 제2 감광막 패턴(400b)을 제거한다.
다음으로, 도 8 및 도 9에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 적층하고, 드레인 전극(175)을 드러내는 접촉 구멍(185)을 형성한다.
이후, 도 1 및 도 2에 도시한 바와 같이, 금속층을 적층한 후, 사진 식각하여, 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 완성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 버퍼층(163, 165)을 이루는 차단막(160)을 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물, GZO(Gallium Zinc Oxide)를 포함하도록 형성하고, 차단막(160) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고, 약 20%이하가 되도록 형성함으로써, 제1 식각액으로 소스 전극(173) 및 드레인 전극(175)을 이루는 금속막(170), 차단막(160), 그리고 산화물 반도체를 포함하는 반도체막(150)을 동시에 식각할 수 있고, 제2 식각액으로 금속 패턴(174)과 차단 패턴(167)을 동시에 식각할 때, 차단 패턴(167)의 과식각을 방지할 수 있다.
앞서 설명한 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 게이트 전극(124)이 반도체(154) 아래에 위치하지만, 본 발명은 이에 한정되지 않고, 게이트 전극(124)이 반도체(154) 위에 위치하는 경우에도 적용 가능하다.
그러면, 도 10 및 도 11을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 10은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 11은 도 10의 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 10 및 도 11을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다. 동일한 구성 요소에 대한 구체적인 설명은 생략한다.
도 10 및 도 11을 참고하면, 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140)이 위치한다.
게이트 절연막(140) 위에는 반도체(154)가 위치한다. 반도체(154)는 산화물 반도체일 수 있다. 반도체층(150)은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-Oxide), 또는 아연-주석 산화물(Zn-Sn-Oxide)을 포함한다. 산화물 반도체(154)는 잉크젯 등의 용액 공정으로 형성될 수 있다. 구체적으로, 반도체(154)는 GIZO, ZTO(ZnSnO), IZO, InZTO 등과 같은 산화물 반도체일 수 있다.
반도체(154) 위에는 제1 버퍼층(163a, 165b)이 형성되어 있다.
버퍼층(164)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물, GZO(Gallium Zinc Oxide)을 포함한다. 이때, 버퍼층(164) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0%보다 크고 약 20%이하일 수 있다.
제1 버퍼층(163a, 165b) 위에는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다.
제1 버퍼층(163a, 165b)은 산화물 반도체로 이루어진 반도체(154)와 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 사이의 접촉 특성을 높이고, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 이루는 금속 성분이 반도체(154)로 확산되는 것을 방지하는 역할을 한다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 위에 위치하는 제2 버퍼층(163b, 165b)을 더 포함한다. 제1 버퍼층(163a, 165b) 및 제2 버퍼층(163b, 165b)의 가장 자리는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 가장 자리와 평면 형태가 거의 같고, 제1 버퍼층(163a, 165b) 및 제2 버퍼층(163b, 165b)의 가장 자리는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 가장 자리와 비교하여, 언더컷(undercut)이 발생하지 않는다.
제2 버퍼층(163a, 165b)은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 보호하는 역할을 한다.
도 1 및 도 2, 그리고 도 3 내지 도 9를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 12 및 도 13을 참고하여, 본 발명의 한 실험예에 대하여 설명한다. 도 12는 본 발명의 다른 한 실험예에 따른 식각 양을 나타낸 그래프이고, 도 13은 본 발명의 다른 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
본 실험예에서는 불산화수소(hydrofluoride)와 불화암모늄(ammonium fluoride)을 포함하는 제1 식각액을 이용하여, 산화주석(SnO2)이 도핑된 갈륨 아연 산화물을 식각할 때, 산화주석(SnO2)의 비율을 변화시키면서, 산화주석(SnO2)이 도핑된 갈륨 아연 산화물 중 식각된 두께를 측정하여, 그 결과를 도 12에 나타내었다. 또한, 제1 식각액을 이용하여, 구리, 산화주석(SnO2)이 도핑된 갈륨 아연 산화물, InZTO로 이루어진 산화물 반도체를 식각할 때, 산화주석(SnO2)의 비율을 변화시키면서 식각 속도를 측정하여, 그 결과를 도 13에 나타내었다.
도 12 및 도 13을 참고하면, 산화주석(SnO2)이 도핑된 갈륨 아연 산화물 내의 산화주석(SnO2)의 비율이 높아질수록, 산화주석(SnO2)이 도핑된 갈륨 아연 산화물의 식각 양은 줄어들고 있음을 알 수 있다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 버퍼층(163, 165)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물로 이루어지고, 버퍼층(163, 165) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고 약 20%이하이기 때문에, 제1 식각액으로 버퍼층(163, 165)을 이루는 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물을 식각할 수 있음을 알 수 있었다.
다음으로, 도 14를 참고하여, 본 발명의 다른 한 실험예에 대하여 설명한다. 도 14는 본 발명의 다른 한 실험예에 따른 식각 속도 결과를 나타낸 그래프이다.
본 실험예에서는 5-아미노테트라졸(5-Aminotetrazole)을 포함하는 제2 식각액을 이용하여, 산화물 반도체 내의 주석(Sn)의 성분을 변화시키며, 산화물 반도체, 구체적으로, 주석(Sn)이 도핑된 InZTO을 식각할 때, 식각 속도를 측정하였고, 이를 도 14에 나타내었다.
도 14를 참고하면, 제2 식각액을 이용하여, 산화물 반도체를 식각할 때, 주석(Sn)의 양이 많을수록 식각 속도는 줄어들고, 주석(Sn)의 양이 작아질수록 식각 속도는 급격히 커짐을 알 수 있었다.
다음으로, 표 1을 참고하여, 본 발명의 다른 한 실험예에 대하여 설명한다. 본 실험예에서는 제1 식각액과 제2 식각액으로 주석(Sn)이 도핑된 갈륨 아연 산화물을 식각하고, 도핑된 주석(Sn)의 질량 백분율(weight percent)을 변화시키면서, 식각 속도를 측정하여, 그 결과를 표 1에 나타내었다.
| 식각액 | 주석의 질량 백분율(weight percent) (%) | ||||
| 0 | 20 | 33 | 43 | 50 | |
| 제1 식각액 | 식각 속도 | 식각 속도 | 식각 속도 | 식각 속도 | 식각 속도 |
| 76(Å/s) | 70(Å/s) | 67(Å/s) | 58(Å/s) | 43(Å/s) | |
| 제2 식각액 | 식각 속도 | 식각되지 않음 | 식각되지 않음 | 식각되지 않음 | 식각되지 않음 |
| 200(Å/s) | |||||
표 1을 참고하면, 도핑된 주석(Sn)의 양이 약 70% 이하의 값을 가질 경우, 갈륨 아연 산화물을 제1 식각액으로 식각할 때, 식각 속도의 변화는 크지 않아, 식각이 잘 이루어짐을 알 수 있었다.
또한, 제2 식각액으로 갈륨 아연 산화물을 식각할 때, 주석(Sn)이 도핑되지 않은 경우, 갈륨 아연 산화물의 식각 속도가 매우 큼을 알 수 있었다. 또한, 주석(Sn)의 질량 백분율(weight percent)이 20%보다 큰 경우, 갈륨 아연 산화물이 식각되지 않음을 알 수 있었다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 경우, 버퍼층의 주석(Sn)의 질량 백분율은 약 0% 보다 크고, 약 20% 이하인 바, 제2 식각액에 의해서 식각될 수 있음을 알 수 있었다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 버퍼층(163, 165)은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물로 이루어지고, 버퍼층(163, 165) 내의 주석(Sn) 또는 산화주석(SnOx; X=1-2)의 질량 백분율(weight percent)은 약 0% 보다 크고, 약 20% 이하이기 때문에, 과식각을 방지하면서도, 제1 식각액 및 제2 식각액에 의하여, 버퍼층(163, 165)을 식각할 수 있음을 알 수 있었다.
앞서 설명한 실시예에 따른 박막 트랜 표시판 및 그 제조 방법의 경우, 화소 전극과 연결된 드레인 전극을 포함하는 것으로 설명하였으나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법은 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치와 같이, 박막 트랜지스터가 이용되는 모든 평판 표시 장치에 적용 가능함을 당연하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (43)
- 절연 기판 위에 배치되어 있는 게이트 전극,
상기 절연 기판 위에 위치하며 상기 게이트 전극과 중첩하는 산화물 반도체,
상기 게이트 전극과 상기 산화물 반도체 사이에 위치하는 게이트 절연막,
상기 산화물 반도체와 중첩하는 소스 전극 및 드레인 전극, 그리고
상기 산화물 반도체와 상기 소스 전극 및 드레인 전극 사이에 위치하는 버퍼층을 포함하고,
상기 버퍼층은 주석을 포함하는 도핑 물질을 포함하고,
상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하인 박막 트랜지스터 표시판. - 제1항에서,
상기 버퍼층의 가장 자리는 상기 소스 전극 및 드레인 전극의 가장 자리와 비교하여 언더컷되지 않은 박막 트랜지스터 표시판.
- 제2항에서,
상기 소스 전극 및 드레인 전극은 상기 산화물 반도체에 인접한 제1 표면과 그 반대의 제2 표면을 가지고,
상기 버퍼층은 상기 소스 전극 및 드레인 전극의 상기 제1 표면과 상기 산화물 반도체 사이에 위치하는 제1 버퍼층, 그리고
상기 소스 전극 및 드레인 전극의 상기 제2 표면 위에 위치하는 제2 버퍼층을 포함하는 박막 트랜지스터 표시판.
- 제3항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판.
- 제4항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판.
- 제5항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판.
- 제6항에서,
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고,
상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,
상기 소스 전극 및 드레인 전극은 상기 산화물 반도체에 인접한 제1 표면과 그 반대의 제2 표면을 가지고,
상기 버퍼층은 상기 소스 전극 및 드레인 전극의 상기 제1 표면과 상기 산화물 반도체 사이에 위치하는 제1 버퍼층, 그리고
상기 소스 전극 및 드레인 전극의 상기 제2 표면 위에 위치하는 제2 버퍼층을 포함하는 박막 트랜지스터 표시판.
- 제8항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판.
- 제9항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판.
- 제10항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판.
- 제11항에서,
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고,
상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판.
- 제13항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판.
- 제14항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판.
- 제15항에서,
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고,
상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판.
- 제17항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판.
- 제18항에서,
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고,
상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판.
- 제20항에서,
상기 소스 전극 및 드레인 전극은 하부막과 상부막을 포함하고,
상기 하부막은 구리를 포함하고, 상기 상부막은 구리 및 망간을 포함하는 박막 트랜지스터 표시판.
- 절연 기판 위에 게이트 전극을 형성하는 단계,
상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 그리고
상기 게이트 절연막 위에 산화물 반도체, 버퍼층, 그리고 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 산화물 반도체, 상기 버퍼층, 그리고 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
상기 게이트 절연막 위에 산화물 반도체막을 적층하는 단계,
상기 산화물 반도체막 위에 차단막을 적층하는 단계,
상기 차단막 위에 금속층을 적층하는 단계,
상기 금속층 위에, 위치에 따라 다른 높이를 가지는 제1 감광막 패턴을 형성하는 단계,
상기 제1 감광막 패턴을 식각 마스크로 하여, 제1 식각액을 이용하여, 상기 금속층, 상기 차단막, 상기 반도체막을 1차 식각하는 단계,
상기 제1 감광막 패턴의 높이를 낮춰 제2 감광막 패턴을 형성하는 단계, 그리고
상기 제2 감광막 패턴을 식각 마스크로 하여, 제2 식각액을 이용하여, 상기 1차 식각된 상기 금속층과 상기 차단막을 2차 식각하여, 상기 소스 전극 및 상기 드레인 전극, 그리고 상기 버퍼층을 형성하고, 상기 산화물 반도체의 채널 영역을 드러내는 단계를 포함하고,
상기 버퍼층은 주석을 포함하는 도핑 물질을 포함하고,
상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하인 박막 트랜지스터 표시판의 제조 방법.
- 제23항에서,
상기 제1 식각액은 불산화수소(hydrofluoride)와 불화암모늄(ammonium fluoride)을 포함하고,
상기 제2 식각액은 5-아미노테트라졸(5-Aminotetrazole)을 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제23항에서,
상기 2차 식각 단계에서, 상기 금속의 가장 자리와 비교하여, 상기 차단막의 가장 자리는 언더컷되지 않은 박막 트랜지스터 표시판의 제조 방법.
- 제24항에서,
상기 금속층 위에 제1 차단막을 적층하는 단계를 더 포함하고,
상기 1차 식각하는 단계와 상기 2차 식각하는 단계는 상기 제1 차단막을 함께 식각하여, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제1 버퍼층을 형성하고,상기 제1 버퍼층은 주석을 포함하는 도핑 물질을 포함하고,
상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하인
박막 트랜지스터 표시판의 제조 방법.
- 제25항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판의 제조 방법.
- 제26항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제27항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에서,
상기 2차 식각 단계에서, 상기 금속의 가장 자리와 비교하여, 상기 차단막의 가장 자리는 언더컷되지 않은 박막 트랜지스터 표시판의 제조 방법.
- 제29항에서,
상기 금속층 위에 제1 차단막을 적층하는 단계를 더 포함하고,
상기 1차 식각하는 단계와 상기 2차 식각하는 단계는 상기 제1 차단막을 함께 식각하여, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제1 버퍼층을 형성하고,상기 제1 버퍼층은 주석을 포함하는 도핑 물질을 포함하고,
상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하인
박막 트랜지스터 표시판의 제조 방법.
- 제30항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판의 제조 방법.
- 제31항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제32항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에서,
상기 금속층 위에 제1 차단막을 적층하는 단계를 더 포함하고,
상기 1차 식각하는 단계와 상기 2차 식각하는 단계는 상기 제1 차단막을 함께 식각하여, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제1 버퍼층을 형성하고,상기 제1 버퍼층은 주석을 포함하는 도핑 물질을 포함하고,
상기 버퍼층 내의 상기 도핑 물질의 질량 백분율은 약 0% 보다 크고 약 20% 이하인
박막 트랜지스터 표시판의 제조 방법.
- 제34항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판의 제조 방법.
- 제35항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제36항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에서,
상기 버퍼층은 주석(Sn) 또는 산화주석(SnOx; X=1-2)이 도핑된 갈륨 아연 산화물인 박막 트랜지스터 표시판의 제조 방법.
- 제38항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제39항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에서,
상기 산화물 반도체층은 GIZO를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제41항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에서,
상기 소스 전극 및 드레인 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130033871A KR102123529B1 (ko) | 2013-03-28 | 2013-03-28 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US14/180,171 US9159839B2 (en) | 2013-03-28 | 2014-02-13 | Thin film transistor array panel and manufacturing method thereof |
| JP2014061211A JP6469959B2 (ja) | 2013-03-28 | 2014-03-25 | 薄膜トランジスタ表示板およびその製造方法 |
| CN201410119693.6A CN104078468B (zh) | 2013-03-28 | 2014-03-27 | 薄膜晶体管阵列面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130033871A KR102123529B1 (ko) | 2013-03-28 | 2013-03-28 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140118270A true KR20140118270A (ko) | 2014-10-08 |
| KR102123529B1 KR102123529B1 (ko) | 2020-06-17 |
Family
ID=51599639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130033871A KR102123529B1 (ko) | 2013-03-28 | 2013-03-28 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9159839B2 (ko) |
| JP (1) | JP6469959B2 (ko) |
| KR (1) | KR102123529B1 (ko) |
| CN (1) | CN104078468B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102172972B1 (ko) * | 2014-02-26 | 2020-11-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그의 제조방법 |
| US11293088B2 (en) * | 2015-12-07 | 2022-04-05 | Lg Chem, Ltd. | Conductive structure, method for manufacturing same, and electrode comprising conductive structure |
| US9728650B1 (en) * | 2016-01-14 | 2017-08-08 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor array panel and conducting structure |
| US10333004B2 (en) * | 2016-03-18 | 2019-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, module and electronic device |
| KR102424445B1 (ko) * | 2016-05-03 | 2022-07-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
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| TWI469354B (zh) * | 2008-07-31 | 2015-01-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| KR101238823B1 (ko) | 2008-11-21 | 2013-03-04 | 한국전자통신연구원 | 박막 트랜지스터 및 그의 제조 방법 |
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| KR101113370B1 (ko) | 2009-11-11 | 2012-02-29 | 삼성모바일디스플레이주식회사 | 박막트랜지스터 및 이를 구비한 유기전계 발광 표시장치 |
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-
2013
- 2013-03-28 KR KR1020130033871A patent/KR102123529B1/ko active IP Right Grant
-
2014
- 2014-02-13 US US14/180,171 patent/US9159839B2/en active Active
- 2014-03-25 JP JP2014061211A patent/JP6469959B2/ja active Active
- 2014-03-27 CN CN201410119693.6A patent/CN104078468B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060086976A1 (en) * | 2004-10-22 | 2006-04-27 | Peter Mardilovich | Method of forming a component having dielectric sub-layers |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR102123529B1 (ko) | 2020-06-17 |
| JP6469959B2 (ja) | 2019-02-13 |
| CN104078468B (zh) | 2019-03-12 |
| US9159839B2 (en) | 2015-10-13 |
| CN104078468A (zh) | 2014-10-01 |
| JP2014195074A (ja) | 2014-10-09 |
| US20140291665A1 (en) | 2014-10-02 |
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