CN104064559A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104064559A
CN104064559A CN201410069192.1A CN201410069192A CN104064559A CN 104064559 A CN104064559 A CN 104064559A CN 201410069192 A CN201410069192 A CN 201410069192A CN 104064559 A CN104064559 A CN 104064559A
Authority
CN
China
Prior art keywords
heating panel
face
seal
semiconductor device
concavo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410069192.1A
Other languages
English (en)
Inventor
佐山聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104064559A publication Critical patent/CN104064559A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • H01L23/295Organic, e.g. plastic containing a filler
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体装置,能够兼顾散热性和绝缘性。该半导体装置,具备:散热板;半导体元件,设置于所述散热板的被安装面上;以及密封体,将所述散热体以及所述半导体元件包围,所述散热板的与所述被安装面相反侧的面侧的部分的厚度比所述散热板的所述被安装面侧的部分的厚度小,在所述散热板的与所述被安装面相反侧的所述面上,形成第一凹凸,在与所述散热板的与所述被安装面相反侧的所述面交叉的面上,设置有比所述第一凹凸大的第二凹凸。

Description

半导体装置
本申请以日本专利申请2013-061149(申请日:2013/03/22)为基础,基于该申请享受优先权。本申请通过参考该申请而包括该申请的全部内容。
技术领域
本发明的实施方式一般而言涉及半导体装置。
背景技术
通过树脂等对半导体元件进行密封的半导体装置大多要求散热性、绝缘性。例如在电力控制等中使用的、使用了MOSFET(Metal-Oxide-Semiconductor Feild Effect Transistor:金属氧化物半导体场效应晶体管)、HEMT(High Electron Mobility Transistor:高电子迁移率晶体管)、IGBT(Insulated Gate Bipolar Transsitor:绝缘栅双极型晶体管)等开关元件、二极管等半导体元件的半导体装置中,要求较高的散热性和电绝缘性。
发明内容
本发明的实施方式提供可兼顾散热性和绝缘性的半导体装置。
根据本发明的实施方式,提供一种半导体装置,具备:散热板;半导体元件,设置于所述散热板的被安装面上;以及密封体,将所述散热体以及所述半导体元件包围,所述散热板的与所述被安装面相反侧的面侧的部分的厚度比所述散热板的所述被安装面侧的部分的厚度小,在所述散热板的与所述被安装面相反侧的所述面上,设置有第一凹凸,在与所述散热板的与所述被安装面相反侧的所述面交叉的面上,设置有比所述第一凹凸大的第二凹凸。
根据另一实施方式,提供一种半导体装置,具备:散热板;半导体元件,设置于所述散热板的被安装面上;以及密封体,将所述散热板以及所述半导体元件包围,所述散热板的与所述被安装面相反侧的面侧的部分的厚度比所述散热板的所述被安装面侧的部分的厚度小,所述密封体具有:所述散热板的与所述被安装面相反侧的面侧的第一部分;以及包括所述散热板的所述被安装面侧的部分的至少一部分的第二部分,所述第二部分的材料与所述第一部分的材料不同,所述第一部分的热传导率比所述第二部分的热传导率高。
根据上述结构的半导体装置,能够提供可兼顾散热性和绝缘性的半导体装置。
附图说明
图1是表示第一实施方式的半导体装置的示意性的剖视图。
图2是表示半导体装置的内部构造的示意性俯视图。
图3是例示本实施方式的半导体装置100的使用形态的示意性剖视图。
图4是表示半导体装置100的制造方法的示意图。
图5是表示半导体装置100的制造方法的示意图。
图6是表示本实施方式的半导体装置100的另一个制造方法的示意图。
图7是表示伴随密封体60的热收缩的应力的分布的概念图。
图8是例示凹凸22的形状的示意性局部剖视图。
图9是例示第二实施方式的半导体装置的示意性剖视图。
图10是例示本实施方式的半导体装置200的制造方法的示意图。
图11是例示本实施方式的半导体装置200的另一个制造方法的示意图。
图12是例示第三实施方式的半导体装置的示意性剖视图。
具体实施方式
以下,参照附图对本发明的各实施方式进行说明。
另外,附图是示意性的或概念性的,各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实的部件相同。此外,即使是表示相同的部分的情况,也有根据附图而彼此的尺寸、比率被表示得不同的情况。
另外,在本发明说明书和各图中,对于已经出现的图的已叙述过的要素相同的要素,标注相同的附图标记,并适当省略详细的说明。
图1是例示第一实施方式的半导体装置的示意性剖视图。
此外,图2是表示其内部构造的示意性俯视图。另外,图1表示图2中的A-A线切断端面。
本实施方式的半导体装置100具备:晶片焊盘(散热板)20;装载(安装)于其被安装面上的半导体元件30、31;导线40、41、42;将半导体元件30与导线40电连接的引线50;以及使导线40、41、42的端部露出并且将剩余的部分密封的密封体60。在图2中,用双点划线表示密封体60的外缘。
晶片焊盘20具有支承半导体元件30、31的作用,包括导电性的材料。在使用金属作为晶片焊盘20的材料时,能够促进从半导体元件30、31放出的热量向外部放射。作为这种金属,例如能够举出铜(Cu)或其合金、铁(Fe)或其合金。
半导体元件30,31例如是开关元件、二极管等。在图2所示的具体例的情况下,半导体元件30是IGBT,半导体元件31是二极管。但是,本发明不限定于该具体例,同样地能够使用各种半导体元件。半导体元件30、31例如通过焊料来相对于晶片焊盘20接合。或者更广义地,可以将金属材料作为接合介质来将半导体元件30、31与晶片焊盘20接合。
导线(lead)40通过引线(wire)50连接于半导体元件30。导线41连接于晶片焊盘20。导线42经由连接杆52连接于半导体元件30、31。作为一例,导线40被设为控制电极,导线41、42被设为主电极。
导线40、41、42包括导电性的材料。作为这种材料,能够举出例如金属。另外,导线40也可以包括与晶片焊盘20同种的材料。
引线50也通过导电性的材料形成。作为这种材料,能够举出例如金属。在将引线50使用金(Au)、铝(Al)、铜(Cu)等时,能够容易地在引线50上流过大电流。另外,导线40、41、42与引线50在本实施方式中不是必须的。
密封体60对晶片焊盘20、半导体元件30、31、导线40、41、42的内侧部分、引线50进行密封,即设置为将上述要素包在里面。作为密封体60的材料,例如能够使用树脂。作为树脂的一例,能够使用环氧树脂、聚苯硫醚(PPS)、聚苯乙烯、液晶聚合物等。在它们之中,环氧树脂和聚苯硫醚尤其在热传导性和电绝缘性方面是优秀的。
通过在密封体60中添加填料,能够提高热传导性。在考虑也保证绝缘性时,希望填料的材料是绝缘体,具体而言,希望使用陶瓷。作为这种陶瓷,例如能够举出氧化铝、氧化镁、二氧化硅(SiC)、氮化铝等。在它们之中,在添加氧化铝或二氧化硅作为填料时,使热传导性提高的效果、及使树脂的热应力降低的效果较好。
在本实施方式的半导体装置100中,密封体60中的、晶片焊盘20之下的部分即晶片焊盘20的被安装面的相反侧的面侧的部分60a的厚度T1,比晶片焊盘20之上的部分即晶片焊盘20的被安装面侧的部分60b的厚度T2小。通过减小晶片焊盘20的下侧的部分60a的厚度T1,能够使从半导体元件30、31向晶片焊盘20的方向放出的热量以较低的热阻抗向下方放射。例如,在使用环氧树脂作为密封体60的材料并添加氧化铝等作为填料时,能够将密封体60的热传导率提高到3W/mK~10W/mK左右。而且,通过使厚度T1薄至1毫米以下进而达到500微米左右,能够确保较高的散热性。
密封体60的厚度T1越薄,散热性越提高。但是,在厚度T1变薄时,有电绝缘性、绝缘耐压降低的倾向。出于该观点,在例如使用了环氧树脂作为密封体60的材料的情况下,希望厚度T1设为0.1~0.5毫米的范围。
另一方面,晶片焊盘20之上的部分60b的密封体60的厚度T2被设为将半导体元件30、31及引线50密封所需的高度。作为一例,厚度T2能够设为大约5毫米。
并且,在本实施方式中,在晶片焊盘20的下表面20a设置有凹凸(第一凹凸)21,在侧面即与晶片焊盘20的与被安装面相反侧的面交叉的面20b上,还设置有凹凸(第二凹凸)22。凹凸22比凹凸21大。对此在后详述。
图3是例示本实施方式的半导体装置100的使用形态的示意性剖视图。
半导体装置100例如能够通过散热膏700与散热器800接合来使用。散热器800在其内部设置散热流路810,并适当设置有散热片820。散热流路810中适当流动液体、气体等制冷剂900。
半导体元件30、31中产生的热量经由密封体60从晶片焊盘20的下表面20a放出。所放出的热量经由散热膏700放射到散热器800。
根据本实施方式,通过使晶片焊盘之下的部分60a的密封体60的厚度T1变薄,能够提高散热效率。
接下来,对本实施方式的半导体装置100的制造方法进行说明。
图4以及图5是表示半导体装置100的制造方法的示意图。
首先,如图4(a)所示,在导线框400的晶片焊盘20的被安装面上装载半导体元件30(31)。并且,通过引线50将半导体元件30和导线40连接。另外,关于图2,前述的连接杆52的接合等也适当实施。
之后,如图4(b)所示,在模具600的空腔中载置导线框400。模具600例如被分为下模610和上模620,能够以将导线框400夹在下模610和上模620之间的方式进行固定。
图5是例示导线框400与模具600的空腔的关系的示意图。在图5中,通过双点划线表示模具600的空腔630的外缘。导线框400具有框体410。导线40、41、42支承于该框体410。
这样,在将导线框400载置于模具600的空腔630的状态下,将模具600加热到例如180℃左右,从未图示的注入口(闸口)向空腔630填充树脂。例如,通过被称作转移成型(Transfer Molding)或注射成型(Injection Molding)等的方法,在空腔630中填充树脂并使之固化,能够形成密封体60。
多数情况下,使用热固化性的树脂,作为填充的树脂。因此,在填充了熔融的树脂后使之固化而形成密封体60,之后进行冷却并从模具600取出。
之后,将导线框400的框体410和导线40、41、42切离,从而半导体装置100完成。
图6是表示本实施方式的半导体装置100的另一个制造方法的示意图。即,图6表示使用了压缩成型法的制造方法。
在使用压缩成型法的情况下,在模具600的空腔630之中,预先放入颗粒状或粉末状的树脂660。在压缩成型法中,多数情况下,也使用热固化性树脂。
然后,在空腔630中载置导线框400,例如加热到180℃左右为止。树脂660软化熔融而遍布空腔630,之后,固化而形成密封体60。之后,冷却并从模具600中取出,将导线框400的框体410切离后,半导体装置100完成。
以上,参照图4~图6,对半导体装置100的制造方法进行说明。
在任一方法中,在形成密封体60时都需要例如加热到180℃左右为止、使树脂固化、之后冷却的工序。
在此成为问题的是,冷却工序中的密封体60的热收缩。
若再次返回到图1继续进行说明,则如前所述,半导体装置100具有通过密封体60密封晶片焊盘20的构造。而且,晶片焊盘20之上(晶片焊盘20的被安装面侧的部分)的密封体60的厚度T2比晶片焊盘20之下(晶片焊盘20的被安装面的相反侧的面侧的部分)的密封体60的厚度T1大。例如,厚度T1为0.1~0.5毫米左右,与此相对地,厚度T2为5毫米左右,T2有时也大于等于T1的10倍。
另一方面,晶片焊盘20的热膨胀率比密封体60的热膨胀率小。例如,在密封体60中使用了环氧树脂的情况下,其线膨胀系数为40~80×10-6/℃左右。与此相对,在晶片焊盘20中使用了铜(Cu)的情况下,其线膨胀系数小到16.8×10-6/℃左右。
如果密封体60与晶片焊盘20的膨胀率为相同程度,则其整体能够大致均匀地热膨胀或热收缩。然而,在与密封体60相比,晶片焊盘20的膨胀率较小的情况下,密封体60的热收缩产生不平衡。即,密封体60的热收缩的动作通过晶片焊盘20之上的部分60b和之下的部分60a而被分开。
图7是表示伴随密封体60的热收缩的应力的分布的概念图。
如前所述,密封体60的晶片焊盘20之上的部分60b的厚度T2,比晶片焊盘20之下的部分60a的厚度T1大很多。即,密封体60的晶片焊盘20之上的部分60b的容量(体积)比晶片焊盘20之下的部分60a的容量(体积)大。作为其结果,对与密封体60的热收缩相伴的应力而言,晶片焊盘20之上的部分60b处的应力F2比晶片焊盘20之下的部分60a处的应力Fl大。
晶片焊盘20的热收缩比密封体60小,因此晶片焊盘20之上的部分60b无法与晶片焊盘20一起收缩。作为其结果,对于晶片焊盘20之下的部分60a,施加拉伸应力F3。
晶片焊盘20之下的部分60a的厚度T1较小,所以在冷却时原本要产生收缩的应力F2的地方,进一步施加这种拉伸应力F3后,有在该较薄的部分60a产生裂纹或裂缝,脱落等缺陷60c的情况。
以上说明的热收缩的问题不仅在半导体装置100的制造时产生,在以电力控制等用途使用的半导体装置100的温度上升之后的冷却时,也可能同样产生。
与此相对,在本实施方式中,在晶片焊盘20的侧面、即与晶片焊盘20的被安装面的相反侧的面交叉的面20b上设置有凹凸22。凹凸22比晶片焊盘20的下表面20a的凹凸21大。通过设置这种凹凸22,利用该部分使密封体60的树脂固定,能够抑制拉伸应力F3。即,通过设置凹凸22,在晶片焊盘20的侧面20b上,能够抑制密封体60的树脂的偏离、移动。作为其结果,能够抑制拉伸应力F3被施加至密封体60的晶片焊盘20的下侧的部分60a,能够防止在该较薄的部分60a产生缺陷60c。
在晶片焊盘20的侧面20b设置的凹凸22若以某种程度变大,则对密封体60的树脂进行固定的效果变大,所以是期望的。例如,对于凹凸22的尺寸而言,在表面粗糙度Ra的情况下,设为大于等于下表面20a的凹凸21的Ra的10倍是期望的,凹凸22的深度能够设为例如1毫米左右。
此外,凹凸22的形状需要抑制在侧面20b向上方施加的应力F3。因此,凹凸22的形状也研究为好。
图8是例示凹凸22的形状的示意性局部剖视图。
如图8(a)所示,凹凸22能够在晶片焊盘20的侧面20b上形成为例如大致垂直的槽状。在此,凹部的上侧壁面与侧面20b所成的角度θ例如为90°。
在本实施方式中,需要抑制沿着晶片焊盘20的侧面20b向上方施加的应力F3,所以在减小凹部的上侧侧面与侧面20b所成的角度时,能够将树脂钩挂并固定,能够抑制向应力F3方向的移动。
如图8(b)所示,凹部的上侧壁面与侧面20b所成的角度θ为90°左右,凹部的上侧壁面可以是坡度小的倾斜面。
此外,如图8(c)所示,在将凹部的上侧壁面与侧面20b所成的角度θ设为比90°小的锐角时,抑制树脂相对于应力F3的方向的移动或偏离的效果进一步变大。
凹凸22的形状期望的是,具有在相对于晶片焊盘20的下表面20a平行的方向上延伸的部分。作为凹凸22的形状的一例,能够举出在水平方向(图1、图8的Y方向)上延伸的槽。例如,凹凸22是在与晶片焊盘20平行的方向上延伸的槽。此外,这种槽在Y方向可以是不连续的。或者,凹凸22的形状可以是斑点(spot)状或圆点(dot)状。
如以上说明的那样,根据本实施方式,通过使密封体60的晶片焊盘20的下侧的部分60a的厚度比上侧的部分60b的厚度薄,能够使散热性变得良好。此外,通过使在晶片焊盘20的侧面20b设置的凹凸22比在下表面20a设置的凹凸21大,能够抑制与热收缩相伴的密封体60的缺陷60c。
作为其结果,能够提供一种半导体装置100,其能够以较高的成品率稳定地进行制造,此外在反复进行加热冷却的使用状态下,也能够以较高的可靠性稳定地动作。
接下来,对本发明的第二实施方式进行说明。
图9是例示第二实施方式的半导体装置的示意性剖视图。
半导体装置200的密封体60具有第一部分62和第二部分63。第一部分62包括晶片焊盘20的下侧的部分,即晶片焊盘20的与被安装面相反侧的面侧的部分60a。第二部分63包括晶片焊盘20的上侧的部分,即晶片焊盘20的被安装面侧的部分60b的至少一部分。第一部分62的材料与第二部分63的材料不同。另外,在本案说明书中,所谓的“不同的材料”,例如也包括组分或添加物的量不同的情况。因此,例如在环氧树脂中以不同的浓度添加了填料而得到的材料属于“不同的材料”。
通过使用热传导性良好的材料作为第一部分62的材料,能够提高散热效果。在这种情况下,如果使用更便宜的材料作为第二部分63的材料,则可获得成本下降并且散热效果好的半导体装置200。作为一例,能够设为,使树脂的热传导率提高的填料的含有率在第一部分62中较高,在第二部分63中较低。或者,能够在第一部分使用热传导率高但成本高的树脂,能够在第二部分使用热传导率低但成本低的树脂。
另一方面,在本实施方式中,能够改变第一部分62和第二部分63的线膨胀率。即,通过使用线膨胀率比第一部分62小的树脂作为第二部分63的材料,能够缓和关于图7所述的应力F3的产生。作为其结果,能够抑制晶片焊盘20的下侧的部分60a中的缺陷60c的产生。在这种情况下,有时可以不设置关于第一实施方式所述那样的晶片焊盘20的凹凸21、22。
图10是例示本实施方式的半导体装置200的制造方法的示意图。
本实施方式的半导体装置200能够通过二色成形(double mold)来制造。
具体而言,例如,在模具600上载置导线框400,从在下模610上设置的注入口(闸口)注入树脂670,并从在上模620上设置的注入口(闸口)注入树脂680。在使树脂670以及680中的某一方先注入并固化后,使另一方的树脂注入并固化。树脂670形成密封体60的第一部分62,树脂680形成第二部分63。
图11是例示本实施方式的半导体装置200的另一个制造方法的示意图。
即,图11表示使用了压缩成型法的制造方法。
在使用压缩成型法的情况下,在模具600的空腔630之中,预先放入颗粒状或粉末状的树脂670和树脂680。树脂670被放入导线框400的下侧,树脂680被放入导线框400的上侧。
然后,以在空腔630中载置了导线框400的状态,加热到例如180℃左右。树脂670以及树脂680分别软化熔融,之后固化而形成密封体60。此时,树脂670形成第一部分62,树脂680形成第二部分63。
之后,冷却后从模具600中取出,将导线框400的框体410切离,半导体装置100完成。
通过如以上说明的方法,能够制造第二实施方式的半导体装置200。接下来,对本发明的第三实施方式进行说明。
图12是例示第三实施方式的半导体装置的示意性剖视图。
本实施方式是第一实施方式与二实施方式的组合。即,半导体装置300在晶片焊盘20的下表面20a与侧面20b分别具有凹凸21、22。而且,与第二实施方式同样地,密封体60具有第一部分62和第二部分63。第一部分62包括晶片焊盘20的下侧的部分60a。第二部分63包括晶片焊盘20的上侧的部分60b的至少一部分。
根据本实施方式,通过使密封体60的晶片焊盘20的下侧的部分60a的厚度比上侧的部分60b的厚度薄,能够使散热性变得良好。此外,通过使在晶片焊盘20的侧面20b所设置的凹凸22比在下表面20a所设置的凹凸21大,能够抑制与热收缩相伴的密封体60的缺陷60c。
此外,通过使用热传导性良好的材料作为第一部分62的材料,能够提高散热效果。在这种情况下,如果使用更便宜的材料作为第二部分63的材料,可获得成本下降并且散热效果好的半导体装置200。
另一方面,通过使用线膨胀率比第一部分62小的树脂作为第二部分63的材料,能够缓和在冷却时施加的拉伸应力F3(图7)的产生。作为其结果,与晶片焊盘20的侧面20b的凹凸22的效果相配合,能够进一步可靠地抑制晶片焊盘20的下侧的部分60a上的缺陷60c的产生。
另外,在本案说明书中,“垂直”以及“平行”不仅是严格意义上的垂直以及严格意义上的平行,还包括例如制造工序中的偏差等,只要是实质上垂直以及实质上平行即可。
以上,参照具体例对本发明的实施方式进行了说明。然而,本发明并不限定于这些具体例。例如,关于半导体装置所含的各要素,只要本领域技术人员通过从公知的范围中适当选择来同样地实施本发明,能够获得同样的效果,就包含在本发明的范围中。
此外,在技术上可能的范围内组合了各具体例的任意两个以上的要素的方式,只要包括本发明的主旨也包括于本发明的范围。
除此之外,作为本发明的实施方式,以上述的半导体装置以及其制造方法为基础,本领域技术人员适当进行设计变更而能够实施的全部半导体装置以及其制造方法,只要包括本发明的主旨,也属于本发明的范围。
除此之外,在本发明的思想范畴内,只要是本领域技术人员能够想到各种变更例以及修正例,对于这些变更例以及修正例,也被理解为属于本发明的范围的例子。
对本发明的几个实施方式进行了说明,但这些实施方式是作为例子提示,意图不在于限定发明的范围。这些新的实施方式能够以其他的各种方式实施,在不脱离发明的主旨的范围内,能够进行各种省略、置换、变更。这些实施方式及其变形,包含在发明的范围、主旨中,并且包含在权利要求书记载的发明及其等价的范围中。

Claims (20)

1.一种半导体装置,具备:
散热板;
半导体元件,设置于所述散热板的被安装面上;以及
密封体,将所述散热体以及所述半导体元件包围,所述散热板的与所述被安装面相反侧的面侧的部分的厚度比所述散热板的所述被安装面侧的部分的厚度小,
在所述散热板的与所述被安装面相反侧的所述面上,设置有第一凹凸,
在与所述散热板的与所述被安装面相反侧的所述面交叉的面上,设置有比所述第一凹凸大的第二凹凸。
2.如权利要求1所述的半导体装置,
所述散热板的设置有所述第二凹凸的所述面的面粗糙度,比设置有所述第一凹凸的所述面的面粗糙度大。
3.如权利要求2所述的半导体装置,
所述密封体的线膨胀系数比所述散热板的线膨胀系数大。
4.如权利要求3所述的半导体装置,
所述密封体包括树脂、以及陶瓷的填料。
5.如权利要求4所述的半导体装置,
所述密封体具有:
所述散热板的与所述被安装面相反侧的面侧的第一部分;以及
包括所述散热板的所述被安装面侧的部分的至少一部分的第二部分,
所述第二部分的材料与所述第一部分的材料不同。
6.如权利要求5所述的半导体装置,
所述第一部分的热传导率比所述第二部分的热传导率高。
7.如权利要求6所述的半导体装置,
所述密封体的所述被安装面与散热器热接触。
8.如权利要求6所述的半导体装置,
所述第一部分所含的所述填料的含有率比所述第二部分所含的所述填料的含有率高。
9.如权利要求6所述的半导体装置,
所述第二部分的线膨胀率比所述第一部分的线膨胀率小。
10.如权利要求1所述的半导体装置,
所述散热板的与所述被安装面相反侧的面侧的部分的所述厚度为0.1mm以上且0.5mm以下。
11.如权利要求2所述的半导体装置,
所述散热板的设置有所述第二凹凸的所述面的面粗糙度为设置有所述第一凹凸的所述面的面粗糙度的10倍以上。
12.如权利要求1所述的半导体装置,
所述第二凹凸是在与所述被安装面平行的方向上延伸的槽状。
13.如权利要求1所述的半导体装置,
所述交叉的面与所述第二凹凸的凹部的上侧壁面所成的角度比90°小。
14.如权利要求1所述的半导体装置,还具备:
第一导线,与所述半导体元件电连接;以及
第二导线,与所述散热板电连接。
15.如权利要求1所述的半导体装置,
所述密封体的线膨胀系数比所述散热板的线膨胀系数大。
16.如权利要求1所述的半导体装置,
所述密封体包括樹脂、以及陶瓷的填料。
17.如权利要求1所述的半导体装置,
所述密封体具有:
所述散热板的与所述被安装面相反侧的面侧的第一部分;以及
包括所述散热板的所述被安装面侧的部分的至少一部分的第二部分,
所述第二部分的材料与所述第一部分的材料不同。
18.如权利要求17所述的半导体装置,
所述第一部分的热传导率比所述第二部分的热传导率高。
19.如权利要求1所述的半导体装置,
使所述密封体的与所述被安装面相反侧的面与散热单元热接触而使用。
20.一种半导体装置,具备:
散热板;
半导体元件,设置于所述散热板的被安装面上;以及
密封体,将所述散热板以及所述半导体元件包围,所述散热板的与所述被安装面相反侧的面侧的部分的厚度比所述散热板的所述被安装面侧的部分的厚度小,
所述密封体具有:
所述散热板的与所述被安装面相反侧的面侧的第一部分;以及
包括所述散热板的所述被安装面侧的部分的至少一部分的第二部分,
所述第二部分的材料与所述第一部分的材料不同,
所述第一部分的热传导率比所述第二部分的热传导率高。
CN201410069192.1A 2013-03-22 2014-02-27 半导体装置 Pending CN104064559A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013061149A JP2014187209A (ja) 2013-03-22 2013-03-22 半導体装置
JP2013-061149 2013-03-22

Publications (1)

Publication Number Publication Date
CN104064559A true CN104064559A (zh) 2014-09-24

Family

ID=51484761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410069192.1A Pending CN104064559A (zh) 2013-03-22 2014-02-27 半导体装置

Country Status (4)

Country Link
US (1) US20140284783A1 (zh)
JP (1) JP2014187209A (zh)
CN (1) CN104064559A (zh)
DE (1) DE102013218486A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924884A (zh) * 2016-03-30 2018-04-17 松下知识产权经营株式会社 半导体装置
CN109560048A (zh) * 2017-09-25 2019-04-02 株式会社东芝 半导体模块及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6080305B2 (ja) * 2013-08-21 2017-02-15 新電元工業株式会社 半導体装置の製造方法、半導体装置及びリードフレーム
KR20160138299A (ko) 2014-05-14 2016-12-02 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법
CN105789156A (zh) * 2016-04-22 2016-07-20 珠海格力电器股份有限公司 一种igbt模块组件
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
JP2018170333A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
DE112019001311T5 (de) * 2018-03-12 2020-12-10 Rohm Co., Ltd. Halbleiterbauteil und montagestruktur für halbleiterbauteil
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
WO2019229829A1 (ja) * 2018-05-29 2019-12-05 新電元工業株式会社 半導体モジュール
CN114846918A (zh) * 2019-12-20 2022-08-02 株式会社村田制作所 电子部件模块以及电子部件模块的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041902A (en) * 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
WO1996027903A1 (en) * 1995-03-06 1996-09-12 National Semiconductor Corporation Heat sink for integrated circuit packages
US5701034A (en) * 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
TW447096B (en) * 2000-04-01 2001-07-21 Siliconware Precision Industries Co Ltd Semiconductor packaging with exposed die
JP2003007933A (ja) * 2001-06-27 2003-01-10 Denso Corp 樹脂封止型半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0362844A (ja) * 1989-02-27 1991-03-18 Shin Etsu Chem Co Ltd 半導体封止用エポキシ樹脂組成物及び半導体装置
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041902A (en) * 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
US5701034A (en) * 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
WO1996027903A1 (en) * 1995-03-06 1996-09-12 National Semiconductor Corporation Heat sink for integrated circuit packages
TW447096B (en) * 2000-04-01 2001-07-21 Siliconware Precision Industries Co Ltd Semiconductor packaging with exposed die
JP2003007933A (ja) * 2001-06-27 2003-01-10 Denso Corp 樹脂封止型半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924884A (zh) * 2016-03-30 2018-04-17 松下知识产权经营株式会社 半导体装置
CN107924884B (zh) * 2016-03-30 2022-02-18 松下知识产权经营株式会社 半导体装置
CN109560048A (zh) * 2017-09-25 2019-04-02 株式会社东芝 半导体模块及其制造方法
CN109560048B (zh) * 2017-09-25 2023-08-22 株式会社东芝 半导体模块及其制造方法

Also Published As

Publication number Publication date
US20140284783A1 (en) 2014-09-25
DE102013218486A1 (de) 2014-09-25
JP2014187209A (ja) 2014-10-02

Similar Documents

Publication Publication Date Title
CN104064559A (zh) 半导体装置
US9716072B2 (en) Power semiconductor device and method of manufacturing the same
JP5563918B2 (ja) 回路装置の製造方法
US8624408B2 (en) Circuit device and method of manufacturing the same
CN104821302A (zh) 半导体装置
JP6469660B2 (ja) 半導体装置の製造方法
CN104795337A (zh) 电力用半导体装置及其制造方法
JP5623367B2 (ja) 半導体装置および半導体装置モジュール
US9978662B2 (en) Semiconductor device and manufacturing method for same
KR101490751B1 (ko) 반도체장치 및 그 제조방법
US10790242B2 (en) Method of manufacturing a semiconductor device
JP6012531B2 (ja) 半導体装置
JP2013004848A (ja) 半導体装置およびその製造方法
JP7387059B2 (ja) 半導体装置および半導体装置の製造方法
CN102347308B (zh) 电路装置
JP2014120619A (ja) 半導体装置及びその製造方法
JP2016096263A (ja) パワー半導体装置およびその製造方法ならびに絶縁基板部
JP2008004971A (ja) 半導体装置およびその製造方法
CN112928092A (zh) 半导体装置和半导体装置的制造方法
JP2018082005A (ja) 半導体装置
JP2013062396A (ja) 半導体装置とその製造方法
JP2013098247A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140924

WD01 Invention patent application deemed withdrawn after publication