CN104051342B - 互补式金属氧化物半导体应用中移除栅极盖罩层的方法 - Google Patents

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Abstract

本发明涉及一种互补式金属氧化物半导体应用中移除栅极盖罩层的方法，其中，在此所揭露的一个例示方法包含下列步骤：形成屏蔽层，其覆盖P型晶体管以及暴露N型晶体管的至少栅极盖罩层；经由该屏蔽层执行第一蚀刻工艺以移除该N型晶体管的该栅极盖罩的一部分，藉此定义该N型晶体管的缩减厚度栅极盖罩层；移除该屏蔽层；以及对该P型晶体管和该N型晶体管执行共同的第二蚀刻工艺，以移除该P型晶体管的栅极盖罩层以及该N型晶体管的缩减厚度栅极盖罩。

Description

互补式金属氧化物半导体应用中移除栅极盖罩层的方法
技术领域
一般而言，本发明是涉及精密半导体装置的制造，且特别是涉及移除采用互补式金属氧化物半导体的集成电路产品中的栅极盖罩层的各种方法。
背景技术
制造先进的集成电路，譬如中央处理器（CPU）、储存装置、特殊用途集成电路（ASIC）诸如此类的集成电路，需要依照指定的电路布局，在给定的芯片面积上形成大量的电路组件。金属氧化物场效晶体管（MOSFET或FET）代表一种重要的电路组件类型，其实质决定集成电路的效能。FET（NFET或PFET）为一种装置，其典型包含源极区、漏极区、位于源极区和漏极区之间的信道区、位于信道区之上的栅极电极。栅极绝缘层是位于栅极电极与形成于基板中的信道区域之间。与源极和漏极区有电性接触，而流过FET的电流是藉由控制施加于栅极电极的电压而受到控制。若施加于栅极电极的电压超过晶体管的临界电压(threshold voltage)，则没有电流流过装置（忽略不想要的、极小的漏电流）。然而，当施加于栅极电极的电压超过晶体管的临界电压时，信道区变成导电，而允许电流经由信道区在源极区和漏极区之间流动。传统上，FET一直是实质平坦的装置，但相似的操作原理适用于更多三维FET结构，通常称为FinFET的装置。
许多集成电路产品是利用NFET和PFET装置二者形成，也就是，所述产品是利用所谓的CMOS（互补式金属氧化物半导体）技术制造。图1A至图1D描绘用于形成包含例示PFET晶体管10P和例示NFET晶体管10N的半导体产品或装置10的一个例示先前技术工艺流程。如图1A所示，工艺是以在基板12被例示浅沟槽隔离结构13分隔的区域中及之上形成PFET晶体管10P和NFET晶体管10N的例示栅极结构14而开始。栅极结构14一般包含栅极绝缘层14A和一个或多个导电栅极电极层14B。由例如氮化硅的材料制成的栅极盖罩层16是形成在栅极结构14之上。例示侧壁间隔物18也描绘在图1A中，其由例如氮化硅的材料制成。在此所描绘的栅极结构14的用意为概要图标且本质上为代表性，因为用于栅极结构14的构造材料针对PFET晶体管10P者可不同于针对NFET晶体管10N者，例如，PFET晶体管10P可具有多个导电金属层等等。栅极绝缘层14A可由各种材料构成，例如二氧化硅、氧氮化硅高k（k值大于7）绝缘材料等等。栅极电极层14B可由一个或多个导电材料层构成，例如多晶硅、非晶硅、金属等等。图1A所描绘的结构可藉由执行各种已知技术形成。例如，构成栅极绝缘层14A、栅极电极层14B和栅极盖罩层16的材料层可以毯覆沉积（blanket-deposited）在基板12之上，之后，经由图案化屏蔽层（未图标）执行一个或多个蚀刻工艺以定义描绘在图1A中的基本栅极结构14和栅极盖罩层16。间隔物18可以藉由执行共形沉积工艺以在整个装置沉积间隔物材料层然后执行非等向性(anisotropic)蚀刻工艺而形成。一般而言，间隔物18和栅极盖罩层16用来在加工操作继续时保护装置10P、10N的栅极结构14。重要的是，工艺流程在此时，在PFET装置10P和NFET装置10N二者上的栅极盖罩层16具有大约相同的厚度，例如大约40至50nm，视特定应用而定。
图1B描绘的是已执行数个工艺操作之后的装置10。将不会描绘或描述被执行用来植入装置10P、10N的源极/漏极区的各种掺质材料的各种已知工艺操作（例如屏蔽和离子植入工艺），因为它们和在此所述的习知制造技术上的问题或在此所述针对此类问题的解决方案都没有密切关联。在图1B所描绘的制造点，会对NFET晶体管10N执行一个或多个离子植入工艺，以在基板12中形成各种掺杂区（未图标）。接着，形成示意描绘的屏蔽层20，例如光阻屏蔽或硬屏蔽材料（像是氮化硅），以利于覆盖NFET晶体管10N及暴露PFET晶体管10P用于进一步加工。然后，经由屏蔽层20执行一个或多个蚀刻工艺，以在基板12中最终会形成PFET晶体管10P的源极/漏极区的面积中定义凹部22。凹部22的深度和形状可依特定应用而改变。在一个范例中，可藉由执行初始干非等向性蚀刻工艺然后执行湿蚀刻工艺而形成凹部22。图1B描绘在执行外延(epitaxial)沉积工艺而在凹部22中形成外延硅/锗（SiGe）区24之后的装置10。在所描绘的范例中，SiGe区24可藉由执行广为人知的外延沉积工艺而形成。
重要的是，在形成凹部22和SiGe区24的工艺期间，PFET装置10P上有某些栅极盖罩层16和间隔物18被消耗，而NFET装置10N在此工艺操作期间受到屏蔽层20保护。藉由在PFET装置10P上的凹入栅极盖罩层16R和凹入间隔物18R来表示这些结构的消耗。PFET装置10P上的原始栅极盖罩层16在这些工艺操作期间的消耗量可依特定应用和精确的工艺流程而改变。在某些情况中，凹入栅极盖罩层16R可大约为原始栅极盖罩层16的初始厚度的二分之一。凹入间隔物18R的厚度和整体高度在这些工艺操作期间也已被缩减，也就是，间隔物18R相对于凹入栅极盖罩层16R的上表面向下降。
图1C描绘的是已执行数个工艺操作之后的装置10。首先，移除屏蔽层20。之后，邻接间隔物18R、18形成牺牲侧壁间隔物26。可藉由沉积间隔物材料层（例如二氧化硅）形成牺牲侧壁间隔物26然后执行非等向性蚀刻工艺。最终，栅极盖罩层16R、16将被移除而暴露栅极电极14B，使得金属硅化物区可形成在栅极电极14B上。牺牲侧壁间隔物26的目的是用以保护在栅极盖罩移除工艺期间较薄的侧壁间隔物18R、18，因为侧壁间隔物18R、18通常是由与栅极盖罩层16R、16相同的材料（例如氮化硅）制成。
图1D描绘的是已执行数个工艺操作之后的装置10。首先，执行栅极盖罩蚀刻工艺以移除栅极盖罩层16R、16以及暴露下方栅极电极14B用于进一步加工。在此栅极盖罩蚀刻工艺期间，牺牲侧壁间隔物26保护侧壁间隔物18R、18。之后，执行另一蚀刻工艺以移除牺牲侧壁间隔物26。这些工艺操作造成图1D所描绘的结构。栅极盖罩蚀刻工艺必须被执行足够时间以确保在NFET装置10N上的较厚的栅极盖罩层16完全被移除。重要的是，由于PFET装置上的凹入栅极盖罩层16R的厚度缩减，所以栅极盖罩蚀刻工艺会消耗掉PFET装置上甚至更多的凹入间隔物18R。PFET装置10P上的间隔物18X表示凹入间隔物18R的额外消耗。NFET装置10N上的间隔物18也在栅极盖罩蚀刻期间受到某些侵蚀。NFET装置10N上的凹入间隔物18的尺寸缩减是以18N来表示。不过，由于在NFET装置10N上有较厚的栅极盖罩层16，所以在NFET装置10N上消耗掉的间隔物材料量远小于PFET装置上消耗掉的间隔物材料量，如图1D所示。应注意到，已消耗掉PFET装置10P上足够的间隔物材料，使得栅极电极14B的部分侧面被暴露出来，如箭头30所指的区域。
具有图1D所示的结构的装置可能会因为几个原因而有问题。首先，PFET装置10P上过于下降的间隔物（如间隔物18X）可能导致装置效能降低以及加工不稳定性提高，因为这种过于下降的量可能随着晶圆的不同而有所改变。PFET装置10P上过于下降的间隔物材料可能会因为栅极电极14B的暴露侧壁而导致不想要的掺质被植入PFET装置10P的信道区中，例如，环状植入（halo implant）所用的掺质可能无意间被植入PFET装置10P的信道区中。另一个问题可能发生在形成金属硅化物区于栅极电极14B上时。理想上，栅极电极上的金属硅化物区将只形成在栅极电极14B的顶面上。因此，NFET装置10N的栅极电极14B表示用于开始硅化工艺的理想情况，也就是，只有暴露栅极电极的上表面。相较之下，由于过度消耗PFET装置10P的间隔物材料，以及造成PFET装置10P的栅极电极14B的侧壁暴露，所以对于PFET装置10P而言，金属硅化物材料会形成在栅极电极的顶部上以及（至少某种程度地）在栅极电极的暴露侧壁上。在非预期的区域中产生这种较大的硅化物材料区可能会导致装置效能降低及/或由于电性短路而完全失效。
本揭露内容是涉及在采用CMOS技术的集成电路产品中移除栅极盖罩层的各种新颖方法，其可避免或至少减低上述的一个或多个问题的影响。
发明内容
下文提出本发明的简化概述，以便提供本发明某些方面的基本了解。此概述并非本发明广泛的详尽综论。其无意用来识别本发明的关键或重要组件，或用来描绘本发明的范畴。其唯一目的是以简化形式呈现一些概念作为稍后更详细说明的引言。
一般而言，本揭露涉及移除采用CMOS技术的集成电路产品中的栅极盖罩层的各种方法。在此所揭露的一个例示方法包含下列步骤：形成屏蔽层，其覆盖P型晶体管以及暴露N型晶体管的至少栅极盖罩层；经由该屏蔽层执行第一蚀刻工艺以移除该N型晶体管的该栅极盖罩的一部分，藉此定义该N型晶体管的缩减厚度栅极盖罩层；移除该屏蔽层；以及对该P型晶体管和该N型晶体管执行共同的第二蚀刻工艺，以移除该P型晶体管的栅极盖罩层以及该N型晶体管的缩减厚度栅极盖罩。
在此揭露的另一例示方法包含：形成P型晶体管和N型晶体管，其中，所述晶体管的各者具有栅极盖罩层，以及其中，该P型晶体管的该栅极盖罩层具有小于该N型晶体管的该栅极盖罩层的厚度的厚度；形成屏蔽层，其覆盖该P型晶体管以及暴露该N型晶体管的至少该栅极盖罩层；经由该屏蔽层执行第一蚀刻工艺以移除该N型晶体管的该栅极盖罩层的一部分，藉此定义该N型晶体管的缩减厚度栅极盖罩层；移除该屏蔽层；以及对该P型晶体管和该N型晶体管执行共同的第二蚀刻工艺，以移除该P型晶体管的该栅极盖罩层以及该N型晶体管的该缩减厚度栅极盖罩层。
在此揭露的又一例示方法包含：形成PFET晶体管和NFET晶体管，其中，所述晶体管的各者具有大约相同初始厚度的栅极盖罩层；形成第一屏蔽层，其覆盖该NFET晶体管同时暴露该PFET晶体管；在该第一屏蔽层就定位后，对该PFET晶体管执行至少一个第一蚀刻工艺操作，以缩减该PFET晶体管的该栅极盖罩层的厚度，藉此定义该PFET晶体管的缩减厚度栅极盖罩层；移除该第一屏蔽层；形成第二屏蔽层，其覆盖该PFET晶体管以及暴露该NFET晶体管的至少该栅极盖罩层；经由该第二屏蔽层执行第二蚀刻工艺以移除该NFET晶体管的该栅极盖罩层的一部分，藉此定义该NFET晶体管的缩减厚度栅极盖罩层；移除该第二屏蔽层；以及对该PFET晶体管和该NFET晶体管执行共同的第三蚀刻工艺，以移除该PFET晶体管的该栅极盖罩层以及该NFET晶体管的该缩减厚度栅极盖罩层。
附图说明
通过参照以下叙述结合附图可了解本揭示内容，其中，相同的组件符号识别相似的组件，且其中：
图1A至图1D描绘用于在采用CMOS技术的集成电路产品中移除栅极盖罩层的一个例示习知工艺流程；以及
图2A至图2F描绘本文所揭露的用于在采用CMOS技术的集成电路产品中移除栅极盖罩层的新颖方法的各种范例。
虽然此处所揭示的发明目标内容易受到各种修改和替代形式的影响，但是所述发明目标内容的特定实施例已通过图式中实例的方式显示并予以详细说明。然而，应了解到此处特定实施例的说明并非意图限制本发明于所揭示的特定形式，反之，本发明将涵盖所有落于由所附的权利要求书所界定的精神和范围内的所有修改、等效者、和变化者。
主要组件符号说明
10、100 半导体产品或装置
10N、100N NFET晶体管、NFET装置
10P、100P PFET晶体管、PFET装置
12、112 基板
13、113 浅沟槽隔离结构
14、114 栅极结构
14A、114A 栅极绝缘层
14B、114B 栅极电极层、栅极电极
16、116 栅极盖罩层
16R、116R 凹入栅极盖罩层
18、118 间隔物、侧壁间隔物
18N 凹入间隔物的尺寸缩减
18R、118R 凹入间隔物
18X 凹入间隔物的额外消耗
20、120 屏蔽层
22、122 凹部
24、124 SiGe区
26、126 牺牲侧壁间隔物
116X 缩减厚度的栅极盖罩层。
具体实施方式
以下描述本发明的各种例示实施例。为求清楚，在此说明书中并无描述实际实作的所有特征。当然，应了解到，在开发任何此种实际实施例时，会做出许多实作特定的决定来达到开发者的特定目标，例如符合系统相关和商业相关的限制，这会依实作而有所改变。此外，将了解到，此种开发可能复杂且耗时，但对受益于此揭露内容的本领域技术人员而言仍将会是例行工作。
现将参照附加图式叙述本发明。各种结构、系统和装置是示意地描绘在图式中仅用于说明，从而不会被本领域技术人员所熟知的细节模糊本发明。不过，仍包含随附图式来叙述及说明本发明的例示范例。在此所使用的字词和用语应被解读和理解为具有与本领域技术人员所理解的字词和用语一致的意义。在此所一致使用的字词和用语并非意图暗示该字词和用语有特殊定义，也就是不同于本领域技术人员所理解的习惯用语的定义。就意图具有特殊意义的字词和用语而言，也就是不同于本领域技术人员所理解的意义，此种特殊定义将在说明书中以定义的方式明确提出，其直接且明确地提供字词或用语的特殊定义。
本发明涉及移除采用CMOS技术的集成电路产品中的栅极盖罩层的各种方法。此种新颖工艺流程可能倾向于降低制造成本及加工复杂度以及可能倾向于至少减少某些与先前叙述的例示习知工艺流程相关的问题。如本领域技术人员在完成阅读本发明后将立刻明白的是，在此所叙述的新颖方法可用于采用基于CMOS技术的各种装置中，包含（但不限于）逻辑装置、内存装置等等。现将参照图2A至图2F更详细描述在此所揭露的新颖方法与装置的各种例示实施例。
图2A是例示集成电路产品或装置100在早期制造阶段时的简化图。装置100包含形成在例示半导体基板112中和之上的例示PFET晶体管100P和例示NFET晶体管100N。基板112可具有各种配置，例如所示的块体硅配置。基板112也可具有绝缘体上覆硅（SOI）配置，其包含块体硅层、埋藏绝缘层和主动层，其中，半导体装置是形成在主动层中和之上。基板112也可由硅以外的材料制成。因此，用语“基板”或“半导体基板”应理解为涵盖所有形式的半导体结构和所有半导体材料。将不会描绘或叙述被用来植入各种掺质材料于装置100P、100N的源极/漏极区的各种已知工艺操作，例如屏蔽及离子植入工艺，因为它们与在此所揭露的新颖方法并无特定关联。
图2A描绘在大约对应于图1A所示的制造点时的装置100。也就是说，PFET晶体管100P和NFET晶体管100N的例示栅极结构114已形成在基板112中被例示浅沟槽隔离结构113分隔的区域中和之上。栅极结构114一般包含例示栅极绝缘层114A和一个或多个导电栅极电极层114B。由例如氮化硅的材料制成的栅极盖罩层116是置于每个栅极结构114之上。由例如氮化硅的材料制成的例示侧壁间隔物118也描绘在图2A中。
在此所示的栅极结构114为示意性且本质上为代表性，因为对于PFET晶体管100P和NFET晶体管100N，栅极结构114中所用的材料可能不同，例如PFET晶体管100P可具有多个导电金属层等等。栅极绝缘层114A可由各种材料构成，例如二氧化硅、氧氮化硅、高k（k值大于7）绝缘材料等等。栅极电极层114B可由一个或多个导电材料层构成，例如多晶硅、非晶硅、金属等等。图2A所示的结构可藉由执行各种已知技术形成。例如，构成栅极绝缘层114A、栅极电极层114B和栅极盖罩层116的材料层可毯覆沉积在基板112之上，之后经由图案化屏蔽层（未图标）执行一个或多个蚀刻工艺以定义图2A中所示的基本栅极结构114和栅极盖罩层116。藉由执行共形沉积工艺以在整体装置沉积间隔物材料层然后执行非等向性蚀刻工艺，从而形成间隔物118。一般而言，间隔物118和栅极盖罩层116作用成当加工操作继续时保护装置100P、100N的栅极结构114。重要的是，在工艺流程的此点，在PFET装置100P和NFET装置100N二者上的栅极盖罩层116具有相同的大约厚度，例如大约40至50nm，依特定应用而变。
图2B描绘已执行数个工艺操作之后的装置100。在图2B所描绘的制造点时，会对NFET晶体管100N执行一个或多个离子植入工艺以在基板112中形成各种掺杂区（未图标）。接着，形成示意描绘的屏蔽层120（例如光阻屏蔽或硬屏蔽材料（例如氮化硅））以便覆盖NFET晶体管100N以及暴露PFET晶体管100P用于进一步加工。然后，执行一个或多个蚀刻工艺以在基板112中最终将形成PFET晶体管100P的源极/漏极区的面积中定义凹部122。凹部122的深度和形状可依特定应用而改变。在一个范例中，可藉由执行初始干非等向性蚀刻工艺然后执行湿蚀刻工艺而形成凹部122。图2B描绘在执行外延沉积工艺而在凹部122中形成外延硅/锗（SiGe）区124之后的装置100。在所描绘的范例中，SiGe区124可藉由执行广为人知的外延沉积工艺而形成。
重要的是，在图2B所示的制造点时，在形成凹部122和SiGe区124的工艺期间，PFET装置100P上有某些栅极盖罩层116和间隔物118被消耗。藉由在PFET装置100P上的凹入栅极盖罩层116R和凹入间隔物118R来表示这些结构的消耗。PFET装置100P上的原始栅极盖罩层116在这些工艺操作期间的消耗量可依特定应用和精确的工艺流程而改变。在某些情况中，凹入栅极盖罩层116R可大约为原始栅极盖罩层116的初始厚度的二分之一。凹入间隔物118R的厚度和整体高度在这些工艺操作期间也已被缩减，也就是，间隔物118R相对于凹入栅极盖罩层116R的上表面向下降。
图2C描绘的是已执行数个工艺操作之后的装置100。首先，移除屏蔽层120。之后，邻接间隔物118R、118形成牺牲侧壁间隔物126。可藉由沉积间隔物材料层（例如二氧化硅）形成牺牲侧壁间隔物126然后执行非等向性蚀刻工艺。最终，栅极盖罩层116R、116将被移除而暴露栅极电极114B，使得金属硅化物区可形成在栅极电极114B上。牺牲侧壁间隔物126的目的是用以保护在栅极盖罩移除工艺期间较薄的侧壁间隔物118R、118，因为侧壁间隔物118R、118通常是由与栅极盖罩层116R、116相同的材料（例如氮化硅）制成。
图2D描绘的是已执行数个工艺操作之后的装置100。首先，形成示意描绘的屏蔽层150（例如光阻屏蔽或硬屏蔽材料）以便覆盖PFET晶体管100P以及暴露NFET晶体管100N用于进一步加工。然后，对暴露的NFET装置100N执行部分栅极盖罩蚀刻工艺152以移除或消耗NFET装置100N的初始栅极盖罩层116的原始厚度的一部分。在此部分栅极盖罩蚀刻工艺152期间，NFET装置100N上的牺牲侧壁间隔物126保护侧壁间隔物118的外部。NFET装置100N上现在缩减厚度的栅极盖罩层116X是表示在部分栅极盖罩蚀刻工艺152期间消耗掉一部分初始栅极盖罩层。NFET装置100N上的间隔物118在部分栅极盖罩蚀刻工艺152期间也受到某些侵蚀，如图2D所示。初始栅极盖罩层116在部分栅极盖罩蚀刻工艺152期间的消耗量可依特定应用而改变。在一个例示实施例中，可执行部分栅极盖罩蚀刻工艺152一段时间，使得NFET装置100N上缩减厚度的栅极盖罩层116X的厚度大约等于PFET装置100P上缩减厚度的栅极盖罩层116R的厚度。在一个例示实施例中，部分栅极盖罩蚀刻工艺152可以是计时的反应性离子蚀刻工艺。
图2E描绘的是已执行数个工艺操作之后的装置100。首先，移除屏蔽层150。之后，对装置100P、100N二者执行共同栅极盖罩蚀刻工艺154以分别移除缩减厚度的栅极盖罩层116R、116X，藉此暴露下方栅极电极114B的上表面用于进一步加工。在此共同栅极盖罩蚀刻工艺154期间，牺牲侧壁间隔物126保护侧壁间隔物118R、118。
之后，如图2F所示，执行另一蚀刻工艺以移除牺牲侧壁间隔物126。在工艺中的此时，可执行传统制造工艺以完成装置100的制造。例如，可在栅极电极上形成金属硅化物区，可在装置之上形成各种导电接触件、线和孔等等。
以上所揭示的特定实施例仅作例示用，因为对于熟悉本领域的技术人员而言，借助此处的教示而能以不同但等效的方式修改及实施本发明是显而易见的。例如，以上所提出的工艺步骤可以不同顺序执行。再者，除了附加的权利要求书所叙述者外，在此所示的架构或设计细节并非意欲限制。因此，很明显的是，可在本发明的精神和范畴内改变或修改以上所揭示的特定实施例以及所想到的所有这样变化。由此，本发明所要求保护者是如附加的权利要求书所提出者。

Claims (13)

1.一种制造半导体装置的方法，包括：
形成牺牲侧壁间隔物邻接于P型晶体管及N型晶体管的各者的栅极结构，其中该牺牲侧壁间隔物的材料具有相对于栅极盖罩层的材料的蚀刻选择性，该栅极盖罩层形成在该P型晶体管及该N型晶体管的各者的该栅极结构上方；
形成屏蔽层，其覆盖该P型晶体管以及至少暴露该N型晶体管的该栅极盖罩层；
经由该屏蔽层执行第一蚀刻工艺，相对于该N型晶体管的该牺牲侧壁间隔物以选择性地移除该N型晶体管的该栅极盖罩的一部分，藉此定义该N型晶体管的缩减厚度栅极盖罩层；
移除该屏蔽层；以及
对该P型晶体管和该N型晶体管执行共同的第二蚀刻工艺，相对于个别该N型晶体管及该P型晶体管的该牺牲侧壁间隔物以选择性地移除该P型晶体管的该栅极盖罩层以及该N型晶体管的该缩减厚度栅极盖罩层。
2.根据权利要求1所述的方法，其中，该P型晶体管是PFET晶体管，以及该N型晶体管是NFET晶体管。
3.根据权利要求1所述的方法，其中，在执行该第一蚀刻工艺之后，该N型晶体管的该缩减厚度栅极盖罩层具有大约等于该P型晶体管的该栅极盖罩层的厚度。
4.根据权利要求1所述的方法，其中，该N型晶体管和该P型晶体管的各者的该栅极盖罩层的该材料是由氮化硅构成。
5.根据权利要求1所述的方法，其中，该N型晶体管和该P型晶体管的各者的该栅极结构包括由多晶硅或非晶硅构成的栅极电极。
6.根据权利要求1所述的方法，其中，该屏蔽层是图案化光阻屏蔽层或图案化硬屏蔽层。
7.一种制造半导体装置的方法，包括：
形成P型晶体管和N型晶体管，其中，所述晶体管的各者包括栅极结构及形成在该栅极结构上方的栅极盖罩层，该P型晶体管的该栅极盖罩层具有小于该N型晶体管的该栅极盖罩层的厚度；
形成牺牲侧壁间隔物邻接于该P型晶体管的该栅极结构及该栅极盖罩层以及邻接于该N型晶体管的该栅极结构及该栅极盖罩层，其中该牺牲侧壁间隔物的材料具有相对于该P型晶体管及该N型晶体管的各者的该栅极盖罩层的材料的蚀刻选择性；
形成屏蔽层，其覆盖该P型晶体管以及暴露该N型晶体管的至少该栅极盖罩层；
经由该屏蔽层执行第一蚀刻工艺，相对于该N型晶体管的该牺牲侧壁间隔物以选择性地移除该N型晶体管的该栅极盖罩层的一部分，藉此定义该N型晶体管的缩减厚度栅极盖罩层；
移除该屏蔽层；以及
对该P型晶体管和该N型晶体管执行共同的第二蚀刻工艺，相对于个别该N型晶体管及该P型晶体管的该牺牲侧壁间隔物以选择性地移除该P型晶体管的该栅极盖罩层以及该N型晶体管的该缩减厚度栅极盖罩层。
8.根据权利要求7所述的方法，其中，该P型晶体管是PFET晶体管，以及该N型晶体管是NFET晶体管。
9.根据权利要求7所述的方法，其中，在执行该第一蚀刻工艺之后，该N型晶体管的该缩减厚度栅极盖罩层具有大约等于该P型晶体管的该栅极盖罩层的厚度。
10.根据权利要求7所述的方法，其中，该N型晶体管和该P型晶体管的各者的该栅极结构包括由多晶硅或非晶硅构成的栅极电极。
11.一种制造半导体装置的方法，包括：
形成PFET晶体管和NFET晶体管，其中，所述晶体管的各者包括栅极结构及形成在该栅极结构上方的栅极盖罩层，个别的该栅极盖罩层具有大约相同初始厚度；
形成第一屏蔽层，其覆盖该NFET晶体管且暴露该PFET晶体管；
在该第一屏蔽层就定位后，对该PFET晶体管执行至少一个第一蚀刻工艺操作，以缩减该PFET晶体管的该栅极盖罩层的厚度，以及藉此定义该PFET晶体管的缩减厚度栅极盖罩层；
移除该第一屏蔽层；
在移除该第一屏蔽层后，形成牺牲侧壁间隔物邻接于该PFET晶体管的该栅极结构及该缩减厚度栅极盖罩层以及邻接于该NFET晶体管的该栅极结构及该栅极盖罩层，其中该牺牲侧壁间隔物的材料具有相对于该NFET晶体管的该栅极盖罩层及该PFET晶体管的该缩减厚度栅极盖罩层的材料的蚀刻选择性；
在形成该牺牲侧壁间隔物后，形成第二屏蔽层，其覆盖该PFET晶体管以及暴露该NFET晶体管的至少该栅极盖罩层；
经由该第二屏蔽层执行第二蚀刻工艺，相对于该NFET晶体管的该牺牲侧壁间隔物以选择性地移除该NFET晶体管的该栅极盖罩层的一部分，藉此定义该NFET晶体管的缩减厚度栅极盖罩层；
移除该第二屏蔽层；以及
对该PFET晶体管和该NFET晶体管执行共同的第三蚀刻工艺，相对于个别该PFET晶体管及该NFET晶体管的该牺牲侧壁间隔物以选择性地移除该PFET晶体管的该缩减厚度栅极盖罩层以及该NFET晶体管的该缩减厚度栅极盖罩层。
12.根据权利要求11所述的方法，其中，在执行该第二蚀刻工艺之后，该NFET晶体管的该缩减厚度栅极盖罩层具有厚度大约等于该PFET晶体管的该缩减厚度栅极盖罩层的厚度。
13.根据权利要求11所述的方法，其中，该PFET晶体管及该NFET晶体管的各者的该栅极结构包括由多晶硅或非晶硅构成的栅极电极。
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