CN109524299B - 栅极结构的制造方法 - Google Patents

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Abstract

本发明公开了一种栅极结构的制造方法，包括步骤：步骤一、依次形成包括高介电常数层栅介质层、多晶硅层和第一氮化硅层；步骤二、进行光刻刻蚀形成栅极结构；步骤三、形成防止高介电常数层对外部产生污染的保护层；步骤四、形成氧化硅侧墙和氮化硅侧墙；步骤五、将氮化硅侧墙刻蚀低于等于多晶硅栅的顶部表面；步骤六、采用湿法刻蚀工艺将暴露出来的氧化硅侧墙去除；步骤七、采用全面干法刻蚀工艺对暴露出来的保护层刻蚀到低于等于多晶硅栅的顶部表面；步骤八、进行氮化硅湿法刻蚀工艺第一氮化硅层去除。本发明能防止栅极结构侧面的高介电常数层的保护层在栅极结构的顶部形成突出的栅栏结构，从而能防止突出的保护层的剥落。

Description

栅极结构的制造方法
技术领域
本发明涉及一种半导体制集成电路制造方法，尤其是涉及一种栅极结构的制造方法。
背景技术
随着物联网技术的兴起，便携式可穿戴设备的发展，人们对低功耗产品的需求逐渐增加，这就需要研发大量的低功耗芯片,降低芯片的操作电压可以有效的减少功耗。全耗尽型绝缘衬底上的硅(Fully Depleted-Silicon-On-Insulator，FDSOI)器件的顶层硅会全部被耗尽，这样就会的得到全耗尽的沟道区，具有较好的隔离特性及短沟道效应，较低的结漏电，较好随机掺杂波动(random dopant fluctuation，RDF)特性，器件的均匀性能得到很大的改善以及还能实现灵活的背栅操作，器件的工作电压能降到0.4V,器件的漏电流小于0.1pA/μm,非常适合低功耗产品的开发。
为了降低RDF特性，FDSOI器件的沟道区的掺杂浓度非常低，沟道区的掺杂浓度降低会增加器件的阈值电压；为了得到合适的阈值电压，这就需要引入高介电常数(HK)材料来调整功函数即降低阈值电压，从而调整器件的阈值电压。引入高介电常数层之后，从工艺生产的角度，在栅极结构形成之后，需要沉积一层保护层薄膜把HK材料覆盖起来，防止对器件外的机台及其他产品造成污染；通常，由于机台的限制，保护层沉积一层SiCN薄膜实现，这种薄膜不同于正常的SiN，磷酸无法腐蚀这层薄膜，因此在用磷酸去除栅极结构顶部的氮化硅硬掩膜时，在栅极结构的顶部会形成栅栏(fence)，突出的栅栏在后续的工艺中可能会形成剥落(peeling)缺陷，从而影响产品的良率。
如图1A至图1C所示，是现有栅极结构的制造方法的各步骤中的器件结构示意图，现有栅极结构的制造方法包括如下步骤：
步骤一、如图1A所示，在半导体衬底101上依次形成栅介质层102、多晶硅层103和第一氮化硅层104，所述栅介质层102中包括高介电常数层102b。
所述半导体衬底101为FDSOI衬底，包括：底部支撑衬底101a、绝缘埋层101b和顶部半导体层101c，所述顶部半导体层101c为全耗尽结构。更优选择为，所述底部支撑衬底101a为底部支撑硅衬底，所述绝缘埋层101b为氧化硅埋层，所述顶部半导体层101c为顶部硅层。
所述栅介质层102由栅氧化层102a和高介电常数层102b叠加而成。
所述高介电常数层102b的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
步骤二、如图1A所示，采用光刻工艺定义出栅极结构的形成区域，采用刻蚀工艺依次对所述第一氮化硅层104、所述多晶硅层103和所述栅介质层102进行刻蚀形成由仅位于所述栅极结构的形成区域的由所述栅介质层102、多晶硅栅103和所述第一氮化硅层104叠加而成的所述栅极结构，所述多晶硅栅103由刻蚀后的所述多晶硅层103组成。
所述栅极结构所覆盖的所述顶部半导体层101c形成沟道区，通过降低所述沟道区的掺杂浓度提高器件的RDF特性，通过所述栅介质层102中的所述高介电常数层102b调节器件的阈值电压并补偿所述沟道区的掺杂浓度降低对阈值电压的影响，即所述高介电常数层102b会降低器件的阈值电压，补偿沟道区的掺杂浓度降低对阈值电压增加的影响。
步骤三、如图1B所示，在所述栅极结构的侧面形成保护层105，所述保护层105从所述栅极结构的侧面将所述栅介质层102中的高介电常数层102b包覆起来防止所述高介电常数层102b对外部产生污染。
所述保护层105的材料为SiCN。
步骤四、如图1B所示，依次形成第二氧化硅层106和第三氮化硅层107，对所述第三氮化硅层107和所述第二氧化硅层106进行全面刻蚀在所述栅极结构的侧面形成由氧化硅侧墙106和氮化硅侧墙107叠加而成的侧墙；所述保护层105、所述氧化硅侧墙106和所述氮化硅侧墙107的顶部表面都和所述第一氮化硅层104的顶部表面相平。
通常，还包括在所述栅极结构外的所述半导体衬底101表面形成外延层108的步骤，所述外延层108能为锗硅外延层。
步骤五、如图1C所示，进行氮化硅湿法刻蚀工艺将所述多晶硅栅103顶部的所述第一氮化硅层104去除。
所述氮化硅湿法刻蚀工艺的刻蚀液中包含磷酸。所述氮化硅湿法刻蚀工艺也同时将所述氮化硅侧墙107去除。
所述第一氮化硅层104去除后，保护层105和所述氧化硅侧墙106的顶部表面会高于所述多晶硅栅103的顶部表面并形成如虚线圈109所示的栅栏结构，突出的栅栏结构容易产生剥落并形成剥落缺陷，最后会影响产品的良率。
发明内容
本发明所要解决的技术问题是提供一种栅极结构的制造方法，能防止栅极结构侧面的高介电常数层的保护层在栅极结构的顶部形成突出的栅栏结构，从而能防止突出的保护层的剥落。
为解决上述技术问题，本发明提供的栅极结构的制造方法包括如下步骤：
步骤一、在半导体衬底上依次形成栅介质层、多晶硅层和第一氮化硅层，所述栅介质层中包括高介电常数层。
步骤二、采用光刻工艺定义出栅极结构的形成区域，采用刻蚀工艺依次对所述第一氮化硅层、所述多晶硅层和所述栅介质层进行刻蚀形成由仅位于所述栅极结构的形成区域的由所述栅介质层、多晶硅栅和所述第一氮化硅层叠加而成的所述栅极结构，所述多晶硅栅由刻蚀后的所述多晶硅层组成。
步骤三、在所述栅极结构的侧面形成保护层，所述保护层从所述栅极结构的侧面将所述栅介质层中的高介电常数层包覆起来防止所述高介电常数层对外部产生污染。
步骤四、依次形成第二氧化硅层和第三氮化硅层，以所述第二氧化硅层为刻蚀停止层对所述第三氮化硅层进行全面刻蚀在所述栅极结构的侧面形成氮化硅侧墙，所述栅极结构的侧面的所述第二氧化硅层作为氧化硅侧墙，由所述氧化硅侧墙和所述氮化硅侧墙叠加形成所述栅极结构的侧墙，所述氧化硅侧墙的内侧面和所述保护层的外侧面接触。
步骤五、对所述氮化硅侧墙进行刻蚀直到所述氮化硅侧墙的顶部表面低于等于所述多晶硅栅的顶部表面并将所述氧化硅侧墙的位于所述多晶硅栅的顶部表面之上的部分暴露出来。
步骤六、采用湿法刻蚀工艺将暴露出来的所述第二氧化硅层去除并使位于所述栅极结构侧面的所述氧化硅侧墙的顶部表面低于等于所述多晶硅栅的顶部表面。
步骤七、采用全面干法刻蚀工艺对所述保护层进行刻蚀，将所述保护层的顶部表面低于等于所述多晶硅栅的顶部表面。
步骤八、进行氮化硅湿法刻蚀工艺将所述多晶硅栅顶部的所述第一氮化硅层去除，所述第一氮化硅层去除后，所述保护层的顶部表面低于等于所述多晶硅栅的顶部表面的结构消除了所述保护层突出在所述多晶硅栅的顶部表面之上时形成的栅栏结构。
进一步的改进是，所述半导体衬底为FDSOI衬底，包括：底部支撑衬底、绝缘埋层和顶部半导体层，所述顶部半导体层为全耗尽结构。
进一步的改进是，所述底部支撑衬底为底部支撑硅衬底，所述绝缘埋层为氧化硅埋层，所述顶部半导体层为顶部硅层。
进一步的改进是，所述栅极结构所覆盖的所述顶部半导体层形成沟道区，通过降低所述沟道区的掺杂浓度提高器件的RDF特性，通过所述栅介质层中的所述高介电常数层调节器件的阈值电压并补偿所述沟道区的掺杂浓度降低对阈值电压的影响。
进一步的改进是，所述保护层的材料为SiCN。
进一步的改进是，步骤五中，所述氮化硅侧墙的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
进一步的改进是，步骤六中，所述氧化硅侧墙的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
进一步的改进是，步骤七中，所述保护层的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
进一步的改进是，步骤六的所述湿法刻蚀工艺中采用包含有HF的刻蚀液。
进一步的改进是，步骤八中所述氮化硅湿法刻蚀工艺的刻蚀液中包含磷酸。
进一步的改进是，所述栅介质层由栅氧化层和高介电常数层叠加而成。
进一步的改进是，在步骤六之前，还包括在所述栅极结构外的所述半导体衬底表面形成外延层的步骤。
进一步的改进是，步骤八的所述氮化硅湿法刻蚀工艺也同时将所述氮化硅侧墙去除。
进一步的改进是，所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
进一步的改进是，步骤五的对所述氮化硅侧墙进行刻蚀的工艺直接放到步骤四中，由步骤四在形成所述氮化硅侧墙的全面刻蚀工艺直接将所述氮化硅侧墙的顶部表面刻蚀到低于等于所述多晶硅栅的顶部表面。
本发明在栅极结构的制造过程中，在氮化硅侧墙形成之后，增加了对氮化硅侧墙进行刻蚀且将氮化硅侧墙的顶部表面刻蚀到低于等于多晶硅栅顶部表面的位置，这样就能将氧化硅侧墙的顶部露出；之后进行氧化硅的湿法刻蚀又能将保护层的顶部露出；之后能采用全面刻蚀工艺对露出的保护层进行去除，这样就能使保护层的顶部表面刻蚀到低于等于多晶硅栅顶部表面的位置，从而能防止在后续氮化硅刻蚀之后出现保护层的顶部表面高于多晶硅栅的顶部表面时形成的栅栏结构，所以本发明能防止栅极结构侧面的高介电常数层的保护层在栅极结构的顶部形成突出的栅栏结构，从而能防止突出的保护层的剥落，能防止产生剥落缺陷，最后能提高产品的良率。
另外，本发明仅需对刻蚀工艺进行相应的改进即可实现，不需要增加光罩，所以工艺简单，实现起来容易。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是现有栅极结构的制造方法的各步骤中的器件结构示意图；
图2是本发明实施例栅极结构的制造方法的流程图；
图3A-图3E是本发明实施例栅极结构的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例栅极结构的制造方法的流程图；如图3A至图3E所示，是本发明实施例栅极结构的制造方法的各步骤中的器件结构示意图，本发明实施例栅极结构的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1上依次形成栅介质层2、多晶硅层3和第一氮化硅层4，所述栅介质层2中包括高介电常数层2b。
所述半导体衬底1为FDSOI衬底，包括：底部支撑衬底1a、绝缘埋层1b和顶部半导体层1c，所述顶部半导体层1c为全耗尽结构。更优选择为，所述底部支撑衬底1a为底部支撑硅衬底，所述绝缘埋层1b为氧化硅埋层，所述顶部半导体层1c为顶部硅层。
所述栅介质层2由栅氧化层2a和高介电常数层2b叠加而成。
所述高介电常数层2b的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
步骤二、如图3A所示，采用光刻工艺定义出栅极结构的形成区域，采用刻蚀工艺依次对所述第一氮化硅层4、所述多晶硅层3和所述栅介质层2进行刻蚀形成由仅位于所述栅极结构的形成区域的由所述栅介质层2、多晶硅栅3和所述第一氮化硅层4叠加而成的所述栅极结构，所述多晶硅栅3由刻蚀后的所述多晶硅层3组成。
所述栅极结构所覆盖的所述顶部半导体层1c形成沟道区，通过降低所述沟道区的掺杂浓度提高器件的RDF特性，通过所述栅介质层2中的所述高介电常数层2b调节器件的阈值电压并补偿所述沟道区的掺杂浓度降低对阈值电压的影响，即所述高介电常数层2b会降低器件的阈值电压，补偿沟道区的掺杂浓度降低对阈值电压增加的影响。
步骤三、如图3B所示，在所述栅极结构的侧面形成保护层5，所述保护层5从所述栅极结构的侧面将所述栅介质层2中的高介电常数层2b包覆起来防止所述高介电常数层2b对外部产生污染。
所述保护层5的材料为SiCN。
步骤四、依次形成第二氧化硅层6和第三氮化硅层7，以所述第二氧化硅层6为刻蚀停止层对所述第三氮化硅层7进行全面刻蚀在所述栅极结构的侧面形成氮化硅侧墙7，所述栅极结构的侧面的所述第二氧化硅层6作为氧化硅侧墙6，由所述氧化硅侧墙6和所述氮化硅侧墙7叠加形成所述栅极结构的侧墙，所述氧化硅侧墙6的内侧面和所述保护层5的外侧面接触。
步骤五、如图3B所示，对所述氮化硅侧墙7进行刻蚀直到所述氮化硅侧墙7的顶部表面低于等于所述多晶硅栅3的顶部表面并将所述氧化硅侧墙6的位于所述多晶硅栅3的顶部表面之上的部分暴露出来。
本发明实施例中，所述氮化硅侧墙7的顶部表面位于所述多晶硅栅3的顶部表面到所述多晶硅栅3的顶部表面之下的50nm之间。
本发明实施例中，还包括在所述栅极结构外的所述半导体衬底1表面形成外延层8的步骤，所述外延层8能为锗硅外延层。
在其他实施例中，也能为：步骤五的对所述氮化硅侧墙7进行刻蚀的工艺直接放到步骤四中，由步骤四在形成所述氮化硅侧墙7的全面刻蚀工艺直接将所述氮化硅侧墙7的顶部表面刻蚀到低于等于所述多晶硅栅3的顶部表面。
步骤六、如图3C所示，采用湿法刻蚀工艺将暴露出来的所述第二氧化硅层6去除并使位于所述栅极结构侧面的所述氧化硅侧墙6的顶部表面低于等于所述多晶硅栅3的顶部表面。
本发明实施例中，所述氧化硅侧墙6的顶部表面位于所述多晶硅栅3的顶部表面到所述多晶硅栅3的顶部表面之下的50nm之间。
所述湿法刻蚀工艺中采用包含有HF的刻蚀液。
步骤七、如图3D所示，采用全面干法刻蚀工艺对所述保护层5进行刻蚀，将所述保护层5的顶部表面低于等于所述多晶硅栅3的顶部表面。
本发明实施例中，所述保护层5的顶部表面位于所述多晶硅栅3的顶部表面到所述多晶硅栅3的顶部表面之下的50nm之间。
步骤八、如图3E所示，进行氮化硅湿法刻蚀工艺将所述多晶硅栅3顶部的所述第一氮化硅层4去除，所述第一氮化硅层4去除后，所述保护层5的顶部表面低于等于所述多晶硅栅3的顶部表面的结构消除了所述保护层5突出在所述多晶硅栅3的顶部表面之上时形成的栅栏结构。
所述氮化硅湿法刻蚀工艺的刻蚀液中包含磷酸。所述氮化硅湿法刻蚀工艺也同时将所述氮化硅侧墙7去除。
本发明实施例在栅极结构的制造过程中，在氮化硅侧墙7形成之后，增加了对氮化硅侧墙7进行刻蚀且将氮化硅侧墙7的顶部表面刻蚀到低于等于多晶硅栅3顶部表面的位置，这样就能将氧化硅侧墙6的顶部露出；之后进行氧化硅的湿法刻蚀又能将保护层5的顶部露出；之后能采用全面刻蚀工艺对露出的保护层5进行去除，这样就能使保护层5的顶部表面刻蚀到低于等于多晶硅栅3顶部表面的位置，从而能防止在后续氮化硅刻蚀之后出现保护层5的顶部表面高于多晶硅栅3的顶部表面时形成的栅栏结构，所以本发明实施例能防止栅极结构侧面的高介电常数层2b的保护层5在栅极结构的顶部形成突出的栅栏结构，从而能防止突出的保护层5的剥落，能防止产生剥落缺陷，最后能提高产品的良率。
另外，本发明实施例仅需对刻蚀工艺进行相应的改进即可实现，不需要增加光罩，所以工艺简单，实现起来容易。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种栅极结构的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上依次形成栅介质层、多晶硅层和第一氮化硅层，所述栅介质层中包括高介电常数层；
步骤二、采用光刻工艺定义出栅极结构的形成区域，采用刻蚀工艺依次对所述第一氮化硅层、所述多晶硅层和所述栅介质层进行刻蚀形成由仅位于所述栅极结构的形成区域的由所述栅介质层、多晶硅栅和所述第一氮化硅层叠加而成的所述栅极结构，所述多晶硅栅由刻蚀后的所述多晶硅层组成；
步骤三、在所述栅极结构的侧面形成保护层，所述保护层从所述栅极结构的侧面将所述栅介质层中的高介电常数层包覆起来防止所述高介电常数层对外部产生污染；
所述保护层的材料为SiCN；
步骤四、依次形成第二氧化硅层和第三氮化硅层，以所述第二氧化硅层为刻蚀停止层对所述第三氮化硅层进行全面刻蚀在所述栅极结构的侧面形成氮化硅侧墙，所述栅极结构的侧面的所述第二氧化硅层作为氧化硅侧墙，由所述氧化硅侧墙和所述氮化硅侧墙叠加形成所述栅极结构的侧墙，所述氧化硅侧墙的内侧面和所述保护层的外侧面接触；
步骤五、对所述氮化硅侧墙进行刻蚀直到所述氮化硅侧墙的顶部表面低于等于所述多晶硅栅的顶部表面并将所述氧化硅侧墙的位于所述多晶硅栅的顶部表面之上的部分暴露出来；
步骤六、采用湿法刻蚀工艺将暴露出来的所述第二氧化硅层去除并使位于所述栅极结构侧面的所述氧化硅侧墙的顶部表面低于等于所述多晶硅栅的顶部表面；
步骤七、采用全面干法刻蚀工艺对所述保护层进行刻蚀，将所述保护层的顶部表面低于等于所述多晶硅栅的顶部表面；
步骤八、进行氮化硅湿法刻蚀工艺将所述多晶硅栅顶部的所述第一氮化硅层去除，所述第一氮化硅层去除后，所述保护层的顶部表面低于等于所述多晶硅栅的顶部表面的结构消除了所述保护层突出在所述多晶硅栅的顶部表面之上时形成的栅栏结构。
2.如权利要求1所述的栅极结构的制造方法，其特征在于：所述半导体衬底为FDSOI衬底，包括：底部支撑衬底、绝缘埋层和顶部半导体层，所述顶部半导体层为全耗尽结构。
3.如权利要求2所述的栅极结构的制造方法，其特征在于：所述底部支撑衬底为底部支撑硅衬底，所述绝缘埋层为氧化硅埋层，所述顶部半导体层为顶部硅层。
4.如权利要求2所述的栅极结构的制造方法，其特征在于：所述栅极结构所覆盖的所述顶部半导体层形成沟道区，通过降低所述沟道区的掺杂浓度提高器件的RDF特性，通过所述栅介质层中的所述高介电常数层调节器件的阈值电压并补偿所述沟道区的掺杂浓度降低对阈值电压的影响。
5.如权利要求1所述的栅极结构的制造方法，其特征在于：步骤五中，所述氮化硅侧墙的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
6.如权利要求5所述的栅极结构的制造方法，其特征在于：步骤六中，所述氧化硅侧墙的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
7.如权利要求6所述的栅极结构的制造方法，其特征在于：步骤七中，所述保护层的顶部表面位于所述多晶硅栅的顶部表面到所述多晶硅栅的顶部表面之下的50nm之间。
8.如权利要求1所述的栅极结构的制造方法，其特征在于：步骤六的所述湿法刻蚀工艺中采用包含有HF的刻蚀液。
9.如权利要求1所述的栅极结构的制造方法，其特征在于：步骤八中所述氮化硅湿法刻蚀工艺的刻蚀液中包含磷酸。
10.如权利要求1所述的栅极结构的制造方法，其特征在于：所述栅介质层由栅氧化层和高介电常数层叠加而成。
11.如权利要求1所述的栅极结构的制造方法，其特征在于：在步骤六之前，还包括在所述栅极结构外的所述半导体衬底表面形成外延层的步骤。
12.如权利要求1或11所述的栅极结构的制造方法，其特征在于：步骤八的所述氮化硅湿法刻蚀工艺也同时将所述氮化硅侧墙去除。
13.如权利要求1或10所述的栅极结构的制造方法，其特征在于：所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
14.如权利要求1所述的栅极结构的制造方法，其特征在于：步骤五的对所述氮化硅侧墙进行刻蚀的工艺直接放到步骤四中，由步骤四在形成所述氮化硅侧墙的全面刻蚀工艺直接将所述氮化硅侧墙的顶部表面刻蚀到低于等于所述多晶硅栅的顶部表面。
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CN110098125A (zh) * 2019-04-18 2019-08-06 上海华力微电子有限公司 Sonos器件的形成方法
CN110277313B (zh) * 2019-06-03 2021-04-13 上海华力集成电路制造有限公司 侧墙的制造方法
CN110867380B (zh) * 2019-11-27 2023-12-08 上海华力微电子有限公司 半导体器件的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009055393B4 (de) * 2009-12-30 2012-06-14 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
US9224655B2 (en) * 2013-03-11 2015-12-29 Globalfoundries Inc. Methods of removing gate cap layers in CMOS applications
CN104078426B (zh) * 2013-03-27 2017-04-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

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