TW201436173A - 互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法 - Google Patents

互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法 Download PDF

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Abstract

在此所揭露之一個例示方法包含下列步驟：形成遮罩層，其覆蓋P型電晶體以及暴露N型電晶體之至少閘極蓋罩層；經由該遮罩層執行第一蝕刻製程以移除該N型電晶體之該閘極蓋罩的一部分，藉此定義該N型電晶體之縮減厚度閘極蓋罩層；移除該遮罩層；以及對該P型電晶體和該N型電晶體執行共同的第二蝕刻製程，以移除該P型電晶體之閘極蓋罩層以及該N型電晶體之縮減厚度閘極蓋罩。

Description

互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法
一般而言，本發明是關於精密半導體裝置的製造，且特別是關於移除採用互補式金屬氧化物半導體之積體電路中的閘極蓋罩層的各種方法。
製造先進的積體電路，譬如中央處理器(CPU)、儲存裝置、特殊用途積體電路(ASIC)諸如此類的積體電路，需要依照指定的電路佈局，在給定的晶片面積上形成大量的電路元件。金屬氧化物場效電晶體(MOSFET或FET)代表一種重要的電路元件類型，其實質決定積體電路的效能。FET(NFET或PFET)為一種裝置，其典型包含源極區、汲極區、位於源極區和汲極區之間的通道區、位於通道區之上的閘極電極。閘極絕緣層係位於閘極電極與形成於基板中之通道區域之間。與源極和汲極區有電性接觸，而流過FET的電流係藉由控制施加於閘極電極的電壓而受到控制。若施加於閘極電極的電壓超過電晶體之臨界電壓，則沒有電流流過裝置(忽略不想要的、極小的漏電流)。 然而，當施加於閘極電極的電壓超過電晶體之臨界電壓時，通道區變成導電，而允許電流經由通道區在源極區和汲極區之間流動。傳統上，FET一直是實質平坦的裝置，但相似的操作原理適用於更多三維FET結構，通常稱為FinFET的裝置。
許多積體電路產品係利用NFET和PFET裝置二者形成，亦即，該等產品係利用所謂的CMOS(互補式金屬氧化物半導體)技術製造。第1A至1D圖描繪用於形成包含例示PFET電晶體10P和例示NFET電晶體10N之半導體產品或裝置10的一個例示先前技術製程流程。如第1A圖所示，製程係以在基板12被例示淺溝槽隔離結構13分隔之區域中及之上形成PFET電晶體10P和NFET電晶體10N之例示閘極結構14而開始。閘極結構14一般包含閘極絕緣層14A和一個或多個導電閘極電極層14B。由例如氮化矽之材料製成之閘極蓋罩層16係形成在閘極結構14之上。例示側壁間隔物18也描繪在第1A圖中，其係由例如氮化矽之材料製成。在此所描繪之閘極結構14的用意為概要圖示且本質上為代表性，因為用於閘極結構14之構造材料針對PFET電晶體10P者可不同於針對NFET電晶體10N者，例如，PFET電晶體10P可具有多個導電金屬層等等。閘極絕緣層14A可由各種材料構成，例如二氧化矽、氧氮化矽高k(k值大於7)絕緣材料等等。閘極電極層14B可由一個或多個導電材料層構成，例如多晶矽、非晶矽、金屬等等。第1A圖所描繪之結構可藉由執行各種已知技 術形成。例如，構成閘極絕緣層14A、閘極電極層14B和閘極蓋罩層16之材料層可以毯覆沉積(blanket-deposited)在基板12之上，之後，係經由圖案化遮罩層(未圖示)執行一個或多個蝕刻製程以定義描繪在第1A圖中的基本閘極結構14和閘極蓋罩層16。間隔物18可以藉由執行共形沉積製程以在整個裝置沉積間隔物材料層然後執行非等向性蝕刻製程而形成。一般而言，間隔物18和閘極蓋罩層16用來在加工操作繼續時保護裝置10P、10N之閘極結構14。重要的是，製程流程在此時，在PFET裝置10P和NFET裝置10N二者上的閘極蓋罩層16具有大約相同的厚度，例如大約40至50nm，視特定應用而定。
第1B圖描繪的是已執行數個製程操作之後的裝置10。將不會描繪或描述被執行用來植入裝置10P、10N之源極/汲極區之各種摻質材料的各種已知製程操作(例如遮罩和離子植入製程)，因為它們和在此所述之習知製造技術上的問題或在此所述針對此類問題之解決方案都沒有密切關聯。在第1B圖所描繪之製造點，會對NFET電晶體10N執行一個或多個離子植入製程，以在基板12中形成各種摻雜區(未圖示)。接著，形成示意描繪之遮罩層20，例如光阻遮罩或硬遮罩材料(像是氮化矽)，以利於覆蓋NFET電晶體10N及暴露PFET電晶體10P用於進一步加工。然後，經由遮罩層20執行一個或多個蝕刻製程，以在基板12中最終會形成PFET電晶體10P之源極/汲極區的面積中定義凹部22。凹部22的深度和形狀可依特定應用而 改變。在一個範例中，可藉由執行初始乾非等向性蝕刻製程然後執行濕蝕刻製程而形成凹部22。第1B圖描繪在執行磊晶沉積製程而在凹部22中形成磊晶矽/鍺(SiGe)區24之後的裝置10。在所描繪之範例中，SiGe區24可藉由執行廣為人知的磊晶沉積製程而形成。
重要的是，在形成凹部22和SiGe區24之製程期間，PFET裝置10P上有某些閘極蓋罩層16和間隔物18被消耗，而NFET裝置10N在此製程操作期間受到遮罩層20保護。藉由在PFET裝置10P上的凹入閘極蓋罩層16R和凹入間隔物18R來表示這些結構的消耗。PFET裝置10P上之原始閘極蓋罩層16在這些製程操作期間的消耗量可依特定應用和精確的製程流程而改變。在某些情況中，凹入閘極蓋罩層16R可大約為原始閘極蓋罩層16之初始厚度的二分之一。凹入間隔物18R的厚度和整體高度在這些製程操作期間亦已被縮減，亦即，間隔物18R相對於凹入閘極蓋罩層16R之上表面向下降。
第1C圖描繪的是已執行數個製程操作之後的裝置10。首先，移除遮罩層20。之後，鄰接間隔物18R、18形成犧牲側壁間隔物26。可藉由沉積間隔物材料層(例如二氧化矽)形成犧牲側壁間隔物26然後執行非等向性蝕刻製程。最終，閘極蓋罩層16R、16將被移除而暴露閘極電極14B，使得金屬矽化物區可形成在閘極電極14B上。犧牲側壁間隔物26之目的係用以保護在閘極蓋罩移除製程期間較薄的側壁間隔物18R、18，因為側壁間隔物18R、 18通常係由與閘極蓋罩層16R、16相同的材料(例如氮化矽)製成。
第1D圖描繪的是已執行數個製程操作之後的裝置10。首先，執行閘極蓋罩蝕刻製程以移除閘極蓋罩層16R、16以及暴露下方閘極電極14B用於進一步加工。在此閘極蓋罩蝕刻製程期間，犧牲側壁間隔物26保護側壁間隔物18R、18。之後，執行另一蝕刻製程以移除犧牲側壁間隔物26。這些製程操作造成第1D圖所描繪之結構。閘極蓋罩蝕刻製程必須被執行足夠時間以確保在NFET裝置10N上之較厚的閘極蓋罩層16完全被移除。重要的是，由於PFET裝置上之凹入閘極蓋罩層16R的厚度縮減，所以閘極蓋罩蝕刻製程會消耗掉PFET裝置上甚至更多的凹入間隔物18R。PFET裝置10P上之間隔物18X表示凹入間隔物18R的額外消耗。NFET裝置10N上之間隔物18也在閘極蓋罩蝕刻期間受到某些侵蝕。NFET裝置10N上之凹入間隔物18的尺寸縮減係以18N來表示。不過，由於在NFET裝置10N上有較厚的閘極蓋罩層16，所以在NFET裝置10N上消耗掉的間隔物材料量遠小於PFET裝置上消耗掉的間隔物材料量，如第1D圖所示。應注意到，已消耗掉PFET裝置10P上足夠的間隔物材料，使得閘極電極14B之部份側面被暴露出來，如箭頭30所指之區域。
具有第1D圖所示之結構的裝置可能會因為幾個原因而有問題。首先，PFET裝置10P上過於下降的間隔物(如間隔物18X)可能導致裝置效能降低以及加工不穩 定性提高，因為這種過於下降的量可能隨著晶圓的不同而有所改變。PFET裝置10P上過於下降的間隔物材料可能會因為閘極電極14B的暴露側壁而導致不想要的摻質被植入PFET裝置10P的通道區中，例如，環狀植入(halo implant)所用之摻質可能無意間被植入PFET裝置10P之通道區中。另一個問題可能發生在形成金屬矽化物區於閘極電極14B上時。理想上，閘極電極上之金屬矽化物區將只形成在閘極電極14B之頂面上。因此，NFET裝置10N之閘極電極14B表示用於開始矽化製程的理想情況，亦即，只有暴露閘極電極的上表面。相較之下，由於過度消耗PFET裝置10P的間隔物材料，以及造成PFET裝置10P之閘極電極14B的側壁暴露，所以對於PFET裝置10P而言，金屬矽化物材料會形成在閘極電極之頂部上以及(至少某種程度地)在閘極電極的暴露側壁上。在非預期之區域中產生這種較大的矽化物材料區可能會導致裝置效能降低及/或由於電性短路而完全失效。
本揭露內容係針對在採用CMOS技術之積體電路產品中移除閘極蓋罩層的各種新穎方法，其可避免或至少減低上述之一個或多個問題的影響。
下文提出本發明的簡化概述，以便提供本發明某些方面的基本瞭解。此概述並非本發明廣泛的詳盡綜論。其無意用來識別本發明的關鍵或重要元件，或用來描繪本發明的範疇。其唯一目的是以簡化形式呈現一些概 念作為稍後更詳細說明的引言。
一般而言，本揭露係針對移除採用CMOS技術之積體電路產品中的閘極蓋罩層的各種方法。在此所揭露之一個例示方法包含下列步驟：形成遮罩層，其覆蓋P型電晶體以及暴露N型電晶體之至少閘極蓋罩層；經由該遮罩層執行第一蝕刻製程以移除該N型電晶體之該閘極蓋罩的一部分，藉此定義該N型電晶體之縮減厚度閘極蓋罩層；移除該遮罩層；以及對該P型電晶體和該N型電晶體執行共同的第二蝕刻製程，以移除該P型電晶體之閘極蓋罩層以及該N型電晶體之縮減厚度閘極蓋罩。
在此揭露之另一例示方法包含：形成P型電晶體和N型電晶體，其中，該等電晶體之各者具有閘極蓋罩層，以及其中，該P型電晶體之該閘極蓋罩層具有小於該N型電晶體之該閘極蓋罩層之厚度的厚度；形成遮罩層，其覆蓋該P型電晶體以及暴露該N型電晶體之至少該閘極蓋罩層；經由該遮罩層執行第一蝕刻製程以移除該N型電晶體之該閘極蓋罩層的一部分，藉此定義該N型電晶體之縮減厚度閘極蓋罩層；移除該遮罩層；以及對該P型電晶體和該N型電晶體執行共同的第二蝕刻製程，以移除該P型電晶體之該閘極蓋罩層以及該N型電晶體之該縮減厚度閘極蓋罩層。
在此揭露之又一例示方法包含：形成PFET電晶體和NFET電晶體，其中，該等電晶體之各者具有大約相同初始厚度的閘極蓋罩層；形成第一遮罩層，其覆蓋 該NFET電晶體同時暴露該PFET電晶體；在該第一遮罩層就定位後，對該PFET電晶體執行至少一個第一蝕刻製程操作，以縮減該PFET電晶體之該閘極蓋罩層的厚度，藉此定義該PFET電晶體之縮減厚度閘極蓋罩層；移除該第一遮罩層；形成第二遮罩層，其覆蓋該PFET電晶體以及暴露該NFET電晶體之至少該閘極蓋罩層；經由該第二遮罩層執行第二蝕刻製程以移除該NFET電晶體之該閘極蓋罩層的一部分，藉此定義該NFET電晶體之縮減厚度閘極蓋罩層；移除該第二遮罩層；以及對該PFET電晶體和該NFET電晶體執行共同的第三蝕刻製程，以移除該PFET電晶體之該閘極蓋罩層以及該NFET電晶體之該縮減厚度閘極蓋罩層。
10、100‧‧‧半導體產品或裝置
10N、100N‧‧‧NFET電晶體、NFET裝置
10P、100P‧‧‧PFET電晶體、PFET裝置
12、112‧‧‧基板
13、113‧‧‧淺溝槽隔離結構
14、114‧‧‧閘極結構
14A、114A‧‧‧閘極絕緣層
14B、114B‧‧‧閘極電極層、閘極電極
16、116‧‧‧閘極蓋罩層
16R、116R‧‧‧凹入閘極蓋罩層
18、118‧‧‧間隔物、側壁間隔物
18N‧‧‧凹入間隔物的尺寸縮減
18R、118R‧‧‧凹入間隔物
18X‧‧‧凹入間隔物的額外消耗
20、120‧‧‧遮罩層
22、122‧‧‧凹部
24、124‧‧‧SiGe區
26、126‧‧‧犧牲側壁間隔物
116X‧‧‧縮減厚度之閘極蓋罩層
通過參照以下敍述結合附圖可瞭解本揭示內容，其中相同的元件符號識別相似的元件，且其中：第1A至1D圖描繪用於在採用CMOS技術之積體電路產品中移除閘極蓋罩層的一個例示習知製程流程；以及第2A至2F圖描繪本文所揭露之用於在採用CMOS技術之積體電路產品中移除閘極蓋罩層的新穎方法的各種範例。
雖然此處所揭示的發明目標內容易受到各種修改和替代形式的影響，但是所述發明目標內容的特定實施例已通過圖式中實例的方式顯示並予以詳細說明。然而，應瞭解到此處特定實施例的說明並非意圖限制本發明於所揭示的 特定形式，反之，本發明將涵蓋所有落於由所附的申請專利範圍所界定的精神和範圍內的所有修改、等效者、和變化者。
以下描述本發明之各種例示實施例。為求清楚，在此說明書中並無描述實際實作的所有特徵。當然，應了解到，在開發任何此種實際實施例時，會做出許多實作特定的決定來達到開發者的特定目標，例如符合系統相關和商業相關的限制，這會依實作而有所改變。此外，將了解到，此種開發可能複雜且耗時，但對受益於此揭露內容之本領域技術人員而言仍將會是例行工作。
現將參照附加圖式敘述本發明。各種結構、系統和裝置係示意地描繪在圖式中僅用於說明，從而不會被本領域技術人員所熟知之細節模糊本發明。不過，仍包含隨附圖式來敘述及說明本發明的例示範例。在此所使用之字詞和用語應被解讀和理解為具有與本領域技術人員所理解之字詞和用語一致的意義。在此所一致使用的字詞和用語並非意圖暗示該字詞和用語有特殊定義，亦即不同於本領域技術人員所理解之習慣用語的定義。就意圖具有特殊意義的字詞和用語而言，亦即不同於本領域技術人員所理解之意義，此種特殊定義將在說明書中以定義的方式明確提出，其直接且明確地提供字詞或用語的特殊定義。
本發明係針對移除採用CMOS技術之積體電路產品中之閘極蓋罩層的各種方法。此種新穎製程流程 可能傾向於降低製造成本及加工複雜度以及可能傾向於至少減少某些與先前敘述之例示習知製程流程相關的問題。如本領域技術人員在完成閱讀本發明後將立刻明白的是，在此所敘述之新穎方法可用於採用基於CMOS技術的各種裝置中，包含(但不限於)邏輯裝置、記憶體裝置等等。現將參照第2A至2F圖更詳細描述在此所揭露之新穎方法與裝置的各種例示實施例。
第2A圖係例示積體電路產品或裝置100在早期製造階段時的簡化圖。裝置100包含形成在例示半導體基板112中和之上的例示PFET電晶體100P和例示NFET電晶體100N。基板112可具有各種組構，例如所示之塊體矽組構。基板112也可具有絕緣體上覆矽(SOI)組構，其包含塊體矽層、埋藏絕緣層和主動層，其中半導體裝置係形成在主動層中和之上。基板112也可由矽以外的材料製成。因此，用語“基板”或“半導體基板”應理解為涵蓋所有形式的半導體結構和所有半導體材料。將不會描繪或敘述被用來植入各種摻質材料於裝置100P、100N之源極/汲極區的各種已知製程操作，例如遮罩及離子植入製程，因為它們與在此所揭露之新穎方法並無特定關聯。
第2A圖描繪在大約對應於第1A圖所示之製造點時的裝置100。也就是說，PFET電晶體100P和NFET電晶體100N的例示閘極結構114已形成在基板112中被例示淺溝槽隔離結構113分隔之區域中和之上。閘極結構114一般包含例示閘極絕緣層114A和一個或多個導電閘極電 極層114B。由例如氮化矽之材料製成的閘極蓋罩層116係置於每個閘極結構114之上。由例如氮化矽之材料製成的例示側壁間隔物118也描繪在第2A圖中。
在此所示之閘極結構114係為示意性且本質上為代表性，因為對於PFET電晶體100P和NFET電晶體100N，閘極結構114中所用之材料可能不同，例如PFET電晶體100P可具有多個導電金屬層等等。閘極絕緣層114A可由各種材料構成，例如二氧化矽、氧氮化矽、高k(k值大於7)絕緣材料等等。閘極電極層114B可由一個或多個導電材料層構成，例如多晶矽、非晶矽、金屬等等。第2A圖所示之結構可藉由執行各種已知技術形成。例如，構成閘極絕緣層114A、閘極電極層114B和閘極蓋罩層116之材料層可毯覆沉積在基板112之上，之後經由圖案化遮罩層(未圖示)執行一個或多個蝕刻製程以定義第2A圖中所示之基本閘極結構114和閘極蓋罩層116。藉由執行共形沉積製程以在整體裝置沉積間隔物材料層然後執行非等向性蝕刻製程，從而形成間隔物118。一般而言，間隔物118和閘極蓋罩層116作用成當加工操作繼續時保護裝置100P、100N的閘極結構114。重要的是，在製程流程的此點，在PFET裝置100P和NFET裝置100N二者上的閘極蓋罩層116具有相同的大約厚度，例如大約40至50nm，依特定應用而變。
第2B圖描繪已執行數個製程操作之後的裝置100。在第2B圖所描繪的製造點時，會對NFET電晶體 100N執行一個或多個離子植入製程以在基板112中形成各種摻雜區(未圖示)。接著，形成示意描繪之遮罩層120(例如光阻遮罩或硬遮罩材料(例如氮化矽))以便覆蓋NFET電晶體100N以及暴露PFET電晶體100P用於進一步加工。然後，執行一個或多個蝕刻製程以在基板112中最終將形成PFET電晶體100P之源極/汲極區的面積中定義凹部122。凹部122之深度和形狀可依特定應用而改變。在一個範例中，可藉由執行初始乾非等向性蝕刻製程然後執行濕蝕刻製程而形成凹部122。第2B圖描繪在執行磊晶沉積製程而在凹部122中形成磊晶矽/鍺(SiGe)區124之後的裝置100。在所描繪之範例中，SiGe區124可藉由執行廣為人知的磊晶沉積製程而形成。
重要的是，在第2B圖所示之製造點時，在形成凹部122和SiGe區124之製程期間，PFET裝置100P上有某些閘極蓋罩層116和間隔物118被消耗。藉由在PFET裝置100P上的凹入閘極蓋罩層116R和凹入間隔物118R來表示這些結構的消耗。PFET裝置100P上之原始閘極蓋罩層116在這些製程操作期間的消耗量可依特定應用和精確的製程流程而改變。在某些情況中，凹入閘極蓋罩層116R可大約為原始閘極蓋罩層116之初始厚度的二分之一。凹入間隔物118R的厚度和整體高度在這些製程操作期間亦已被縮減，亦即，間隔物118R相對於凹入閘極蓋罩層116R之上表面向下降。
第2C圖描繪的是已執行數個製程操作之後 的裝置100。首先，移除遮罩層120。之後，鄰接間隔物118R、118形成犧牲側壁間隔物126。可藉由沉積間隔物材料層(例如二氧化矽)形成犧牲側壁間隔物126然後執行非等向性蝕刻製程。最終，閘極蓋罩層116R、116將被移除而暴露閘極電極114B，使得金屬矽化物區可形成在閘極電極114B上。犧牲側壁間隔物126之目的係用以保護在閘極蓋罩移除製程期間較薄的側壁間隔物118R、118，因為側壁間隔物118R、118通常係由與閘極蓋罩層116R、116相同的材料(例如氮化矽)製成。
第2D圖描繪的是已執行數個製程操作之後的裝置100。首先，形成示意描繪之遮罩層150(例如光阻遮罩或硬遮罩材料)以便覆蓋PFET電晶體100P以及暴露NFET電晶體100N用於進一步加工。然後，對暴露之NFET裝置100N執行部份閘極蓋罩蝕刻製程152以移除或消耗NFET裝置100N之初始閘極蓋罩層116的原始厚度的一部分。在此部份閘極蓋罩蝕刻製程152期間，NFET裝置100N上之犧牲側壁間隔物126保護側壁間隔物118之外部。NFET裝置100N上現在縮減厚度之閘極蓋罩層116X係表示在部份閘極蓋罩蝕刻製程152期間消耗掉一部分初始閘極蓋罩層。NFET裝置100N上之間隔物118在部份閘極蓋罩蝕刻製程152期間亦受到某些侵蝕，如第2D圖所示。初始閘極蓋罩層116在部份閘極蓋罩蝕刻製程152期間的消耗量可依特定應用而改變。在一個例示實施例中，可執行部份閘極蓋罩蝕刻製程152一段時間，使得NFET裝置 100N上縮減厚度之閘極蓋罩層116X的厚度大約等於PFET裝置100P上縮減厚度之閘極蓋罩層116R的厚度。在一個例示實施例中，部份閘極蓋罩蝕刻製程152可以是計時的反應性離子蝕刻製程。
第2E圖描繪的是已執行數個製程操作之後的裝置100。首先，移除遮罩層150。之後，對裝置100P、100N二者執行共同閘極蓋罩蝕刻製程154以分別移除縮減厚度之閘極蓋罩層116R、116X，藉此暴露下方閘極電極114B的上表面用於進一步加工。在此共同閘極蓋罩蝕刻製程154期間，犧牲側壁間隔物126保護側壁間隔物118R、118。
之後，如第2F圖所示，執行另一蝕刻製程以移除犧牲側壁間隔物126。在製程中的此時，可執行傳統製造製程以完成裝置100的製造。例如，可在閘極電極上形成金屬矽化物區，可在裝置之上形成各種導電接觸件、線和孔等等。
以上所揭示的特定實施例僅作例示用，因為對於熟悉本領域的技術人員而言，借助此處的教示而能以不同但等效的方式修改及實施本發明是顯而易見的。例如，以上所提出的製程步驟可以不同順序執行。再者，除了附加的申請專利範圍所敍述者外，在此所示的架構或設計細節並非意欲限制。因此，很明顯的是，可在本發明的精神和範疇內改變或修改以上所揭示的特定實施例以及所想到的所有這樣變化。由此，本發明所要求保護者是如附 加的申請專利範圍所提出者。
14A、114A‧‧‧閘極絕緣層
100‧‧‧半導體產品或裝置
100N‧‧‧NFET電晶體、NFET裝置
100P‧‧‧PFET電晶體、PFET裝置
112‧‧‧基板
113‧‧‧淺溝槽隔離結構
114‧‧‧閘極結構
114B‧‧‧閘極電極層、閘極電極
118‧‧‧間隔物、側壁間隔物
18R‧‧‧凹入間隔物
122‧‧‧凹部
124‧‧‧SiGe區

Claims (13)

  1. 一種方法，係包括：形成遮罩層，係覆蓋P型電晶體以及暴露N型電晶體之至少閘極蓋罩層；經由該遮罩層執行第一蝕刻製程，以移除該N型電晶體之該閘極蓋罩的一部分，藉此定義該N型電晶體之縮減厚度閘極蓋罩層；移除該遮罩層；以及對該P型電晶體和該N型電晶體執行共同的第二蝕刻製程，以移除該P型電晶體之閘極蓋罩層以及該N型電晶體之該縮減厚度閘極蓋罩。
  2. 如申請專利範圍第1項所述之方法，其中，該P型電晶體係PFET電晶體，以及該N型電晶體係NFET電晶體。
  3. 如申請專利範圍第1項所述之方法，其中，在執行該第一蝕刻製程之後，該N型電晶體之該縮減厚度閘極蓋罩層具有大約等於該P型電晶體之該閘極蓋罩層的厚度。
  4. 如申請專利範圍第1項所述之方法，其中，該N型電晶體和該P型電晶體之各者的該閘極蓋罩層係由氮化矽構成。
  5. 如申請專利範圍第1項所述之方法，其中，該N型電晶體和該P型電晶體之各者包括由多晶矽或非晶矽構成的閘極電極。
  6. 如申請專利範圍第1項所述之方法，其中，該遮罩層係圖案化光阻遮罩層或圖案化硬遮罩層。
  7. 一種方法，係包括：形成P型電晶體和N型電晶體，其中，該等電晶體之各者具有閘極蓋罩層，以及其中，該P型電晶體之該閘極蓋罩層具有小於該N型電晶體之該閘極蓋罩層的厚度；形成遮罩層，係覆蓋該P型電晶體以及暴露該N型電晶體之至少該閘極蓋罩層；經由該遮罩層執行第一蝕刻製程，以移除該N型電晶體之該閘極蓋罩層的一部分，藉此定義該N型電晶體之縮減厚度閘極蓋罩層；移除該遮罩層；以及對該P型電晶體和該N型電晶體執行共同的第二蝕刻製程，以移除該P型電晶體之該閘極蓋罩層以及該N型電晶體之該縮減厚度閘極蓋罩層。
  8. 如申請專利範圍第7項所述之方法，其中，該P型電晶體係PFET電晶體，以及該N型電晶體係NFET電晶體。
  9. 如申請專利範圍第7項所述之方法，其中，在執行該第一蝕刻製程之後，該N型電晶體之該縮減厚度閘極蓋罩層具有大約等於該P型電晶體之該閘極蓋罩層的厚度。
  10. 如申請專利範圍第7項所述之方法，其中，該N型電 晶體和該P型電晶體之各者包括由多晶矽或非晶矽構成的閘極電極。
  11. 一種方法，係包括：形成PFET電晶體和NFET電晶體，其中，該等電晶體之各者具有大約相同初始厚度的閘極蓋罩層；形成第一遮罩層，係覆蓋該NFET電晶體且暴露該PFET電晶體；在該第一遮罩層就定位後，對該PFET電晶體執行至少一個第一蝕刻製程操作，以縮減該PFET電晶體之該閘極蓋罩層的厚度，以及藉此定義該PFET電晶體之縮減厚度閘極蓋罩層；移除該第一遮罩層；形成第二遮罩層，係覆蓋該PFET電晶體以及暴露該NFET電晶體之至少該閘極蓋罩層；經由該第二遮罩層執行第二蝕刻製程，以移除該NFET電晶體之該閘極蓋罩層的一部分，藉此定義該NFET電晶體之縮減厚度閘極蓋罩層；移除該第二遮罩層；以及對該PFET電晶體和該NFET電晶體執行共同的第三蝕刻製程，以移除該PFET電晶體之該縮減厚度閘極蓋罩層以及該NFET電晶體之該縮減厚度閘極蓋罩層。
  12. 如申請專利範圍第11項所述之方法，其中，在執行該第二蝕刻製程之後，該N型電晶體之該縮減厚度閘極蓋罩層具有大約等於該P型電晶體之該縮減厚度閘極 蓋罩層的厚度。
  13. 如申請專利範圍第11項所述之方法，其中，該等電晶體之各者包括由多晶矽或非晶矽構成的閘極電極。
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