CN104037162A - 底切减轻的晶片级封装 - Google Patents

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C·劳克林
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Abstract

本发明提供了晶片级封装器件和工艺，其利用干蚀刻处理来减轻金属晶种层的底切。在实施方式中，采用本发明的工艺的用于制造晶片级封装器件的方法包括：处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本发明的示例性工艺的晶片级封装器件包括：基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。

Description

底切减轻的晶片级封装
背景技术
多年来，封装技术已经发展到开发更小、更便宜、更可靠和更环保的封装。例如，芯片级封装技术已经开发成采用表面积不大于集成电路芯片的面积的1.2倍的可直接表面安装的封装。晶片级封装（WLP）是芯片级封装技术，其涵盖了集成电路芯片在分割之前封装在晶片级的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。
半导体器件的制造中使用的传统制造方法采用显微光刻法将集成电路图案化到由诸如硅、砷化镓等半导体形成的圆形晶片中。通常，图案化的晶片被分割成单个集成电路芯片或裸片，以将集成电路彼此分开。单个集成电路芯片使用多种封装技术被组装或封装，以形成可以安装到印刷电路板上的半导体器件。
发明内容
本发明描述了一种半导体器件及其制造工艺，其采用利用干蚀刻处理（例如，等离子体蚀刻）的晶片级封装工艺，用于减轻（例如，减小、最小化和/或消除）金属晶种层的底切。因此可提供大阵列器件，同时保持晶片级封装（例如，更低的成本、更小的封装尺寸、高引脚数等）中固有的优点。在实施方式中，采用本发明的工艺的用于制造晶片级封装器件的方法包括：处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本发明的示例性工艺的晶片级封装器件包括：基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。
该发明内容被提供来介绍下文在具体实施方式中进一步描述的简化形式的概念的选择。该发明内容并不用来标识所要求保护的主题的关键特征或必要特征，也不用来帮助确定所要求保护的主题的范围。
附图说明
将参照附图进行详细描述。说明书和附图的不同实例中可以使用相同的附图标记表示相似或相同的项目。
图1是示意性局部剖面侧视图，示出了根据本发明的示例性实施方式的晶片级封装器件，其中，该晶片级封装器件包括：基板；金属晶种层，其已经利用干蚀刻处理进行了蚀刻；以及再分布层结构。
图2是示出在用于制造诸如图1所示器件的晶片级封装器件的示例性实施方式中的方法的流程图。
图3A至3D是示意性局部剖面侧视图，示出了根据图2所示方法制造诸如图1所示器件的晶片级封装器件。
具体实施方式
概述
晶片级封装是芯片级封装技术，其涵盖了集成电路芯片在分割之前在晶片级进行封装的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。与一些封装工艺相比，晶片级封装一般实现起来成本较低，这是由于该封装发生在晶片级，而其它类型的封装在条级（strip level）执行。然而，大阵列晶片级封装器件包括如下挑战，诸如受线/空间的设计规则限制的再分布层布线，以及可受热机械应力影响的板级可靠性。
大阵列晶片级封装器件中这些挑战中的一些可能至少部分地由金属晶种层的底切所引起。在基线晶片级处理中，金属晶种层的底切通常通过湿蚀刻形成，由于执行了过度蚀刻来确保边缘防渗漏。当金属晶种层包括底切时，在随后的器件层中的裂纹往往起始于或靠近底切位置处，从而导致降低的板级可靠性。
因此，本发明描述了一种晶片级封装器件和工艺，其包括利用干蚀刻处理来减轻（例如，减小、最小化和/或消除）金属晶种层的底切。因此可提供大阵列器件同时保持晶片级封装中固有的优点（例如，更低的成本、更小的封装尺寸、高引脚数等）。在实施方式中，采用本发明的工艺的用于制造晶片级封装器件的方法包括：处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本发明的示例性工艺的晶片级封装器件包括：基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。
示例性实施方式
图1示出根据本发明的示例性实施方式的晶片级封装器件100。如图所示，晶片级封装器件100包括基板102。基板102可包括多种材料。例如，基板102可包括钝化材料、电介质材料和/或半导体材料（例如，半导体器件的表面）。在各实施方式中，基板102可包括电介质材料（例如，聚苯并恶唑（PBO）或其它光可限定（photodefinable）的电介质膜）。在该实施方式中，电介质材料可以起到支撑后续层以及用作电绝缘体的作用。在其它实施方式中，晶片级封装器件100可包括诸如形成在晶片级集成电路封装器件上的电介质膜的基板102。在这些实施方式中，晶片级封装器件100包括其中有时形成有一个或多个集成电路的基板102。基板102可包括作为半导体晶片基板的一部分的例如硅晶片（例如，p-型晶片、n-型晶片，等等）、锗晶片，等等，其包括形成于其中的一个或多个集成电路。该集成电路可在半导体晶片基板的表面附近通过适当的前道工序（FEOL）制造工艺来形成。在各实施方式中，集成电路可以包括数字集成电路，模拟集成电路，混合信号集成电路，其组合等等。该集成电路可通过适当的前道工序（FEOL）制造工艺来形成。
如图1所示，晶片级封装器件100包括设置在基板102上的金属晶种层104。在各实施方式中，金属晶种层104包括形成于半导体晶片或如图1所示的基板102上的金属化层。金属晶种层104的功能是提供低电阻的电路径（通常用于使得能够在基板表面进行均匀电镀），适当地附着到基板表面（通常附着到含氧化物的电介质膜，例如PBO），和/或以其它方式与后续的电镀处理可相容。在实施例中，晶片级封装器件100包括形成于基板102上的钛金属晶种层，基板102包括聚苯并恶唑（PBO）薄膜。在该实施例中，使用钛是因为其与其它材料良好的粘附性、其减少原生氧化物的能力、以及其良好的电气接触性能。此外，该实施方式中的钛可以通过溅射来沉积，这将在下面进一步讨论。在其它实施例中，金属晶种层104可以包括其它金属或金属合金，例如铜和铝。在各实施方式中，金属晶种层104可使用物理气相沉积方法（例如，溅射，离子电镀，或蒸发）以及化学气相沉积法进行沉积。在再分布层结构106的形成和干蚀刻步骤之后，金属晶种层104与金属晶种层104上随后形成的层（例如，再分布层）基本上齐平（例如，金属晶种层104的干蚀刻步骤之后露出的侧表面与再分布层结构基本齐平或平直）。下面将进一步讨论的干蚀刻步骤导致金属晶种层104的底切大幅度减轻，这提高了再分布层的线/空间按比例缩放的能力，允许较大的阵列，并可以提高板级可靠性（例如，减少热机械应力）。例如，热机械应力常常导致裂纹在金属晶种层104的底切的位置处开始。金属晶种层104的底切可以包括在湿蚀刻处理期间无意地和/或过度地去除材料（例如，经常在再分布层结构106的底部）。在示出底切的具体实施例中，具有约22μm的宽度的金属晶种层104被湿蚀刻，导致金属晶种层104的位于再分布层结构106和基板102之间的每个露出侧上出现约3μm的底切。利用用于蚀刻金属晶种层104的干蚀刻处理减轻了该具体实施例中的底切，因此避免裂缝从金属晶种层104的底切部处开始。
晶片级封装器件100还包括形成于金属晶种层104上的再分布层结构106。在各实施方式中，再分布层结构106包括具有金属线的再分布层，其中再分布层用作使晶片级封装器件100中的电互连件重新分布的重新布线和互连系统。在一些实施方式中，再分布层使设置在集成电路上的导电焊盘与另一部件（例如，焊接凸点）电互连。再分布层结构106还可以包括其它相关部件，诸如凸点下金属化层（UBM）、接触焊盘等。在一些实施方式中，再分布层结构106可以包括图案化的金属薄膜线（如铝、铜等）。在一个具体实施方式中，再分布层结构106包括已经被电镀在金属晶种层104上的图案化薄膜铜线。再分布层结构106除了连接到例如焊盘、柱子或金属线路之外可以与基板102和其它部件电绝缘。在另一具体实施方式中，晶片级封装器件100包括半导体晶片，其中每个器件构造成具有利用下面进一步讨论的等离子体蚀刻方法蚀刻的钛金属晶种层104。在该具体实施方式中，每个半导体器件被设计成包括20×20焊球网格阵列（例如，包括400焊球）。该实施方式所采用的干蚀刻处理允许再分布层结构106实现用于20×20焊球网格阵列的合适的线/空间按比例缩放的能力，因为钛金属晶种层104的底切大幅度减轻。在类似的实施例中，钛晶种层被干蚀刻，从而导致被设计成包括间距为0.4mm的16×16焊球网格阵列的半导体器件。在一个具体实施方式中，再分布层结构106形成在包括铜金属线的金属晶种层104上，该铜金属线在其最高点为大约10μm并且在其最宽点为大约20μm。利用干蚀刻处理能够实现约20μm或以下的较窄的再分布金属线，而被湿蚀刻的晶片级封装器件不能够实现具有20μm以下宽度的再分布金属线。在另一个具体实施方式中，再分布层结构106形成在包括最宽点处为大约12μm的金属线的金属晶种层104上。这些实施例并非是限制性的而仅仅作为实例-在形成再分布层结构106中可以利用其它大小和尺寸。
在形成再分布层结构106之后，另外的层（例如，电互连件，封装层，电介质和/或钝化层，和/或构造成充当结构支撑的层）可在再分布层结构106之外被加到晶片级封装器件100上。另外，晶片级封装器件100可以在另外的层形成之后被单体化为单个半导体器件，并结合到印刷电路板（未示出）上，由此形成电子装置。印刷电路板可以包括电路板，用于机械支撑电子部件和用于利用由层压到非导电基板上的铜片进行蚀刻而形成的导电通路、轨道或信号迹线电连接电子部件（例如，单个半导体器件）。
示例性制造方法
图2示出示例性方法200，其采用晶片级封装工艺来制造包括减轻底切的金属晶种层104的诸如图1所示晶片级封装器件100的半导体器件。图3A到3D示出了用于制造半导体器件（例如，图1所示的晶片级封装器件100）的示例性减轻底切的金属晶种层304的部分300。
因此，处理基板（方块202）。图3A示出了基板302的一部分，其中，当该部分利用合适的FEOL制造工艺被处理时，该部分包括钝化和/或电介质层（例如，光可限定的电介质膜）和/或半导体基板，该半导体基板包括形成于其中的一个或多个集成电路。在实施方式中，处理基板302包括在集成电路的表面上形成电介质膜（例如，聚苯并恶唑（PBO））。在该实施方式中，电介质膜可以起到支撑后续层的作用以及充当电绝缘体。在各实施方式中，形成电介质膜包括在基板302上旋涂一层电介质膜。在其它实施方式中，形成电介质膜包括其它沉积工艺，诸如物理气相沉积（例如，溅射）和化学气相沉积。经处理的集成电路可以按各种方式被构造。例如，处理集成电路可包括处理数字集成电路、模拟集成电路、混合信号集成电路等。经处理的集成电路被连接到提供电触头的一个或多个导电层（例如，凸点界面，再分布层，等），集成电路通过电触头互连到与基板302相关联的其它部件上。另外，可以在与其它处理步骤分开的位置处理基板302。
将金属晶种层沉积在基板上（方块204）。图3A示出将金属晶种层304沉积在基板302上。在各实施方式中，沉积金属晶种层304可以包括使用“干”式工艺，例如通过物理气相沉积（“PVD”）（包括溅射（例如，DC和/或RF等离子体溅射、偏压溅射、磁控溅射或电离金属等离子体（IMP）溅射）、离子镀或蒸发），或通过化学气相沉积（“CVD”）（例如，热CVD，等离子体增强CVD（“PECVD”），低压CVD（“LPCVD”），高压CVD（“HPCVD”），和金属有机CVD（“MOCVD”））。在一些实施方式中，沉积金属晶种层304可以包括使用“湿”化学镀方法进行沉积。在一个实施方式中，沉积金属晶种层304包括在基板102（例如，聚苯并恶唑（PBO）膜）上溅射钛金属晶种层。当钛是被选择用于沉积的金属时，通常使用标准的磁控溅射方法或使用准直溅射或电离溅射来沉积钛。溅射包括从目标（即，被沉积的材料源）喷射材料到基板302（例如，PBO的层）上。诸如铜、银、钨、铝、及其合金的其它材料也可以适合用于在基板302上沉积金属晶种层304。
接下来，抗蚀剂层被沉积和图案化在金属晶种层上（方块206）。如图3B所示，抗蚀剂层308被沉积和图案化在金属晶种层304上用于随后形成再分布层结构306。在各实施方式中，沉积和图案化抗蚀剂层308可利用光刻工艺。光刻包括利用光将几何图案从光掩模转移到基板302上的光敏化学抗蚀剂层308（例如，光致抗蚀剂）。在各实施方式中，通过将光敏抗蚀剂材料（例如，光致抗蚀剂）旋涂在晶片级封装器件100上，金属晶种层304上覆盖有抗蚀层308。在各实施方式中，旋涂包括将抗蚀剂材料的粘性的液体溶液分配到晶片中，并且晶片迅速旋转而产生抗蚀剂材料的厚度均匀的层。旋涂方法产生抗蚀剂材料的大致均匀的薄层，通常具有大约5至10纳米的范围内的均匀度。抗蚀剂层308中的图案是通过直接地（例如，不使用掩模）或利用采用光掩模投影的图像将抗蚀剂层308进行曝光而形成的。曝光引起如下化学变化，即，允许光致抗蚀剂的一部分（例如，与期望的图案对应）被显影剂溶液去除。在一个实施方式中，沉积和图案化抗蚀剂层308包括：将光致抗蚀剂旋涂在金属晶种层304上；使用掩模将光致抗蚀剂的一部分曝光；以及利用显影剂溶液去除抗蚀剂层308（例如，光致抗蚀剂）的曝光部分。在该实施方式中，抗蚀剂层308的图案区域的剩余部分（例如，未曝光的部分）用作用于随后形成再分布层结构306的图案。在一些实施方式中，抗蚀剂层308的未曝光部分是被去除的部分而曝光部分是留下的部分。
然后沉积再分布层结构（方块208）。如图3B所示，再分布层结构306沉积在由抗蚀剂层308的被去除部分形成的图案区域中。形成再分布层结构306可以包括形成再分布层以及形成相应的焊盘、凸点下金属化层（UBM）、硅通孔（TSV）、接线和/或金属层和其它电互连件。在各实施方式中，形成再分布层结构306包括形成包括UBM和焊盘的再分布层。形成再分布层结构306可以包括形成可被施加在钝化层或绝缘层上的诸如多晶硅的导电材料，或诸如铝或铜的金属。在一个具体实施方式中，铜被沉积为再分布层结构306中的金属线。在该实施方式中，沉积铜的再分布层结构306可以包括利用电镀方法。铜可以利用外部电极和施加的电流而被电解镀。电镀铜可以包括将晶片级封装器件100安装在阴极上和将晶片级封装器件100浸到包含铜离子的电镀液中。惰性阳极（例如，铂阳极）也被浸入铜离子溶液中。电压施加在两个电极之间并且电流驱动铜离子朝向晶片级封装器件100，从而在金属晶种层304上形成金属铜（例如，再分布层结构306的金属线）。在其它实施方式中，沉积铜的再分布层结构306可以包括化学镀（即，没有施加磁场的沉积）、物理气相沉积方法（例如，溅射，蒸发等），和/或化学气相沉积方法。
在再分布层结构的沉积之后，剩余的抗蚀剂层不再需要，并且被从基板去除（方块210），留下期望的单层或多层（例如，再分布结构306）。如图3C所示，留在经过沉积的再分布层结构306之间的图案化的抗蚀剂层308被去除。在各实施方式中，去除抗蚀剂层308通常采用液体抗蚀剂剥离器，其化学地改变抗蚀剂层308，以便它不再附着到金属晶种层304上。在其它实施方式中，去除抗蚀剂层308可包括灰化，其涉及使用含有氧的等离子体和氧化抗蚀剂层308。
在去除抗蚀剂层之后，金属晶种层被干蚀刻（方块212）。如图3D所示，金属晶种层304被干蚀刻以去除金属晶种层304的位于经过沉积的再分布层结构306之间的沟槽中并且设置在基板302上的部分。在各实施方式中，金属晶种层304被等离子体蚀刻，导致金属晶种层304的一部分去除（例如，在剩余抗蚀剂层被去除之前位于剩余抗蚀剂层正下方的部分）以及金属晶种层304的露出侧（例如，干蚀刻后露出的侧）与再分布层结构306的对应（例如，直接相邻、接触、和/或靠近）侧或边缘大致齐平（例如，水平和/或在同一平面上）。等离子体蚀刻可包括当晶片级封装器件100被处理时来自气体混合物的辉光放电的高速气流（例如，等离子体）被引导在金属晶种层304处。称为蚀刻物的等离子体源可以是带电的（例如，离子）或中性的（例如，原子和原子团）。处理期间，等离子体从被蚀刻材料的元件（例如，金属晶种层301，钛为例）和由等离子体产生的活性组分之间的化学反应产生挥发性蚀刻产物。被蚀刻的材料利用排出气体去除。干蚀刻防止与板级可靠性有关的后续问题，因为干蚀刻（例如，等离子体蚀刻）是各向异性或定向处理并且基本上消除了金属晶种层304中的底切。各向异性蚀刻被用来减少金属晶种层304的非充分蚀刻和蚀刻偏差。各向异性蚀刻是由于等离子体中存在多种离子种类的缘故，并且电场将它们垂直地引导到晶片级封装器件100的表面。在一些实施方式中，利用干蚀刻处理减小底切约2-3μm（即，通常从其它湿蚀刻处理所产生的底切量）。此外，金属晶种层的零底切导致再分布层线/空间按比例缩放的能力提高。
一旦干蚀刻处理完成，可以采用合适的处理来添加额外层和晶片级封装器件100的部件并将晶片级封装器件100的单个集成电路芯片分割成单个封装。
结论
虽然以专用于结构特征和/或处理操作的语言描述了本发明主题，但是应当理解，在所附权利要求中限定的主题并非必须限于上述具体特征或行为。相反，上述具体特征和行为是作为实施权利要求的示例性形式公开的。

Claims (20)

1.一种晶片级封装器件，包括：
基板；
金属晶种层，其设置在所述基板上；
再分布层结构，其设置在所述金属晶种层上，其中，所述金属晶种层已被干蚀刻，并且所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐平。
2.根据权利要求1所述的晶片级封装器件，其中，所述基板包括光可限定的电介质膜。
3.根据权利要求1所述的晶片级封装器件，其中，所述金属晶种层包括钛晶种层。
4.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括镀铜的再分布层结构。
5.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括宽度小于约20μm的再分布层金属线。
6.根据权利要求5所述的晶片级封装器件，其中，所述再分布层金属线包括宽度为约12μm的再分布层金属线。
7.一种电子装置，包括：
印刷电路板；和
晶片级封装器件，其结合到所述印刷电路板上，所述晶片级封装器件包括：
基板；
金属晶种层，其设置在所述基板上；
再分布层结构，其设置在所述金属晶种层上，其中，所述金属晶种层已被干蚀刻，并且所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐平。
8.根据权利要求7所述的电子装置，其中，所述基板包括光可限定的电介质膜。
9.根据权利要求7所述的电子装置，其中，所述金属晶种层包括钛晶种层。
10.根据权利要求7所述的电子装置，其中，所述再分布层结构包括镀铜的再分布层结构。
11.根据权利要求7所述的电子装置，其中，所述再分布层结构包括宽度小于约20μm的再分布层金属线。
12.根据权利要求11所述的电子装置，其中，所述再分布层金属线包括宽度为约12μm的再分布层金属线。
13.一种方法，包括：
将金属晶种层沉积在基板上；
将光致抗蚀剂层放置在金属晶种层上；
将再分布层结构沉积在所述金属晶种层上；
去除所述光致抗蚀剂层；以及
干蚀刻所述金属晶种层，以减轻底切，其中，所述金属晶种层中的至少一个边缘与所述再分布层结构的对应边缘至少基本上齐平。
14.根据权利要求13所述的方法，其中，将金属晶种层沉积在基板上包括将金属晶种层沉积在半导体晶片上。
15.根据权利要求13所述的方法，其中，处理基板包括处理光可限定的电介质膜。
16.根据权利要求13所述的方法，其中，沉积金属晶种层包括沉积钛晶种层。
17.根据权利要求13所述的方法，其中，沉积再分布层包括电镀铜的再分布层结构。
18.根据权利要求13所述的方法，其中，沉积再分布层包括沉积宽度小于20μm的再分布层金属线。
19.根据权利要求18所述的方法，其中，沉积再分布层金属线包括沉积宽度为约12μm的再分布层金属线。
20.根据权利要求13所述的方法，其中，干蚀刻金属晶种层包括等离子体蚀刻金属晶种层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393932A (zh) * 2017-07-20 2017-11-24 昆山龙腾光电有限公司 金属氧化物薄膜晶体管阵列基板及其制作方法
CN110741471A (zh) * 2017-06-23 2020-01-31 应用材料公司 用于先进封装应用的再分布层形成的方法
CN111106006A (zh) * 2018-10-25 2020-05-05 Spts科技有限公司 制造集成电路的方法以及由该方法制造的集成电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016193978A2 (en) 2015-06-04 2016-12-08 Jet Cu Pcb Ltd. Methods for producing an etch resist pattern on a metallic surface
CN105097502B (zh) * 2015-07-15 2018-02-16 京东方科技集团股份有限公司 一种薄膜图案的形成方法
WO2017025949A1 (en) 2015-08-13 2017-02-16 Jet Cu Pcb Ltd. Methods for producing an etch resist pattern on a metallic surface
TWI819494B (zh) * 2016-12-12 2023-10-21 美商凱特伊夫公司 蝕刻導電特徵之方法及相關裝置與系統
US10398034B2 (en) 2016-12-12 2019-08-27 Kateeva, Inc. Methods of etching conductive features, and related devices and systems
US10211052B1 (en) * 2017-09-22 2019-02-19 Lam Research Corporation Systems and methods for fabrication of a redistribution layer to avoid etching of the layer
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079461A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
CN101360849A (zh) * 2005-11-18 2009-02-04 莱里斯奥鲁斯技术公司 一种形成多层结构的方法
CN101937857A (zh) * 2009-06-30 2011-01-05 瑞萨电子株式会社 半导体器件的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005029818A (ja) * 2003-07-09 2005-02-03 Ebara Corp めっき方法
US20060234499A1 (en) * 2005-03-29 2006-10-19 Akira Kodera Substrate processing method and substrate processing apparatus
TWI339419B (en) * 2005-12-05 2011-03-21 Megica Corp Semiconductor chip
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US20080211075A1 (en) * 2006-10-06 2008-09-04 Advanced Chip Engineering Technology Inc. Image sensor chip scale package having inter-adhesion with gap and method of the same
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
EP2414801B1 (en) * 2009-03-30 2021-05-26 QUALCOMM Incorporated Chip package with stacked processor and memory chips
US9455139B2 (en) * 2009-06-17 2016-09-27 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
CN203260631U (zh) * 2010-07-01 2013-10-30 西铁城控股株式会社 Led光源装置
US20120009777A1 (en) * 2010-07-07 2012-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. UBM Etching Methods
US8330274B2 (en) * 2010-09-29 2012-12-11 Infineon Technologies Ag Semiconductor structure and method for making same
US8837872B2 (en) * 2010-12-30 2014-09-16 Qualcomm Incorporated Waveguide structures for signal and/or power transmission in a semiconductor device
US8741691B2 (en) * 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101360849A (zh) * 2005-11-18 2009-02-04 莱里斯奥鲁斯技术公司 一种形成多层结构的方法
US20080079461A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
CN101937857A (zh) * 2009-06-30 2011-01-05 瑞萨电子株式会社 半导体器件的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110741471A (zh) * 2017-06-23 2020-01-31 应用材料公司 用于先进封装应用的再分布层形成的方法
CN110741471B (zh) * 2017-06-23 2023-10-20 应用材料公司 用于先进封装应用的再分布层形成的方法
CN107393932A (zh) * 2017-07-20 2017-11-24 昆山龙腾光电有限公司 金属氧化物薄膜晶体管阵列基板及其制作方法
CN107393932B (zh) * 2017-07-20 2020-09-01 昆山龙腾光电股份有限公司 金属氧化物薄膜晶体管阵列基板及其制作方法
CN111106006A (zh) * 2018-10-25 2020-05-05 Spts科技有限公司 制造集成电路的方法以及由该方法制造的集成电路

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