CN103915354B - 用于bot层压封装件的改进的焊料掩模形状 - Google Patents

用于bot层压封装件的改进的焊料掩模形状 Download PDF

Info

Publication number
CN103915354B
CN103915354B CN201310118009.8A CN201310118009A CN103915354B CN 103915354 B CN103915354 B CN 103915354B CN 201310118009 A CN201310118009 A CN 201310118009A CN 103915354 B CN103915354 B CN 103915354B
Authority
CN
China
Prior art keywords
solder mask
predetermined
top surface
ground floor
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310118009.8A
Other languages
English (en)
Other versions
CN103915354A (zh
Inventor
张志鸿
吴胜郁
蔡佩君
郭庭豪
陈承先
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103915354A publication Critical patent/CN103915354A/zh
Application granted granted Critical
Publication of CN103915354B publication Critical patent/CN103915354B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0594—Insulating resist or coating with special shaped edges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

提供了一种器件。该器件可以包括集成电路封装件。该集成电路封装件可以包括第一层和焊料掩模。第一层可以包括顶面，其中焊料掩模设置在第一层的顶面上。焊料掩模可以包括纵向边缘。纵向边缘可以在第一层的顶面和纵向边缘之间形成不小于90度的角。该角可以不小于120度或不小于150度。本发明公开了用于BOT层压封装件的改进的焊料掩模形状。

Description

用于BOT层压封装件的改进的焊料掩模形状
技术领域
本发明涉及集成电路封装件，具体而言，涉及用于BOT层压封装件的焊料掩模形状。
背景技术
在集成电路封装件(例如，迹线上凸块层压封装件)的制造过程中，焊料掩模用于物理和电隔离电路的各部分。焊料掩模通常限定出不需要焊料或焊接的电路部分。根据用途的具体要求，焊料掩模出现在各种不同的介质中。
常规方法通常使用例如光刻工艺对底层结构(例如，衬底层、半导体层等)施加焊料掩模，使得焊料掩模形成为底层结构上的层。焊料掩模层可以包括用于通孔、焊料凸块、导电焊盘等的开口。焊料掩模层通常包括一个或多个，或多个围绕外围边缘的纵向边缘，限定出开口的壁等。焊料掩模边缘可以邻近集成电路封装件的其他元件。
需要用于集成电路封装件的改进的焊料掩模形状来克服常规方法中的上述缺陷以及其他缺陷。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种器件，包括：集成电路封装件，包括：第一层，具有顶面；和焊料掩模，设置在所述第一层的顶面上，所述焊料掩模包括纵向边缘，所述纵向边缘在所述第一层的顶面和所述纵向边缘之间形成不小于90度的角。
在所述的器件中，所述第一层的顶面和所述纵向边缘之间的角不小于120度。
在所述的器件中，所述第一层的顶面和所述纵向边缘之间的角不小于150度。
在所述的器件中，所述集成电路封装件是阻焊剂窗口开放型的迹线上凸块层压封装件。
在所述的器件中，所述第一层是接合的半导体层。
在所述的器件中，所述第一层是衬底层。
根据本发明的另一方面，提供了一种形成集成电路封装件的方法，包括：提供具有顶面的第一层；在所述第一层的顶面上设置焊料掩模，所述焊料掩模包括纵向边缘并且具有预定掩模厚度；以及将所述焊料掩模暴露于具有预定光子能量幅度的光源，其中，选择所述预定掩模厚度和所述光子能量幅度使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于90度。
在所述的方法中，所述焊料掩模由包含色素染料的材料形成，并且选择所述色素染料使得所述焊料掩模基本上是透明的。
在所述的方法中，所述预定掩模厚度为40μm，并且所述预定光子能量幅度为15mJ/cm2。
在所述的方法中，所述预定掩模厚度介于35μm和45μm之间，并且所述预定光子能量幅度介于10mJ/cm2和20mJ/cm2之间。
在所述的方法中，所述预定掩模厚度为40μm，并且所述预定光子能量幅度介于5mJ/cm2和25mJ/cm2之间。
在所述的方法中，所述集成电路封装件是阻焊剂窗口开放型的迹线上凸块层压封装件。
根据本发明的又一方面，提供了一种形成集成电路封装件的方法，包括：提供具有顶面的第一层；在所述第一层的顶面上设置焊料掩模，所述焊料掩模包括纵向边缘并且由预定化学成分形成；以及将所述焊料掩模暴露于光源，其中，选择所述预定化学成分使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于90度。
在所述的方法中，所述预定化学成分包含15％环氧与15％丙烯酸的比值。
在所述的方法中，所述预定化学成分包含非晶二氧化硅、硫酸钡和环氧树脂。
在所述的方法中，所述预定化学成分包含染料，并且选择所述染料使得所述焊料掩模基本上是透明的。
在所述的方法中，所述集成电路封装件是阻焊剂窗口开放型的迹线上凸块层压封装件。
在所述的方法中，所述第一层是接合的半导体层。
在所述的方法中，所述第一层是集成电路管芯。
所述的方法还包括在一定的烘烤时间段内和烘烤温度下烘烤所述集成电路封装件，其中，选择所述烘烤时间段和所述烘烤温度使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于120度。
附图说明
为了更全面理解实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1示出根据实施例的器件的截面图，其中焊料掩模的纵向边缘与衬底层形成至少90度的角；
图2示出更详细示出的图1的器件的截面图；以及
图3示出根据多个其他实施例的器件的截面图，其中焊料掩模的纵向边缘与衬底层形成大于90度的角，并且该器件还包含管芯。
具体实施方式
在下面详细论述本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是说明性的而不用于限制本发明的范围。
参照图1和图2，其中示出根据本发明构建的示例性器件100的截面图。图2更详细地示出了图1的器件100的一部分。器件100可以是集成电路封装件，例如，迹线上凸块层压封装件。器件100可以包括集成电路(IC)封装件102。IC封装件102可以包括第一层104、焊料掩模106(例如，在图1中示出两个焊料掩模106)、IC芯片108和模塑底部填充(MUF)层110。IC芯片108可以包括多个接触件114和多个铜柱112，柱112放置在诸如无铅焊料的接触件114上并且通常为IC芯片108提供电接触点。可以在MUF层110上或在MUF层110内放置IC芯片108。可以在第一层104的顶面116上设置焊料掩模106(还被称为阻焊剂)(在图2的放大图中更详细地示出)。可以在顶面116上涂覆、印刷、干膜粘贴或以其他方式放置(例如使用光刻工艺)焊料掩模106。
第一层104可以是衬底层、迹线上凸块层、使用半导体接合技术形成的层、集成电路管芯、印刷电路板(PCB)等。在图1中示出的示例性IC封装件102中，第一层104是衬底层。第一层104可以包括在第一层104上和/或在第一层104内形成的迹线118(图1的第一层104包括多条迹线118)。迹线118可以是例如被配置成接收电接触件、柱、焊料凸块等或以其他方式连接至电接触件、柱、焊料凸块等的接触连接盘(contact land)，并且可以提供导电路径。在图1中示出的第一层104中，迹线118被配置成在柱112和例如多个焊球(球栅阵列，BGA)120之间提供导电路径，焊球120在图1和图2中以虚线示出。焊料掩模106覆盖并因此保护第一层104的不需要接触的部分，而保留第一层104的需要接触的暴露部分，诸如包括迹线118的部分。
焊料掩模106可以包括纵向边缘122。根据本发明的某些方面，焊料掩模106的纵向边缘122与衬底104的顶面116可以形成不小于九十(90)度的角124。根据某些实施例，调整纵向边缘122使得角124不小于一百二十(120)度。根据一些实施例，调整纵向边缘122使得角124不小于一百五十(150)度。根据其他实施例，角124呈九十(90)度，即，纵向边缘122垂直于顶面116。根据其他实施例，可以调整纵向边缘122使得角124是大于90度的任意角。
焊料掩模106的纵向边缘122与顶面116形成不小于九十(90)度的角124减少或消除位于焊料掩模106的(一个或多个)纵向边缘122和第一层104的顶面116之间的界面或接合处的底切(undercut)。所述界面处的底切通常是指在所述界面或所述界面附近，焊料掩模106的纵向边缘122朝其本身向内逐渐或突然倾斜。底切可能导致可以驻留和/或生长污染物的空隙。这些污染物可能导致器件100过早失效。
图3示出根据本发明的多个其他实施例的示例性器件300的截面图。图3中的实施例与图1和图2中所示器件100的实施例的类似之处在于：器件300包括集成电路封装件302，该集成电路封装件302进一步包括例如包含顶面308的第一层304和包含与顶面308形成角324的纵向边缘322的焊料掩模306。图3中示出的器件300的实施例还可以包括一个或多个管芯320(例如，示出其中一个)和接近第一层304和焊料掩模306的模塑底部填充(MUF)层326。在纵向边缘322和第一层304的顶面308之间形成角324的纵向边缘322阻止和/或消除焊料掩模306、第一层304和MUF 326的界面处的底切。
可以分别在焊料掩模106和306上形成(一个或多个)纵向边缘122和322，以便具有本文所述的形状，即，以便分别形成角124和/或324，阻止或消除分别位于(一个或多个)纵向边缘122/322和第一层104/304的顶面116/308之间的界面处的底切。根据某些实施例，可以通过调节光刻工艺的某些参数来形成(一个或多个)纵向边缘122和/或322。通常，光刻工艺包括将焊料掩模106/306暴露于光源(例如，紫外线光源)；光源穿过掩模被投射以去除部分焊料掩模106和/或306。光源的预定幅度或强度(例如，光源的光子能量幅度)可以决定从焊料掩模106/306去除的材料的量。根据本发明的某些方面，调节预定幅度(或光子能量幅度)以便确定(一个或多个)纵向边缘122和/或322的形状以及引申开来的角124和/或324。举例来说，可以将光子光源的幅度增加至预定水平以便改善焊料掩模材料的聚合行为，从而减少或消除所述界面处的底切。在一些实施例中，已发现，对厚度为40μm的焊料掩模106/306施加5～25mJ/cm2的光子能量幅度将产生本文所述形状的纵向边缘122/322以分别消除位于纵向边缘122和/或322和顶面116/308之间的界面处的底切。其他实施例可以对厚度介于35和45μm之间的焊料掩模106/306施加10至20mJ/cm2的光子能量幅度。甚至其他实施例可以对厚度为40μm的焊料掩模106/306施加15mJ/cm2的光子能量幅度。
其他方面可以实现调节光刻工艺的软烘烤参数。通常，光刻工艺的第一步骤可以用于在衬底层上设置液体阻焊材料。可以将液体阻焊材料印刷到衬底层上，然后暴露于低温持续一定时间，这可以被称为软烘烤工艺。在该软烘烤工艺之后，可以将衬底/阻焊结构暴露于穿过掩模的光源。调节例如软烘烤工艺的温度和/或时间可以改变焊料掩模材料的敏感性从而减少或消除所述界面处的底切。
根据一些实施例，可以通过调节形成焊料掩模的材料的化学成分来形成(一个或多个)纵向边缘122和/或322。通常，形成焊料掩模106/306的材料的化学成分可以决定所述焊料掩模的特征，诸如硬度、密度、重量等。用于形成焊料掩模106或306的化学成分可以包括但不限于醇酸树脂、丙烯酸环氧树脂、甲基丙烯酸环氧树脂、UV可固化阻焊剂和类似物。调节或改变形成焊料掩模106/306的材料的化学成分还可以决定焊料掩模106/306与例如在光刻工艺中所用的光源的反应。某些方面可以实现调节环氧和丙烯酸的混合比值以便影响焊料掩模的交联行为，从而减少或消除所述界面处的底切。根据一些实施例，焊料掩模106/306可以由具有二氧化硅(非晶)、硫酸钡和环氧树脂等化学成分的材料形成。一些实施例可以提供比值为15％环氧和15％丙烯酸的环氧和丙烯酸混合物。
根据某些实施例，可以通过调节焊料掩模的电阻类型或其他特征来形成(一个或多个)纵向边缘122和/或322。作为一个实例，某些方面可以实现对焊料掩模减少色素染料的剂量以便使焊料掩模更加透明。通常，焊料掩模包含绿色、蓝色或甚至黑色(在军事应用情况下)的色素染料。根据本发明的各方面，减少所述色素染料可以实现更加透明的焊料掩模，并使光源向焊料掩模的底面(例如，接近表面116/308的焊料掩模的面)的曝光增加。向焊料掩模的底面的曝光增加可以甚至进一步减少或消除所述界面处的底切。
其他方面可以实现组合使用上述修改和/或调节(例如，调节光源的幅度、改变化学成分、减少色素染料等)中的任意部分或全部以减少或消除所述界面处的底切。
根据某些实施例，提供了一种形成器件集成电路的方法。该方法可以包括提供第一层。第一层可以包括顶面。第一层可以是衬底层。该方法还可以包括在第一层的顶面上设置焊料掩膜。焊料掩模可以包括纵向边缘并且具有预定掩模厚度。该方法可以甚至进一步包括将焊料掩模暴露于具有预定光子能量幅度的光源。可以选择预定掩模厚度和光子能量幅度使得焊料掩模的纵向边缘和顶面之间的角不小于90度。
根据其他实施例，提供了形成器件集成电路封装件的另一方法。该方法可以包括提供第一层。第一层可以包括顶面。该方法还可以包括在第一层的顶面上设置焊料掩模。焊料掩模可以包括纵向边缘。焊料掩模可以由预定的化学成分形成。该方法可以甚至进一步包括将焊料掩模暴露于光源。可以选择预定的化学成分使得焊料掩模的纵向边缘和顶面之间的角不小于90度。
根据某些实施例，提供了一种器件。该器件可以包括集成电路封装件。集成电路封装件可以包括第一层和焊料掩模。第一层可以包括顶面，其中焊料掩模设置在第一层的顶面上。焊料掩模可以包括纵向边缘。纵向边缘可以在第一层的顶面和纵向边缘之间形成不小于90度的角。角可以不小于120度或不小于150度。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的主旨和范围的情况下，做各种不同的改变、替换和更改。此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (14)

1.一种形成集成电路封装件的方法，包括：
提供具有顶面的第一层；
在所述第一层的顶面上设置焊料掩模，所述焊料掩模包括纵向边缘并且具有预定掩模厚度；以及
将所述焊料掩模暴露于具有预定光子能量幅度的光源，其中，选择所述预定掩模厚度和所述光子能量幅度使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于120度。
2.根据权利要求1所述的方法，其中，所述焊料掩模由包含色素染料的材料形成，并且选择所述色素染料使得所述焊料掩模是透明的。
3.根据权利要求1所述的方法，其中，所述预定掩模厚度为40μm，并且所述预定光子能量幅度为15mJ/cm2。
4.根据权利要求1所述的方法，其中，所述预定掩模厚度介于35μm和45μm之间，并且所述预定光子能量幅度介于10mJ/cm2和20mJ/cm2之间。
5.根据权利要求1所述的方法，其中，所述预定掩模厚度为40μm，并且所述预定光子能量幅度介于5mJ/cm2和25mJ/cm2之间。
6.根据权利要求1所述的方法，其中，所述集成电路封装件是阻焊剂窗口开放型的迹线上凸块层压封装件。
7.一种形成集成电路封装件的方法，包括：
提供具有顶面的第一层；
在所述第一层的顶面上设置焊料掩模，所述焊料掩模包括纵向边缘并且由预定化学成分形成；以及
将所述焊料掩模暴露于光源，其中，选择所述预定化学成分使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于120度。
8.根据权利要求7所述的方法，其中，所述预定化学成分包含15％环氧与15％丙烯酸的比值。
9.根据权利要求7所述的方法，其中，所述预定化学成分包含非晶二氧化硅、硫酸钡和环氧树脂。
10.根据权利要求7所述的方法，其中，所述预定化学成分包含染料，并且选择所述染料使得所述焊料掩模是透明的。
11.根据权利要求7所述的方法，其中，所述集成电路封装件是阻焊剂窗口开放型的迹线上凸块层压封装件。
12.根据权利要求7所述的方法，其中，所述第一层是接合的半导体层。
13.根据权利要求7所述的方法，其中，所述第一层是集成电路管芯。
14.根据权利要求7所述的方法，还包括在一定的烘烤时间段内和烘烤温度下烘烤所述集成电路封装件，其中，选择所述烘烤时间段和所述烘烤温度使得所述焊料掩模的纵向边缘和所述顶面之间的角不小于120度。
CN201310118009.8A 2013-01-03 2013-04-07 用于bot层压封装件的改进的焊料掩模形状 Active CN103915354B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/733,537 US9006909B2 (en) 2013-01-03 2013-01-03 Solder mask shape for BOT laminate packages
US13/733,537 2013-01-03

Publications (2)

Publication Number Publication Date
CN103915354A CN103915354A (zh) 2014-07-09
CN103915354B true CN103915354B (zh) 2017-04-26

Family

ID=51017506

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310118009.8A Active CN103915354B (zh) 2013-01-03 2013-04-07 用于bot层压封装件的改进的焊料掩模形状

Country Status (4)

Country Link
US (1) US9006909B2 (zh)
KR (1) KR101545388B1 (zh)
CN (1) CN103915354B (zh)
TW (1) TWI536518B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540749A (zh) * 2003-04-25 2004-10-27 ͬ�Ϳ�ҵ��ʽ���� 安装电子部件的薄膜载带及生产方法及涂敷阻焊剂的印网
CN101521187A (zh) * 2008-02-28 2009-09-02 爱特梅尔公司 具有顶部及底部侧电连接的晶片级集成电路封装

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3452043B2 (ja) 1999-10-29 2003-09-29 株式会社日立製作所 半導体装置およびその製造方法
JP3727895B2 (ja) 2002-03-26 2005-12-21 株式会社東芝 モニタ方法
JP3836085B2 (ja) 2003-04-25 2006-10-18 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープおよびその製造方法
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
JP5640613B2 (ja) * 2010-09-30 2014-12-17 凸版印刷株式会社 半導体パッケージ基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540749A (zh) * 2003-04-25 2004-10-27 ͬ�Ϳ�ҵ��ʽ���� 安装电子部件的薄膜载带及生产方法及涂敷阻焊剂的印网
CN101521187A (zh) * 2008-02-28 2009-09-02 爱特梅尔公司 具有顶部及底部侧电连接的晶片级集成电路封装

Also Published As

Publication number Publication date
CN103915354A (zh) 2014-07-09
KR101545388B1 (ko) 2015-08-19
US20140186591A1 (en) 2014-07-03
TW201428914A (zh) 2014-07-16
KR20140088831A (ko) 2014-07-11
US9006909B2 (en) 2015-04-14
TWI536518B (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
CN101601127B (zh) 导电性凸起及其制造方法以及电子部件安装结构体
CN103782382B (zh) 具有锚固结构的焊接掩模
JP2008147458A (ja) プリント配線板およびその製造方法
US9629241B2 (en) Printed circuit board, ball grid array package and wiring method of printed circuit board
JP2006344822A (ja) 半導体装置用実装基板及び半導体装置の実装構造
WO2017016165A1 (en) Screen-printing mask, related packaging method, display panel, display apparatus, and method for fabricating the same
CN114639757A (zh) 显示模块制作方法及显示模块
CN103915354B (zh) 用于bot层压封装件的改进的焊料掩模形状
KR20130030054A (ko) 인쇄회로기판 및 그 제조방법
US7205485B2 (en) Printed circuit board and method for fabricating the same
CN100389494C (zh) 集成电路封装的制作工艺
TWI459531B (zh) 高面積效率的電子元件及其製造方法
CN106531643A (zh) 扇出型封装结构的制作方法
KR102481416B1 (ko) 감광성 수지를 이용한 led칩 전사 장치
TWI576022B (zh) 支撐結構與其製造方法
WO2021179612A1 (zh) 植球结构及制备工艺
JP2001332642A (ja) 半導体装置及び半導体装置の製造方法
JP4015790B2 (ja) 半導体装置の製造方法
JP5400116B2 (ja) フリップチップキャリア、及びこれを用いた半導体実装方法
JP2006237367A (ja) プリント配線板
JP2928755B2 (ja) 電子部品の製造方法
TWI613943B (zh) 晶片固定結構的製造方法
CN106358363A (zh) 一种印刷电路板设计方法、印刷电路板及终端设备
CN105720013A (zh) 防止中介导体桥接的半导体封装件立体堆栈方法
JPH08293509A (ja) 半導体装置製造方法およびそれを用いた半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant