KR101545388B1 - Bot 적층 패키지를 위한 개선된 솔더 마스크 형상 - Google Patents

Bot 적층 패키지를 위한 개선된 솔더 마스크 형상 Download PDF

Info

Publication number
KR101545388B1
KR101545388B1 KR1020130070981A KR20130070981A KR101545388B1 KR 101545388 B1 KR101545388 B1 KR 101545388B1 KR 1020130070981 A KR1020130070981 A KR 1020130070981A KR 20130070981 A KR20130070981 A KR 20130070981A KR 101545388 B1 KR101545388 B1 KR 101545388B1
Authority
KR
South Korea
Prior art keywords
solder mask
layer
vertical edge
solder
predetermined
Prior art date
Application number
KR1020130070981A
Other languages
English (en)
Other versions
KR20140088831A (ko
Inventor
치홍 창
승유 우
페이춘 차이
틴하오 쿠오
첸션 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140088831A publication Critical patent/KR20140088831A/ko
Application granted granted Critical
Publication of KR101545388B1 publication Critical patent/KR101545388B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0594Insulating resist or coating with special shaped edges
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

디바이스가 제공된다. 디바이스는 집적 회로 패키지를 포함할 수 있다. 집적 회로 패키지는 제 1 층 및 솔더 마스크를 포함할 수 있다. 제 1 층은 상면을 포함할 수 있고, 솔더 마스크가 제 1 층의 상면 상에 배치된다. 솔더 마스크는 수직 에지를 포함할 수 있다. 수직 에지는 제 1 층의 상면과 수직 에지 사이에 90도보다 작지 않은 각을 형성할 수 있다. 각은 120도보다 작지 않을 수 있거나, 150도보다 작지 않을 수 있다.

Description

BOT 적층 패키지를 위한 개선된 솔더 마스크 형상{IMPROVED SOLDER MASK SHAPE FOR BOT LAMINATE PACKAGES}
본 발명은 직접 회로 패키지에 관한 것이고, 보다 구체적으로는 BOT 적층 패키지를 위한 개선된 솔더 마스크 형상에 관한 것이다.
반도체 집적 회로 패키지(예를 들어, 범프-온-트레이스 적층 패키지)의 제조에 있어서, 솔더 마스크가 회로의 물리적 및 전기적 절연 부분들을 위해 사용된다. 솔더 마스크는 일반적으로 솔더 또는 솔더링이 필요하지 않은 회로의 부분들을 정의한다. 솔더 마스크는 적용 대상의 특정 요구에 따라 다양한 달라지는 매체에서 제공한다.
종래의 방법은 예를 들어 리소그래피 공정을 이용하여 아래 놓인 구조체(예를 들면, 기판층, 반도체층 등)에 솔더 마스크를 도포하여 솔더 마스크가 아래 놓인 구조체 상의 층으로서 형성되도록 하는 경우가 있다. 솔더 마스크층은 비아, 솔더 범프, 전도체 패드 등을 위한 개구부를 포함할 수 있다. 솔더 마스크층은 일반적으로 주변 에지(edge) 주위에 하나 이상의 또는 복수의 수직 에지를 포함한다. 솔더 마스크 에지는 집적 회로 패키지의 다른 컴포넌트들과 인접할 수 있다.
상기 언급된 것뿐만 아니라 다른 종래의 방법에서의 결핍들을 극복하는 집적 회로 패키지를 위한 솔더 마스크 형상이 필요하다.
특정 실시형태에 따르면, 디바이스 집적 회로를 형성하는 방법이 제공된다. 방법은 제 1 층을 제공하는 단계를 포함한다. 제 1 층은 상면을 포함할 수 있다. 제 1 층은 기판층일 수 있다. 방법은 제 1 층의 상면 상에 솔더 마스크를 배치하는 단계를 또한 포함할 수 있다. 솔더 마스크는 수직 에지를 포함할 수 있고, 미리결정된 마스크 두께를 갖는다. 방법은 미리결정된 포토(photo) 에너지 진폭을 갖는 광원에 솔더 마스크를 노광하는 단계를 더 포함할 수 있다. 미리결정된 마스크 두께 및 포토 에너지 진폭은 솔더 마스크의 수직 에지와 상면 사이의 각이 90도보다 작지 않도록 선택될 수 있다.
추가의 실시형태에 따르면, 디바이스 집적 회로 패키지를 형성하는 다른 방법이 제공된다. 방법은 제 1 층을 제공하는 단계를 포함한다. 제 1 층은 상면을 포함할 수 있다. 방법은 제 1 층의 상면 상에 솔더 마스크를 배치하는 단계를 또한 포함할 수 있다. 솔더 마스크는 수직 에지를 포함할 수 있다. 솔더 마스크는 미리결정된 화학 조성으로 형성될 수 있다. 방법은 광원에 솔더 마스크를 노광하는 단계를 더 포함할 수 있다. 미리결정된 화학적 조성은 솔더 마스크의 수직 에지와 상면 사이의 각이 90도보다 작지 않도록 선택될 수 있다.
특정 실시형태에 따르면, 디바이스가 제공된다. 디바이스는 집적 회로 패키지를 포함할 수 있다. 집적 회로 패키지는 제 1 층 및 솔더 마스크를 포함할 수 있다. 제 1 층은 상면을 포함할 수 있고, 솔더 마스크가 제 1 층의 상면 상에 배치된다. 솔더 마스크는 수직 에지를 포함할 수 있다. 수직 에지는 제 1 층의 상면과 수직 에지 사이에 90도보다 작지 않은 각을 형성할 수 있다. 각은 120도보다 작지 않을 수 있거나, 150도보다 작지 않을 수 있다.
실시형태, 및 그 이점을 더 완벽히 이해하기 위해 이제 첨부 도면과 함께 취해진 다음의 설명이 참조된다.
도 1은 솔더 마스크의 수직 에지가 기판층과 적어도 90도의 각을 형성하는 실시형태에 따른 디바이스의 단면도를 예시한다.
도 2는 더욱 상세하게 나타낸 도 1의 디바이스의 단면도를 예시한다.
도 3은 솔더 마스크의 수직 에지가 기판층과 90도보다 큰 각을 형성할 뿐만 아니라 디바이스가 다이를 더 포함하는 다양한 다른 실시형태에 따른 디바이스의 단면도를 예시한다.
본 개시의 실시형태의 제조 및 이용이 이하 상세하게 논의된다. 그러나, 실시형태는 광범위하고 다양한 특정 상황에서 실시될 수 있는 많은 적용 가능한 발명적 개념을 제공한다는 것을 인지해야 한다. 논의된 특정 실시형태는 단지 예시이고, 본 개시의 범위를 한정하지 않는다.
도 1 및 도 2를 참조하면, 본 개시에 따라 구조된 예시적인 디바이스(100)의 단면도가 도시된다. 도 2는 도 1의 디바이스(100)의 일부를 더 상세하게 도시한다. 디바이스(100)는 집적 회로 패키지, 예를 들어 범프-온-트레이스(bump-on-trace) 적층 패키지일 수 있다. 디바이스(100)는 집적 회로(integrated circuit; IC) 패키지(102)를 포함할 수 있다. IC 패키지(102)는 제 1 층(104), 솔더 마스크(106)[예로서 도 1에 도시된 2개의 솔더 마스크(106)], IC 칩(108), 및 몰딩된 언더필러(molded underfiller; MUF)층(110)을 포함할 수 있다. IC 칩(108)은 복수의 콘택(114) 및 복수의 구리 필러(112)를 포함할 수 있고, 필러(112)는 무연(lead free) 솔더와 같은 콘택(114) 상에 위치결정되고, 일반적으로 IC 칩(108)용 전기 접점을 제공한다. IC 칩(108)은 MUF층(110) 상부 또는 내부에 위치결정될 수 있다. 솔더 마스크(106)(솔더 레지스트라고도 함)는 제 1 층(104)의 상면(116) 상에 배치될 수 있다(도 2의 확대도에서 더 상세하게 도시됨). 솔더 마스크(106)는 예를 들어 리소그래피 공정을 이용하여 상면(116) 상에 도포되거나, 인쇄되거나, 드라이 필름 페이스트(paste)되거나, 그렇지 않으면 위치결정될 수 있다.
제 1 층(104)은 기판층, 범프-온-트레이스층, 반도체 본딩 기술을 이용하여 형성된 층, 집적 회로 다이, 인쇄 회로 기판(printed circuit board; PCB) 등일 수 있다. 도 1에 도시된 예시적인 IC 패키지(102)에서 제 1 층(104)은 기판층이다. 제 1 층(104)은 제 1층 상부 및/또는 내부에 형성된 트레이스(118)를 포함할 수 있다[도 1의 제 1 층(104)은 복수의 트레이스(118)를 포함한다]. 트레이스(118)는 전기적 콘택, 필러, 솔더 범프 등을 수용하거나, 그렇지 않으면 그들에 접속되도록 구성된 예를 들어 콘택 랜드(contact land)일 수 있다. 도 1에 도시된 제 1 층(104)에서 트레이스(118)는 필러(112)와 예를 들어 복수의 솔더 볼(Ball Grid Array; BGA)(120) 사이에 전기적 전도성 경로를 제공하도록 구성되고, 솔더 볼(120)은 도 1 및 도 2에서 상상선으로 도시된다. 솔더 마스크(106)는 접촉할 필요가 없는 제 1 층(104)의 부분들을 커버하면서 보호하는 반면에, 트레이스(118)를 포함한 부분과 같은 접촉할 필요가 있는 제 1 층(104) 의 부분들을 노출하도록 남겨둔다.
솔더 마스크(106)는 수직 에지(edge)(122)를 포함할 수 있다. 본 개시의 특정 양상에 따르면, 솔더 마스크(106)의 수직 에지(122)는 기판(104)의 상면(116)과 90도보다 작지 않은 각(124)을 형성할 수 있다. 특정 실시형태에 따르면, 수직 에지(122)는 각(124)이 120도보다 작지 않도록 적응된다. 일부 실시형태에 따르면, 수직 에지(122)는 각(124)이 150도보다 작지 않도록 적응된다. 추가의 실시형태에 따르면, 각(124)은 90도, 즉 수직 에지(122)는 상면(116)에 직교한다. 다른 실시형태에 따르면, 수직 에지(122)는 각(124)이 90도보다 큰 어떤 각이도록 적응될 수 있다.
90도보다 작지 않은 상면(116)과의 각(124)을 형성하는 솔더 마스크(106)의 수직 에지(122)는 제 1 층(104)의 상면(116)과 솔더 마스크(106)의 수직 에지(들)(122) 사이의 계면 또는 접합에서의 언더컷(undercut)을 감소시키거나 제거한다. 상기 계면에서의 언더컷은 일반적으로 상기 계면에서 또는 그 근방에서 그자체를 향하여 솔더 마스크(106)의 수직 에지(122)의 내부로의 점진적인 또는 급격한 경사를 말할 수 있다. 언더컷은 오염물이 거주하고, 그리고/또는 성장될 수 있는 보이드(void)를 초래할 수 있다. 그러한 오염물은 디바이스(100)의 조기 고장으로 이어질 수 있다.
도 3은 본 개시의 다양한 다른 실시형태에 따른 예시적인 디바이스(300)의 단면도를 나타낸다. 도 3의 실시형태는 도 1 및 도 2에 도시된 디바이스(100)의 실시형태와 유사하고, 디바이스(300)에서는 예를들어 상면(308)을 포함하는 제 1 층(304), 및 상면(308)과 각(324)을 형성하는 수직 에지(322)를 포함한 솔더 마스크(306)을 더 포함하는 집적 회로 패키지(302)를 포함한다. 도 3에 도시된 디바이스(300)의 실시형태는 제 1 층(304)과 솔더 마스크(306)에 근접한 몰딩된 언더필(molded underfill; MUF)층(326) 및 하나 이상의 다이(320)(예로서, 하나가 도시됨)를 더 포함할 수 있다. 수직 에지(322)와 제 1 층(304)의 상면(308) 사이에 각(324)을 형성하는 수직 에지(322)는 솔더 마스크(306), 제 1 층(304), 및 MUF(326)의 계면에서 언더컷을 방지 및/또는 제거한다.
수직 에지(들)(122 및 322)는 여기에 설명된 형상을 갖도록, 즉 수직 에지(들)(122/322)과 제 1 층(104/304)의 상면(116/308) 각각의 사이의 계면에서 언더컷을 방지 또는 제거하는 각(124 및/또는 324)을 형성하도록 솔더 마스크(106 및 306) 상에 각각 형성될 수 있다. 특정 실시형태에 있어서, 수직 에지(들)(122 및/또는 322)는 리소그래피 공정의 특정 파라미터를 조정함으로써 형성될 수 있다. 일반적으로, 리소그래피 공정은 광원(예를 들면, 자외선 광원)에 솔더 마스크(106/306)를 노광하는 단계를 포함하고, 광원은 솔더 마스크(106 및/또는 306)의 부분들을 제거하기 위해 마스크를 통해 투사된다. 광원의 미리결정된 크기 또는 강도(예를 들면, 광원의 포토(photo) 에너지 진폭)가 솔더 마스크(106/306)로부터 제거된 물질의 양을 결정할 수 있다. 본 개시의 특정 양상에 따르면, 미리결정된 크기(또는 포토 에너지 진폭)는 수직 에지(들)(122 및/또는 322)의 형상, 및 연장에 의해 각(124 및/또는 324)을 결정하기 위해 조정된다. 예시로서, 포토 광원의 크기는 솔더 마스크 물질의 중합 행동을 향상시킴으로써 상기 계면에서의 언더컷을 감소시키거나 제거하기 위해 미리결정된 레벨까지 증가될 수 있다. 일부 실시형태에 있어서, 40㎛의 두께를 갖는 솔더 마스크(106/306)에 적용된 5~25mJ/㎠의 포토 에너지 진폭이 수직 에지(122 및/또는 322)와 상면(116/308) 각각의 사이에서의 계면에서의 언더컷을 제거하도록 여기서 설명된 수직 에지(124/324)의 각을 생성할 수 있다는 것을 알았다. 다른 실시형태는 35 내지 45㎛ 사이의 두께를 갖는 솔더 마스크(106/306)에 적용된 10 ~ 20mJ/㎠의 포토 에너지 진폭을 이용할 수 있다. 추가의 실시형태에서는 40㎛의 두께를 갖는 솔더 마스크(106/306)에 적용된 15mJ/㎠의 포토 에너지 진폭을 이용할 수 있다.
다른 양상은 리소그래피 공정의 소프트 베이킹 파라미터를 조정하는 것을 제공할 수 있다. 일반적으로, 리소그래피 공정의 제 1 단계는 기판층에 액상 솔더 레지스트 물질을 배치하는 것을 제공할 수 있다. 액상 솔더 레지스트 물질이 기판층에 인쇄된 후 특정 시간 동안 낮은 온도에 노광될 수 있고, 그것을 소프트 베이킹 공정이라 할 수 있다. 그러한 소프트 베이킹 공정 이후에, 기판/솔더 레지스트 구조는 마스크를 통해 광원에 노광될 수 있다. 예를 들어, 소프트 베이킹 공정의 온도 및/또는 시간을 조정하는 것은 상기 계면에서의 언더컷을 감소시키거나 제거하기 위해 솔더 마스크 물질의 민감도를 변경시킬 수 있다.
일부 실시형태에 있어서, 수직 에지(들)(122 및/또는 322)는 솔더 마스크를 형성하는 물질의 화학적 조성을 조정함으로써 형성될 수 있다. 일반적으로, 솔더 마스크(106/306)를 형성하는 물질의 화학적 조성은 상기 솔더 마스크의 강도, 밀도, 중량 등과 같은 특징을 결정할 수 있다. 솔더 마스크(106 또는 306)를 형성하기 위해 사용된 화학적 조성은 알키드 수지, 아크릴레이트 에폭시 수지, 메타크릴레이티드 에폭시 수지, UV 경화성(curable) 솔더 레지스트 등을 포함할 수 있지만, 그것에 한정되지 않는다. 솔더 마스크(106/306)를 형성하는 물질의 화학적 조성을 조정하거나 변경하는 것은 예를 들어 리소그래피 공정에서 사용되는 광원에 솔더 마스크(106/306)가 반응하는지를 결정하는 것을 더 포함할 수 있다. 특정 양상은 솔더 마스크의 교차결합 행동(crosslink behavior)이 상기 계면에 영향을 미침으로써 상기 계면에서의 언더컷을 감소시키거나 제거하도록 에포시 또는 아크릴의 혼합 비율을 조정하는 것을 제공할 수 있다. 일부 실시형태에 있어서, 솔더 마스크(106/306)는 실리카(아몰퍼스), 바륨 설페이트, 에폭시 수지 등의 화학적 조성을 갖는 물질로 형성될 수 있다. 일부 실시형태는 15퍼센트의 에폭시 및 15퍼센트의 아크릴의 에폭시 및 아크릴 혼합의 비율을 제공할 수 있다.
특정 실시형태에 따르면, 수직 에지(들)(122 및/또는 322)은 마스크 피처의 저항 유형 또는 다른 특징을 조정함으로써 형성될 수 있다. 일례에 있어서, 특정 양상은 솔더 마스크를 더 투명하게 하기 위해 솔더 마스크로의 안료 염료(pigment dyes)의 사용량을 감소를 제공할 수 있다. 일반적으로, 솔더 마스크는 녹색, 청색, 또는 심지어 흑색(군사 적용의 경우에)인 안료 염료를 포함한다. 본 개시의 양상에 따르면, 상기 안료 염료를 감소시키는 것은 솔더 마스크의 바닥측, 예를 들어 표면(116/308)에 근접한 솔더 마스크의 측에 대한 광원의 증가된 노광을 갖는 더 투명한 솔더 마스크를 제공할 수 있다. 솔더 마스크의 바닥층에 대한 증가된 노광은 심지어 상기 계면의 언더컷을 더욱 감소시키거나 제거할 수 있다.
다른 양상은 상기 계면에서의 언더컷을 감소시키거나 제거하기 위해 상술된 변경 및/또는 조정(예를 들면, 광원의 크기를 조정하는 것, 화학적 조성을 변경하는 것, 안료 염료를 감소시키는 것 등) 중 어느 것 또는 모두를 조합하여 사용하는 것을 제공할 수 있다.
특정 실시형태에 따르면, 디바이스 집적 회로를 형성하는 방법이 제공된다. 방법은 제 1 층을 제공하는 단계를 포함한다. 제 1 층은 상면을 포함할 수 있다. 제 1 층은 기판층일 수 있다. 방법은 제 1 층의 상면 상에 솔더 마스크를 배치하는 단계를 또한 포함할 수 있다. 솔더 마스크는 수직 에지를 포함할 수 있고, 미리결정된 마스크 두께를 갖는다. 방법은 미리결정된 포토(photo) 에너지 진폭을 갖는 광원에 솔더 마스크를 노광하는 단계를 더 포함할 수 있다. 미리결정된 마스크 두께 및 포토 에너지 진폭은 솔더 마스크의 수직 에지와 상면 사이의 각이 90도보다 작지 않도록 선택될 수 있다.
추가의 실시형태에 따르면, 디바이스 집적 회로 패키지를 형성하는 다른 방법이 제공된다. 방법은 제 1 층을 제공하는 단계를 포함한다. 제 1 층은 상면을 포함할 수 있다. 방법은 제 1 층의 상면 상에 솔더 마스크를 배치하는 단계를 또한 포함할 수 있다. 솔더 마스크는 수직 에지를 포함할 수 있다. 솔더 마스크는 미리결정된 화학 조성으로 형성될 수 있다. 방법은 광원에 솔더 마스크를 노광하는 단계를 더 포함할 수 있다. 미리결정된 화학적 조성은 솔더 마스크의 수직 에지와 상면 사이의 각이 90도보다 작지 않도록 선택될 수 있다.
특정 실시형태에 따르면, 디바이스가 제공된다. 디바이스는 집적 회로 패키지를 포함할 수 있다. 집적 회로 패키지는 제 1 층 및 솔더 마스크를 포함할 수 있다. 제 1 층은 상면을 포함할 수 있고, 솔더 마스크가 제 1 층의 상면 상에 배치된다. 솔더 마스크는 수직 에지를 포함할 수 있다. 수직 에지는 제 1 층의 상면과 수직 에지 사이에 90도보다 작지 않은 각을 형성할 수 있다. 각은 120도보다 작지 않을 수 있거나, 150도보다 작지 않을 수 있다.
본 실시형태 및 그 이점이 상세하게 설명되었지만, 다양한 변경, 대체 및 수정이 첨부된 청구범위에 의해 규정되는 바와 같은 본 실시형태의 사상 및 범주로부터 벗어남 없이 여기서 이루어질 수 있다는 것을 이해하여야 한다. 게다가, 본 출원의 범주는 본 명세서에 기재된 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 및 단계의 특정 실시형태에 한정되도록 의도되지 않는다. 당업자는 본 개시로부터, 여기에 기재된 대응하는 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 이후 개발될, 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부된 청구범위는 그러한 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계 등의 범주 내에 포함하도록 의도된다. 추가적으로, 각 청구항은 개별의 실시형태를 구성하고, 여러 청구항 또는 실시형태의 조합이 본 개시의 범주 내에 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 집적 회로 패키지를 형성하는 방법에 있어서,
    상면을 갖는 제 1 층을 제공하는 단계;
    상기 제 1 층의 상면 상에 솔더 마스크 - 상기 솔더 마스크는 수직 에지를 포함하고, 미리결정된 마스크 두께를 갖음 - 를 배치하는 단계; 및
    미리결정된 포토(photo) 에너지 진폭을 갖는 광원에 상기 솔더 마스크를 노광하는 단계
    를 포함하고,
    상기 미리결정된 두께 및 상기 포토 에너지 진폭은 상기 솔더 마스크의 수직 에지와 상기 상면 사이의 각이 90도보다 작지 않도록 선택되는 것인, 집적 회로 패키지 형성 방법.
  6. 제 5 항에 있어서,
    상기 솔더 마스크는 안료 염료(pigment dye)를 포함한 물질로 형성되고, 상기 안료 염료는 상기 솔더 마스크가 투명하도록 선택되는 것인, 집적 회로 패키지 형성 방법.
  7. 제 5 항에 있어서,
    상기 미리결정된 마스크의 두께는 35 내지 45㎛ 사이에 있고, 상기 미리결정된 포토 에너지 진폭은 10 내지 20mJ/㎠ 사이에 있는 것인, 집적 회로 패키지 형성 방법.
  8. 제 5 항에 있어서,
    상기 집적 회로 패키지는 범프-온-트레이스(bump-on-trace) 적층 패키지의 윈도우 오픈형(window open type) 솔더 레지스트인 것인, 집적 회로 패키지 형성 방법.
  9. 집적 회로 패키지를 형성하는 방법에 있어서,
    상면을 갖는 제 1 층을 제공하는 단계;
    상기 제 1 층의 상면 상에 솔더 마스크 - 상기 솔더 마스크는 수직 에지를 포함하고, 미리결정된 화학적 조성으로 형성됨 - 를 배치하는 단계; 및
    광원에 상기 솔더 마스크를 노광하는 단계
    를 포함하고,
    상기 미리결정된 화학적 조성은 상기 솔더 마스크의 수직 에지와 상기 상면 사이의 각이 90도보다 작지 않도록 선택되는 것인, 집적 회로 패키지 형성 방법.
  10. 제 9 항에 있어서,
    베이킹 시구간 동안에 베이킹 온도에서 상기 집적 회로 패키지를 베이킹하는 단계
    를 더 포함하고,
    상기 베이킹 시구간 및 상기 베이킹 온도는 상기 솔더 마스크의 수직 에지와 상기 상면 사이의 각이 120도보다 작지 않도록 선택되는 것인, 집적 회로 패키지 형성 방법.
KR1020130070981A 2013-01-03 2013-06-20 Bot 적층 패키지를 위한 개선된 솔더 마스크 형상 KR101545388B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/733,537 2013-01-03
US13/733,537 US9006909B2 (en) 2013-01-03 2013-01-03 Solder mask shape for BOT laminate packages

Publications (2)

Publication Number Publication Date
KR20140088831A KR20140088831A (ko) 2014-07-11
KR101545388B1 true KR101545388B1 (ko) 2015-08-19

Family

ID=51017506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130070981A KR101545388B1 (ko) 2013-01-03 2013-06-20 Bot 적층 패키지를 위한 개선된 솔더 마스크 형상

Country Status (4)

Country Link
US (1) US9006909B2 (ko)
KR (1) KR101545388B1 (ko)
CN (1) CN103915354B (ko)
TW (1) TWI536518B (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016197A (ja) 1999-10-29 2002-01-18 Hitachi Ltd 半導体装置およびその製造方法
JP2003282663A (ja) 2002-03-26 2003-10-03 Toshiba Corp モニタ方法、露光方法、半導体デバイスの製造方法、エッチング方法及び露光処理装置
JP2005011826A (ja) * 2003-04-25 2005-01-13 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ、その製造方法およびソルダーレジスト塗布用スクリーン

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100747393B1 (ko) 2003-04-25 2007-08-07 미쓰이 긴조꾸 고교 가부시키가이샤 전자 부품 실장용 필름 캐리어 테이프와 그 제조 방법 및솔더 레지스트 도포용 스크린
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
US8018065B2 (en) * 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
JP5640613B2 (ja) * 2010-09-30 2014-12-17 凸版印刷株式会社 半導体パッケージ基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016197A (ja) 1999-10-29 2002-01-18 Hitachi Ltd 半導体装置およびその製造方法
JP2003282663A (ja) 2002-03-26 2003-10-03 Toshiba Corp モニタ方法、露光方法、半導体デバイスの製造方法、エッチング方法及び露光処理装置
JP2005011826A (ja) * 2003-04-25 2005-01-13 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ、その製造方法およびソルダーレジスト塗布用スクリーン

Also Published As

Publication number Publication date
CN103915354A (zh) 2014-07-09
TW201428914A (zh) 2014-07-16
US20140186591A1 (en) 2014-07-03
KR20140088831A (ko) 2014-07-11
US9006909B2 (en) 2015-04-14
TWI536518B (zh) 2016-06-01
CN103915354B (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
US8525318B1 (en) Semiconductor device and fabricating method thereof
CN104465542B (zh) 具有模塑通孔的叠层封装结构
JP5152177B2 (ja) 導電性バンプとその製造方法および電子部品実装構造体
US7084498B2 (en) Semiconductor device having projected electrodes and structure for mounting the same
KR20150065160A (ko) 패키지 온 패키지 구조체에서의 휨 제어
US20130026623A1 (en) Semiconductor Devices, Packaging Methods and Structures
KR20100100680A (ko) 패턴 기판을 구비하는 집적회로 패키지 시스템 및 그 제조 방법
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
CN104659000B (zh) 具有球焊盘的基板、半导体封装体以及制造方法
TWI611523B (zh) 半導體封裝件之製法
TWI613076B (zh) 印刷電路板及其製造方法
KR20130030054A (ko) 인쇄회로기판 및 그 제조방법
KR101545388B1 (ko) Bot 적층 패키지를 위한 개선된 솔더 마스크 형상
KR20160001827A (ko) 인쇄회로기판 제조방법
US20120193802A1 (en) Glob top semiconductor package
KR101613525B1 (ko) 피오피 타입의 인쇄회로기판 및 그 제조 방법
TWI530240B (zh) 電路板及其製作方法
KR102084542B1 (ko) 반도체 패키지
KR20090108777A (ko) 반도체 패키지용 기판 및 이를 이용한 반도체 패키지
JP2007110114A (ja) パッケージ基板、半導体パッケージ及び半導体パッケージ作製方法
KR20080024492A (ko) 오버 몰딩된 ic 패키지의 휨을 줄이는 방법
JP2001332642A (ja) 半導体装置及び半導体装置の製造方法
JP5400116B2 (ja) フリップチップキャリア、及びこれを用いた半導体実装方法
CN106449432A (zh) 一种晶圆封装结构的制造方法
US8680663B2 (en) Methods and apparatus for package on package devices with reduced strain

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant