CN103904033B - 半导体装置的制造方法 - Google Patents

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Abstract

在对3维结构的NAND闪存的加工的层叠膜的栅极进行分离的步骤中，防止图案变形而倾倒。将构成上述闪存的存储器单元的控制栅群的高度h与长度L之比在不引起压曲的范围设为小于1.65倍。优选将栅电极的长度L与宽度W之比设为小于16.5倍。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体器件以及半导体器件的制造方法，特别涉及在三维结构的NAND-flash存储器的制造中不可缺少的高的高宽比的线条图案的形成方法。
背景技术
随着半导体器件的高速化、高密度化的要求，近年3维结构的半导体装置的开发兴起。例如在非专利文献1中，公开了3维NAND-flash存储器（以下简称为3D-NAND）作为其一个例子。在图1中，通过三视图表示3D-NAND存储器单元的概略。图1（A）表示从上侧观察3D-NAND存储器单元而得到的俯视图，图1（B）表示从纸面右侧观察图1（A）的俯视图而得到的侧视图（在y方向观察到的结构），图1（C）是从纸面下侧观察图1（A）的俯视图而得到的正视图（在x方向观察到的结构）。存储器单元实际上在纸面的横向（y方向）延长，图1（A）以及（C）都只示出了存储器单元两侧的端部。而且，在图1（A）中，图1（C）所示的位线33以及字线34省略图示。
上述3D-NAND的存储器单元如图1（C）所示那样，具有如下结构：在半导体基板（Si基板）1上进一步阶梯状地层叠由钨膜5（导电膜）和SiO2膜（绝缘膜）3的层叠膜组成的控制栅层30，在其内部形成通过多晶硅填埋的圆柱形的通道孔4。而且，在制造工序的最初的阶段，控制栅层30作为Si3N4膜和SiO2膜3的层叠膜而形成，在制造工序的过程中将Si3N4置换为钨膜5。包含在控制栅层30中的钨膜5作为栅电极进行动作，所以控制栅层30成为阶梯状层叠的梯田结构，分别经由接触孔35与字线34连接。（以下，为了方便将控制栅层30的层叠膜称为控制栅群31）控制栅群31如图1（B）所示，通过槽（间隙）32在x方向上进行分割，如果从上侧观察，则如图1（A）所示那样具有线条与间隙（line-and-space）状的结构。
在通道孔4上形成接触孔6，进而与形成在其上部的位线33连接。另外虽然未图示，但在通道孔4的内壁面（形成在控制栅群30内部的孔的壁面和填埋的多晶硅的柱子的界面）形成ONO膜作为电荷陷阱材料，作为存储器单元的电容器进行动作。
在非专利文献1中公开的3D-NAND的存储器单元的特征在于：如图1（B）所示，通过槽32在x方向上分割控制栅群31。该槽32通过蚀刻形成。在图2的（A）（B）中，通过与图1（B）同样的侧视图表示槽32的形成工序前后的图案。图2（A）表示蚀刻前的图案，图2（B）表示蚀刻后的图案。在图2（A）所示的蚀刻前的状态中在Si基板1上，层叠由上述的Si3N4膜2和SiO2膜3的层叠膜组成的控制栅层30，形成在内部通过多晶硅填埋的通道孔4。在其上表面通过光刻形成线条与间隙的抗蚀剂图案，通过将其作为掩模的干蚀刻形成图2（B）所示的槽32。
在图1所示的存储器单元中，控制栅群层叠了8层控制栅层30，但为了高密度化，需要增加层叠数，或者缩小通道孔4的直径而使X方向和Y方向的通道孔的间隔变窄。例如，在非专利文献1中，作为未来的发展，提出了将控制栅层30的层叠数设置为128层的方案、缩小通道孔4的直径至45nm而降低每一位的成本（位成本）的方案。
非专利文献1：Proceeding of2009symposium on VLSI Technology,P192-193
在非专利文献1中公开的3D-NAND中，如果为了存储器单元的高密度化增加控制栅层30的层叠数，则控制栅群31的高度变高。如果使控制栅层30的膜厚度变薄，则可以抑制控制栅群的高度增大，但这在现实中是困难的。如果使钨膜5变薄，则在电荷陷阱用的ONO膜上被撷取的电荷量过于减少，NAND-flash存储器的数据保持性能降低。另外，如果使SiO2膜3变薄，则发生由于相邻的控制栅的信号而写入错误的数据的、被称为串扰（cross talk）的现象。因此，实际上无法使钨膜5、SiO2膜3的膜厚度变得极薄。
另外，如果缩小通道孔4的直径而使通道孔的间隔变窄，则控制栅群31的宽度（图1（A）的x方向的长度）也必然变小。因而，如果增加层叠数而缩小通道孔直径，则高度相对图案宽度之比即高宽比（在此假设高度除以宽度的值）必然变大。
本发明申请人分析的结果，如果高宽比变大，则在将控制栅群31分割成线条与间隙的工序中，发生称为扭曲（wiggling）的图案的变形这一点变得明显。扭曲的发生在高宽比成为大于等于10时变得特别显著。所谓扭曲是高的高宽比的图案左右弯曲倾倒的现象，在图3（A）和（B）中，分别表示发生了扭曲的存储器单元的俯视图和侧视图。图3（B）表示通过l-m线切割图3（A）的剖面图，相邻的图案接触而用于槽32形成的层叠膜的蚀刻在中途停止。进而，发生以下的问题：蚀刻未达到下层，所以下层的栅电极电短路，或者因变形通道部被破坏。另外，即使没有控制栅群31相互接触那样的变形，也产生如下问题：在线条与间隙发生弯曲，通道的位置偏离设计值，图1（C）所示的通道孔4和接触孔6不能很好连接。
发明内容
因而本发明的目的在于：在具备如上述3D-NAND那样在半导体基板的上方形成用于形成有源元件的层叠膜并通过层间绝缘材料分离该层叠膜而形成的半导体元件块的半导体装置或者该半导体装置的制造方法中，提供一种用于抑制因扭曲引起的上述半导体元件块彼此的短路的方法以及不发生这些问题的半导体装置。
另外，本发明的另一目的在于：在具备在上述半导体基板的上方形成用于形成膜状的有源元件的层叠膜并通过层间绝缘材料相互分离该层叠膜的半导体元件块的半导体装置或者该半导体装置的制造方法中，提供一种抑制上述半导体元件块和馈电极或者布线间的接触不良的发生的半导体装置的制造方法或者半导体装置。
本申请发明人分析的结果发现，上述扭曲因作用于膜的应力而发生，将通过蚀刻线条与间隙状地分割的半导体元件块的高度和宽度或者高度和宽度之比规定在不发生压曲的范围，从而能够抑制扭曲的发生。因而，本发明通过将上述半导体元件块的高度和宽度或者高度和长度之比规定在不发生压曲的范围来解决上述问题。
另外，本申请发明人发现，即使假设在线条与间隙状地分割的半导体元件块发生了弯曲，在相当于弯曲的2次微分的位置几乎没有施加使图案变形的力。因而，本发明使相邻的线条与间隙的图案预先弯曲成相同的形状，在弯曲的2次微分变成零的位置形成通道孔，从而抑制来自通道孔的设计位置的变动，由此解决上述“抑制通道孔和接触孔的连接不良的发生”这一课题。
能够降低扭曲。或者，即使发生扭曲，也能够将器件特性的劣化保持在最低限度。
附图说明
图1（A）是表示3D-NAND的存储器单元结构的俯视图，（B）是其侧视图，（C）是其正视图。
图2（A）是3D-NAND蚀刻工序之前的存储器单元侧视图，（B）是其侧视图。
图3（A）是发生扭曲的存储器单元的俯视图，（B）是其侧视图。
图4（A）是表示压曲发生前的线条图案的俯视图，（B）是其侧视图。
图5（A）是表示压曲发生后的线条图案的俯视图，（B）是其侧视图。
图6是表示压曲周期－图案高度比λ/h和压曲系数k的关系的模拟结果。
图7是形成实施例2的存储器单元的3D－NAND闪存的冲模。
图8（A）是说明将实施例1的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，（B）是其侧视图，（C）是其正视图。
图9是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
图10是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
图11是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
图12（A）是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，（B）是其侧视图，（C）是其正视图。
图13（A）是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，（B）是其侧视图，（C）是其正视图。
图14是表示实施例2的存储器单元中的a-C的蚀刻深度和压曲系数以及压曲因子的关系的图。
图15是表示实施例2的存储器单元中的层叠膜的蚀刻深度和压曲系数以及压曲因子的关系的图。
图16是表示实施例2的存储器单元的控制栅群的结构的立体图。
图17是实施例2的层叠膜分割蚀刻的例子。
图18是存在初始弯曲的线条图案的例子。
图19是弯曲放大后的线条图案。
图20是初始弯曲的周期和弯曲放大率的关系。
图21是表示对实施例3的弯曲放大的对策方案的示意图。
图22是表示实施了实施例3的弯曲放大对策的线条图案的变形的示意图。
图23是表示在存在弯曲的状态下蚀刻掩模材料时的掩模材料（a-C）的蚀刻深度和弯曲的振幅的关系的图。
图24（A）是表示由于扭曲而发生了加工不良的3D-NAND的控制栅群的示意图，（B）是其A-A’剖面图。
图25是发生了图24所示的加工不良的3D-NAND的控制栅群中的层叠膜的蚀刻深度和弯曲的振幅的关系。
图26（A）是表示发生了布线连接不良的3D-NAND存储器单元的概要的俯视图，（B）是其A-A’剖面图。
图27（A）是表示实施例4的抗蚀剂掩模布局的俯视图，（B）是其侧视图。
图28是实施例4的a-C的蚀刻深度和弯曲的振幅的关系。
图29是实施例4的层叠膜蚀刻后的加工形状。
图30是实施例4的a-C的蚀刻深度和弯曲的振幅的关系。
图31是实施例4的曝光用分划板的布局的例子。
图32是实施例4的本发明的抗蚀剂掩模布局的例子。
（符号说明）
1：Si基板；2：Si3N4；3：SiO2；4：通道孔；5：钨栅电极；6：接触孔；7：图案；8：SiO2；9：非晶形碳；10：SiON；11：抗蚀剂掩模；12：分划板基板；13：TiN掩模。
具体实施方式
（实施例1）
首先，对于在具备线条与间隙状的半导体元件块的半导体装置中发生扭曲的机理，以通过单层膜所形成的线条图案为例进行说明。
如上所述，3D-NAND控制栅层在制造处理的初始阶段，在Si3N4膜上通过CVD层叠SiO2膜而形成。不限于3D-NAND的制造处理，已知在通过CVD形成的材料成膜时具有微小的残余应力。另外，还知道在通过蚀刻将控制栅层的层叠膜加工成线条与间隙时，如果通过蚀刻处理层叠膜变质，则在层叠膜发生应力，由于该应力而层叠膜变形。因而，认为扭曲是由上述残余应力和蚀刻引起的层叠膜的变质这2个主要原因相作用而发生的，认为层叠膜比单层膜更容易发生扭曲。
在表面上看，从分析的结果判明在扭曲中存在压曲和弯曲放大的二个模式。在图4和图5中，在压曲的前后对比发生了压曲的图案的例子而示出。压曲是图4（A）以及（B）那样笔直的线条图案7由于应力而变形倾倒的现象。图4（A）表示线条图案7的俯视图，表示形成有高度h、长边方向（y方向）的长度L、作为短边方向的长度的宽度w（x方向的长度。还可以定义为厚度）的图案的样子。图4（B）表示图4（A）所示的线条图案的A-A’剖面的侧视图。图5（A）表示因压曲而倾倒的图案的俯视图，为了参照，还用虚线示出了压曲发生前的线条图案7。图5（B）和图4（B）一样，是表示图5（A）所示的线条图案的A-A’剖面的侧视图。如图5（A）所示，可知当发生了压曲的情况下图案以某固定的周期弯曲。该周期被称为压曲周期λ，所以在图5（A）中用λ表示。
数值计算的结果，可知压曲的发生条件用以下的式1来表示。
[式1]
γ：压曲因子
σ：残余应力（Pa）
E：杨氏模量（Pa）
w：图案宽度
h：图案高度
k：压曲系数
上述式1左边是将残余应力σ和杨氏模量E之比乘以高宽比h/w的平方而得到的无量纲的值。我们将该值定义为压曲因子γ。另一方面，上述式1的右边k是被称为压曲系数的无量纲的值，压曲因子γ在超过压曲系数k时发生压曲。数值计算的结果可知在图案的高度h（例如参照图4（B））和图5所示的压曲周期λ以及图案高度h关系密切。在图6中示出了表示压曲系数k和值λ/h（无量纲）的关系的数值计算结果。从数值计算结果中可知，压曲系数k是值λ/h的函数，不管材料、膜厚度如何，在λ/h是3.3时取最小值1.1。
已知在半导体器件中一般使用的材料，例如SiO2、Si3N4等具有相当于杨氏模量E的百分之几的残余应力σ，因而式1的左边必然具有有限的值。因此，如果高宽比h/w变大，则上述式1的左边的值变大，在变成比压曲系数k大的时刻发生压曲。如果假设σ/E是1%，则高宽比h/w在11左右，压曲因子γ超过压曲系数k的最小值1.1而有可能发生压曲。
以下，说明压曲周期λ可以取得的值的制约。当线条图案的长度是有限的值L的情况下（长度的定义设为如图4（A）所示），压曲周期λ必须满足以下的条件。
[式2]
n：正的整数
如上所述，最容易发生压曲的地方（即压曲系数k取最小值1.1的地方）是在λ/h是3.3时，即是在λ的值是3.3h的情况下。如果考虑它和式2的关系，则作为λ/h的值可以取3.3是L变成1.65h的倍数时。即，如果L和h的关系满足L=1.65h的关系，则k始终取最小值1.1，在更小的应力、小的高宽比下发生压曲。
另一方面，当L比1.65h小的情况下，作为λ的值只能取比3.3h小的值。因而，λ/h必然比3.3小，k也必然比最小值1.1大。因而，发生压曲所需要的应力变大，允许的高宽比也变大。
例如，当L=1.65h时，λ可以取的值是3.3h、3.3h/2、3.3h/3…。因而，λ/h可以取的值是3.3、3.3/2、3.3/3…。根据图6所示的关系，k取最小值1.1是在λ=3.3h的周期时。因此，周期λ=3.3h的扭曲容易发生。
当小到L=0.5h时，λ可以取的值是h、h/2、h/3…，λ/h可以取的值是1、1/2、1/3…。如果结合图6的关系来说，则k可以取得的范围是λ/h=1相比在左侧，k变成最小是在λ/h=1，即是λ=h的周期时。根据图6所示的关系，此时的k变成4.0。该k值大到L=1.65h时的约3.6倍。如果考虑式1的压曲发生条件，则在将图案长度的值从1.65h缩短到0.5h时，发生压曲所需要的应力增大到3.6倍。即，变得难以发生压曲。
因而，可知通过使图案长度L的大小小于图案高度h的1.65倍，能够抑制因压曲引起的扭曲。
而且，在本实施例中，以单一的线条图案为例子进行了说明，但如果是通过蚀刻分离面状层叠膜而形成线条与间隙状的图案的形态的微细加工处理，则发生压曲的机理是相同的。因而，当然上述的微细加工处理一般可以应用本实施例的知识。
（实施例2）
在本实施例中，说明将在实施例1中说明的手法应用于3D-NAND制造处理而抑制压曲引起的扭曲的例子。
图7中示出了构成本实施例的3D-NAND的冲模的外观图。图7所示的冲模具有集成4个3D-NAND的存储器单元70和周边电路71的结构。各个存储器单元的结构和图1所示的存储器单元大致相同，但将控制栅群31的高宽比规定为难以发生压曲的值。
接着，对于发生压曲的3D-NAND结构和未发生压曲的3D-NAND结构，对它们进行比较来进行说明。如上所述，发生压曲是在形成槽32而将Si3N4膜2和SiO2膜3的层叠膜分离形成为线条与间隙图案的蚀刻时，所以先详细说明线条与间隙图案的形成处理。
图8～13是说明上述的线条与间隙图案的形成处理的图。图8（A）～（C）是通过三视图表示图2（A）所示的状态的存储器单元的图，图13是表示图2（B）所示的状态的存储器单元、即蚀刻结束后的存储器单元的三视图。另外，为了防止图面复杂，对于图9～图11只示出在x方向上观察Si3N4膜和SiO2膜的层叠膜所得到的正视图，对于表示蚀刻之前的状态的图12通过三视图来显示。
在图8（C）中示出在Si基板1上进一步层叠34层由Si3N4膜2和SiO2膜3组成的控制栅层30的层叠膜（即，Si3N4膜2和SiO2膜3各34层，合计68层的层叠膜）的正视图。Si3N4膜2和SiO2膜3的膜厚度各自是30nm，所以总膜厚度大致是2μm。而且，为了作图方便，在图中层叠数记载了8层的剖面图，但实际上总层叠数制成68层的样品而进行了实验。在构造物的内部形成通道孔4，内部通过多晶硅填埋。最下层的Si3N4膜2的字线方向（在本实施例中是y方向）的长度是L，控制栅群31的高度是h。而且，为了图示方便，只示出了Si基板1的一部分，而实际上Si基板在纸面的横向以及前后方向上展开。
首先，如图8（A）或者（C）所示那样，通过作为层间绝缘材料的SiO2膜8来填埋该构造物的阶梯状结构上部的什么也没有的部分。接着，在该样品上通过CVD顺序层叠厚度1μm的非晶形碳（a-C）膜9和厚度100nm的SiON膜10（图9）。进而，在其上通过LER少的称为纳膜压印的手法来形成图10所示那样的线宽度50nm、间隙宽度50nm的线条与间隙状的抗蚀剂掩模11。在后面的蚀刻工序中，需要线分割到最下层的Si3N4膜2，所以线条图案的长度必须是与最下层的Si3N4膜2的y方向的长度L相同或者其以上。在本例子中，形成长度L的抗蚀剂图案。沿着所形成的抗蚀剂掩模11蚀刻SiON膜10而形成SiON掩模（图11）。同样，沿着所形成的SiON掩模，蚀刻a-C膜9而形成a-C掩模。在图12（A）～（C）中，分别表示形成有a-C掩模的状态的存储器单元俯视图、侧视图、正视图。从图12（A）以及（B）的对比可知，在通道孔4上形成a-C掩模，形成在y方向上延伸的线条与间隙的图案。最终形成的a-C掩模的厚度是1μm，线宽度和间隙宽度各是50nm。
最后，沿着上述a-C掩模连续地等离子蚀刻Si3N4膜2和SiO2膜3。由此，在层叠膜上形成槽32，分离形成线条与间隙图案状的控制栅群31（图13）。控制栅群31的长边方向的最大长度、即阶梯状结构的最下层的控制栅层30的长边方向的长度是L，控制栅群31的宽度、即通过槽分离的方向的长度是w。从图1（C）可知，字线34在上述长边方向上平行地形成，位线33在上述宽度方向上平行地形成。如果对比图13（A）～（C）则可知，在蚀刻之后的状态下，在控制栅群31之间的槽32上什么也不填埋，仅通过层叠膜的刚性处于树立的状态（阶梯状结构的上部通过作为层间绝缘材料的SiO2膜8填埋）。
使用以上的处理，制成控制栅群31的长度L是6.6μm的样品和440nm的2个样品，进行了是否发生压曲的试验。
6.6μm是最终图案高度2μm的1.65倍即3.3μm的倍数，从实施例1的考察推测为非常容易发生压曲，另一方面440nm比3.3μm小，推测为难以发生压曲。
对于长度L是6.6μm的样品，在图12的工序中在将a-C膜9蚀刻到500nm的时刻发生了扭曲。关于这种情况，图14（A）中示出计算针对能够取得的多种压曲周期λ=2L/n计算的压曲系数k和蚀刻深度h的关系、以及这些压曲系数k的最小值和压曲因子γ的值和蚀刻深度h的关系的结果。长度L长到6.6μm，所以作为压曲周期λ可以取小于等于13.2μm的各种值。因此，压曲系数k的最小值是1.1而几乎没有变化。与此相对，压曲因子γ与蚀刻深度h的平方成比例地增加。而后，如果蚀刻深度达到500nm，则压曲因子γ变成比压曲系数k的最小值大。此时，a-C膜9变成高度h是500nm、宽度w是50nm的高宽比10的图案。另外，因为在本研究中使用的a-C具有相当于杨氏模量E的1.2%的残余应力σ，所以压曲因子γ变成1.2。在该时刻压曲因子γ比压曲系数k大，所以认为因压曲发生了扭曲。
接着说明长度L是440nm的样品的试验结果。结果良好，即使蚀刻到a-C膜9的底部也没有发生因压曲引起的扭曲。关于这种情况，图14（B）中示出了计算针对可以取得的多种压曲周期λ=2L/n计算的压曲系数k和蚀刻深度h的关系、以及这些压曲系数k的最小值和压曲因子γ的值和蚀刻深度h的关系的结果。在本实验中设定的长度L短到440nm。因此，作为压曲周期λ，只能取2L、即小于等于0.88μm的值。因此，在成为2L/h=3.3的蚀刻深度h=266nm以上处，压曲系数k的最小值增加。因此，即使在压曲因子γ超过1.1的蚀刻深度500nm即高宽比10中，压曲因子γ低于压曲系数k，所以不发生因压曲引起的扭曲。
即，如果考虑直到蚀刻中途的过程，则为了抑制压曲，在比较压曲因子γ变成1.1前后的高宽比10相当的蚀刻深度h1和满足2L/h0=3.3的h0的情况下，h1＞h0必须成立。换句话说，图案的长度L必须小于宽度w的16.5倍。
接着，使用通过上述试验制成的a-C掩模，蚀刻其下部的Si3N4膜和SiO2膜的层叠膜。在图15（B）中表示层叠膜的蚀刻深度和压曲因子γ以及压曲系数k的最小值的关系。Si3N4膜和SiO2膜的残余应力都是杨氏模量的1.0%。图横轴的范围设定在从0到作为层叠膜的厚度的2μm。压曲因子γ的值与高度的平方成比例地增加。与此相对，压曲系数k的最小值和图14（B）的情况一样在蚀刻深度h=266nm以上处增加。因此，在从0到2μm的范围中，压曲因子γ的值始终比压曲系数k的最小值小，所以认为不发生因压曲引起的扭曲，即使在实际的试验中在层叠膜的蚀刻中也没有发生压曲。
接着，代替a-C使用残余应力少的有机材料的涂敷膜（SOC）进行同样的评价。对于制成的样品，掩模与a-C的情况一样，是控制栅群31的长度L是6.6μm和440nm两种。另外，假设SOC掩模的厚度是1μm，线宽度和间隙宽度各是50nm。对于SOC，残余应力σ只有杨氏模量E的0.16%。因而，即使蚀刻SOC掩模至1μm而高宽比达到20%的状态下，压曲因子γ也是0.64，比压曲系数k的最小值1.1还小。因此，即使是长度L为6.6μm和440nm的任一种样品，都不会发生由压曲引起的扭曲。
接着，使用该SOC掩模按照图13中所示的要领来蚀刻Si3N4膜和SiO2膜的层叠膜。对于长度L是6.6μm的样品，在将层叠膜蚀刻到深度550nm的时刻发生扭曲。对于这种情况，图15（A）中示出针对可以取得的多种压曲周期λ=2L/n计算的压曲系数k和蚀刻深度h的关系、以及计算这些压曲系数k的最小值和压曲因子γ的值和蚀刻深度h的关系的结果。在本实验中设定的长度L短至6.6μm。因此，成为上述的2L/h=3.3的蚀刻深度也大到h=4.0μm。因而，在从0到2μm之间压曲系数k的最小值是1.1，并且大致固定。与此相对，压曲因子γ与蚀刻深度h的平方成比例地增加。而后，如果蚀刻深度达到550nm，则压曲因子γ变得比压曲系数k的最小值大。此时的高宽比是11。另外，如果考虑层叠膜的残余应力σ是Si3N4膜和SiO2膜的杨氏模量E的1.0%左右，则此时的压曲因子γ是1.21。因而在此时刻压曲因子超过压曲系数，认为因压曲发生了扭曲。
另一方面，对于长度L是440nm的样品，没有发生因压曲引起的扭曲。图案长度是440nm，所以这种情况下的压曲系数k的最小值和压曲因子γ对蚀刻深度h的依赖性与图15（B）相同。因而，在从蚀刻深度0到2μm的范围中，压曲因子γ的值始终比压曲系数k的最小值小，所以不发生压曲。
如上所述，对于残余应力为杨氏模量E的百分之几的层叠膜，如果高宽比变大（例如大于等于10），则有可能发生因压曲而引起扭曲。作为其对策，使掩模的线条图案的长度L变短是有效的，需要该值至少设为被蚀刻材料的厚度h的1.65倍以下。即，在层叠膜的上部形成具有层叠膜底面的长度的1.65倍以下的长度的掩模图案，将其作为掩模进行蚀刻，从而能够抑制在层叠膜发生的扭曲。图16是通过立体图示出了如上述那样规定了高宽比的本实施例的控制栅群。在本实施例中说明的3D-NAND中，在存储器单元内形成多个图16所示的控制栅群，具备抑制扭曲发生的结构。
另外，在本实施例中，将构成控制栅群31的各控制栅层30的膜厚度和层叠数各自设为固定，在调整了最下层的长度（即L）的条件下进行比较实验，但是，即使在将L设为固定而进行控制栅群31的高度（即改变控制栅层30的膜厚度或者层叠数）的比较实验当然也可以得到同样的结果。
进而，如果还考虑蚀刻过程中的情况，则优选将线条图案的长度L设为高宽比（h/w）变成10的蚀刻深度的1.65倍以下。这种情况下，从h/w=10且L＜1.65h的关系优选L＜16.5w，即小于图案宽度w的16.5倍。
另外，当将线条图案的长度L设为图案宽度w的16.5倍以下的情况下，与一个栅电极5连接的通道孔4的数量有可能比所希望的数量少，但这种情况下，例如如图17所示，如果扩大层叠膜的图案宽度w而排列多列的通道孔，则能够增大与一个栅电极5连接的通道孔4的数量。
以上，在本实施例中，说明了将蚀刻深度或者层叠膜底面的长度设定在规定范围，将高宽比设为难以发生压曲的值，从而抑制扭曲的发生的手法。层叠膜的残余应力在通过CVD形成的膜中特别大，所以本实施例的手法对于通过CVD形成的层叠膜特别有效，但对于通过单层膜或者其他的膜形成方法（例如溅镀法等）形成的膜也有效。另外，作为控制栅群那样的有源元件进行动作的层叠膜大多层叠形成导电性膜和绝缘膜，这种层叠膜大多通过CVD形成。因而，本实施例的扭曲抑制手法也可以说对用于构成多个有源元件的层叠膜的蚀刻特别有效。
（实施例3）
在本实施例中，说明作为另一个扭曲机理的弯曲放大现象和弯曲放大的抑制原理。对于通过光刻形成的掩模，存在被称为线边缘粗糙（Line-Edge-Roughness：LER）的缺陷，线条图案的掩模具有数纳米（nm）左右弯曲的特征。由于该弯曲而发生大的扭曲的现象是弯曲放大现象。例如，假设存在如图18（A）那样周期λ的正弦波状地左右弯曲的线条图案7。图18（B）表示图18（A）的A-A’剖面图，但在该状态下未倾倒而树立。现在，如果将表示弯曲的正弦波的振幅假想成a0，则该图案的位置坐标用下式表示。
[式3]
当在构成该图案的材料存在残余应力σ的情况下，在x方向上发生使图案变形的力F。该力F的值用下式表示。
[式4]
即，发生在使弯曲放大的方向上要使图案变形的力F。因而，当在图18的图案上存在残余应力σ的情况下，图案如图19（A）所示在使弯曲放大的方向上变形，如图19（B）那样倾倒。如果将变形后的弯曲的振幅设为a1，则变形前的弯曲的振幅a0和a1的关系可以用下式表示。
[式5]
A：弯曲放大率
该放大率A即使满足压曲因子γ和压曲系数k不发生压曲的条件也比1大。即，在不发生压曲的微弱的应力、低的高宽比的条件下也可以发生弯曲放大现象。
[式6]
k-γ＞0 (6)
另外，如图20所示，当高宽比、残余应力变高且γ的值变大的情况下、或初始弯曲的周期接近λ/h且k的值变小的情况下，放大率A变大。
为了抑制该弯曲放大现象，只有抑制LER而使初始弯曲的振幅a0变小，或者使高宽比、残余应力变小而使λ变小。但是，任一个在现实中都很困难。
因而，研究了即使发生弯曲放大，也不对器件特性造成影响的结构。当发生弯曲放大现象的情况下，如上所述在弯曲的二阶微分大的部分施加力F，发生大的变形。相反，在弯曲的二阶微分变成零的部分几乎不发生力F，也不会发生变形。
因而，作为对策，例如如图21（A）所示，考虑以下方法，使相邻的图案[7]以相同周期、相同相位的正弦波状的方式弯曲，在弯曲的二阶微分变成0的位置、即弯曲的拐点位置形成控制器件性能的通道孔4。这种情况下，即使发生弯曲放大，如图22（A）所示那样通道孔4的形成位置几乎不变形，所以不发生因应力导致特性劣化，或者通道孔4的位置偏离设计值而不能和接触孔连接的问题。图22（B）表示图22（A）的A-A’剖面图，可知在通道孔4的内部没有特别的变形。另外，在二阶微分大的部分，变形量变大，但在相邻的图案7彼此在相同方向上变形，所以也不会因接触而电短路。
（实施例4）
在本实施例中，说明将在实施例3中说明的手法应用于3D-NAND的制造处理，制成即使发生弯曲放大，也不会对器件特性造成影响的结构的3D-NAND的例子。
在本实施例中，为了比较用而制成具备在实施例3中说明的弯曲放大的抑制结构的3D-NAND的存储器单元和不具备该抑制结构的3D-NAND的存储器单元。不具备弯曲放大的抑制结构的3D-NAND存储器单元通过与实施例2同样的处理制成，为了抑制压曲，将图案长度L设为440nm。作为与实施例2在制造处理上的不同点，在本实施例的存储器单元中，不是通过实施例2的纳膜压印（参照图10的说明）而是通过一般的光刻技术形成抗蚀剂图案11。知道在通过一般的光刻法形成的抗蚀剂掩模11由于LER而不规则地存在周期880nm、振幅1nm左右的弯曲。与实施例2同样地，沿着该抗蚀剂掩模11顺序蚀刻SiON、a-C，最后连续地蚀刻Si3N4膜2和SiO2膜3的层叠膜。
其结果，在a-C蚀刻工序（参照图13的说明）中，因弯曲放大而发生了不规则的扭曲。
图23表示弯曲的振幅和a-C蚀刻深度的关系。弯曲的振幅与蚀刻的进行（蚀刻深度）一起逐渐增加，在蚀刻1.0μm结束的时刻，发生振幅4.7nm的弯曲。即，在a-C掩模发生了振幅4.7nm的LER。进而，使用该a-C掩模进行在图13中说明的层叠膜的蚀刻，其结果，扭曲进一步增大，如图24（A）所示相邻的图案彼此部分地接合。另外，在该接合部，如图24（B）所示层叠膜的蚀刻在中途停止。
图25表示层叠膜蚀刻中的弯曲的振幅和蚀刻深度的关系。弯曲的振幅随着蚀刻的进行（深度）一起逐渐增加，在蚀刻到与层叠膜的膜厚度相等的2.0μm的时刻，发生具有振幅27nm和在a-C掩模上发生的弯曲的5.7倍的振幅的弯曲。因此，认为相邻图案彼此部分地接合。
进而，知道在通道孔4上在连接成为布线的接触孔6的步骤中发生了连接不良。图26表示连接不良部分的概要。图26（A）是发生连接不良的控制栅群的俯视图，知道接触孔6从作为原本的形成位置的通道孔4的中心部分地偏移。图26（B）是图26（A）的A-A’剖面图，知道在不良位置61处发生接触孔6和通道孔4的连接不良。其原因是由于扭曲增大而通道孔4从原本的设计位置大幅度偏离而形成的缘故。
接着，说明具备弯曲放大的抑制结构的3D-NAND存储器单元的制造处理以及器件结构。
首先，在Si基板上顺序进行由Si3N4膜2和SiO2膜3的层叠膜组成的控制栅层的形成和蚀刻，形成图9所示的结构。层叠膜底面的长度L、层叠膜的高度h假设设定成不引起压曲的值。接着，在a-C膜上形成抗蚀剂的掩模图案11，但是此时，不形成在实施例2中说明的线条与间隙的图案而形成正弦波状的图案。在本实施例中，将正弦波的周期设定为作为通道孔4的节距100nm的2倍的200nm，将振幅设定为50nm，以通道孔4的位置成为相当于正弦波的二阶微分的位置（拐点位置）的方式使相位对准。图27（A）表示在本实施例中形成的正弦波状抗蚀剂图案的俯视图，图27（B）表示图27（A）的A-A’剖面图。
在使用所形成的抗蚀剂掩模11进行a-C膜的蚀刻时，振幅略有增加，但在弯曲的二阶微分变成0的位置、即在通道孔4的位置几乎没有发生掩模的位置偏离。
图28表示周期200nm的弯曲中的振幅和a-C的蚀刻深度的关系。
弯曲的振幅从作为正弦波的振幅给予的初始值50nm开始，与蚀刻的进行一起增加到蚀刻深度100nm处的53nm，但此后几乎不再增加。另外，因LER引起的880nm周期的弯曲也几乎不再放大。这可以认为是因在蚀刻的初期短周期（在本实施例中是200nm）的弯曲的振幅增大而缓和了应力，所以LER引起的长周期的弯曲没有放大的缘故。
使用通过以上的要领形成的a-C掩模进行了图12所示的阶梯状层叠膜的蚀刻。其结果，虽然弯曲进一步稍有增大，但如图29所示相邻图案彼此在相同方向上变形，所以图案彼此的接合受到抑制。另外，与a-C蚀刻的情况相同地，在弯曲的二阶微分变成0的位置即通道孔的位置，图案的变形几乎看不到。
在图30中表示在蚀刻梯田状层叠膜时的弯曲的振幅和蚀刻深度的关系。对于200nm周期的弯曲，与蚀刻进行的一起，弯曲的振幅从初始值53nm（a-C掩模的弯曲振幅）增加到56nm（在蚀刻深度100nm处的值），其后几乎没有变化。另外，LER引起的周期880nm的弯曲也几乎没有放大。进而，因为通道孔4的位置没有偏离，所以在通道孔4上完全看不到接触孔6的连接不良。
如上所述，如果将图案从初始状态弯曲成正弦波状，在弯曲的二阶微分变成零的位置形成通道孔，则通道孔部分没有变形，所以能够避免因扭曲引起的问题。另外，如果将相邻的图案设置为相同相位，则即使在扭曲中倾倒大，相邻的图案也不会接触。
另外，抗蚀剂掩模的形状不是必须限制为正弦波形状，只要是二阶微分变成0那样的波形都可以采用。例如如图31所示使抗蚀剂掩模11弯曲成锯齿形（Zig-zag），如果通道孔4的形状位置以与弯曲的二阶微分变成0的位置一致的方式使相位对准，则可以得到同样的效果。
图32表示用于通过光刻法形成图31所示的锯齿图案的分划板的例子。图32通过在分划板基板12上形成有锯齿形的Ti掩模13的曝光用分划板，能够抑制在这种锯齿形图案上也因扭曲引起的通道孔位置的变动。另外，如果弯曲的振幅接近最小曝光尺寸，则如果对锯齿形图案进行曝光则能够自然地形成弯曲成正弦波状的抗蚀剂掩模。
（实施例5）
本实施例是具备以下构成的半导体装置。
1）一种半导体装置，具备作为有源元件进行动作的半导体元件，具备通过槽相互分离的半导体元件块，其特征在于：将上述半导体元件块的长边方向的最大长度除以高度所得到的比规定在不发生压曲的范围。
2）一种半导体装置，具备：层叠多个控制栅层且相互通过槽分离的多个控制栅群、形成于该控制栅群的通道孔、经由电极与上述控制栅群连接的位线、以及经由接触孔与上述控制栅层连接的字线，其特征在于：上述多个控制栅群具备相互以相同相位弯曲的形状，上述通道孔形成于上述弯曲的形状的拐点位置。

Claims (14)

1.一种半导体装置的制造方法，该半导体装置的制造方法具备3维存储器单元的形成工序，该形成工序包含：
在由绝缘层和导电体层的层叠膜构成且多层层叠的控制栅层形成通道孔的工序；以及
通过等离子蚀刻而在上述多层层叠的控制栅层形成槽来分离上述多层层叠的控制栅层，形成多个控制栅群的工序，
该半导体装置的制造方法的特征在于：
以使将压曲周期除以上述控制栅群的高度所得到的值成为不发生压曲的值的方式规定上述控制栅群的长边方向的长度和上述高度，其中，上述压曲周期是将把上述长度设为2倍得到的值除以自然数而得到的值。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述不发生压曲的值是比3.3小的值。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：
将上述高度除以上述控制栅群的短边方向的长度所得到的值大于等于10。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
将上述长度除以上述高度所得到的值小于1.65。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于：
上述长度与作为上述控制栅群中的被分离了的方向的长度的宽度之比小于16.5。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：
在上述控制栅群的内部形成多列上述通道孔。
7.根据权利要求1至6中的任意一项所述的半导体装置的制造方法，其特征在于：
将上述控制栅群形成为上方的控制栅层的长度比下方的控制栅层的长度还短那样的阶梯状形状，
将上述控制栅群的长边方向的最大长度除以高度所得到的比通过上述阶梯状形状的最下层的控制栅层的长度与上述阶梯状形状整体的高度之比来规定。
8.根据权利要求2所述的半导体装置的制造方法，其特征在于：
将上述长度除以上述高度所得到的值小于1.65。
9.一种半导体装置，该半导体装置具备：
多个控制栅群，层叠有多个控制栅层且相互通过槽分离；
通道孔，形成于该控制栅群；
位线，经由电极而与上述控制栅群连接；以及
字线，经由接触孔而与上述控制栅层连接，
该半导体装置的特征在于：
以使将压曲周期除以上述控制栅群的高度所得到的值成为不发生压曲的值的方式规定上述控制栅群的长边方向的长度和上述高度，其中，上述压曲周期是将把上述长度设为2倍得到的值除以自然数而得到的值。
10.根据权利要求9所述的半导体装置，其特征在于：
将上述长度除以上述高度所得到的值小于1.65。
11.根据权利要求10所述的半导体装置，其特征在于：
上述长度与作为上述控制栅群中的被分离了的方向的长度的宽度之比小于16.5。
12.根据权利要求11所述的半导体装置，其特征在于：
在上述控制栅群的内部形成多列上述通道孔。
13.根据权利要求9所述的半导体装置，其特征在于：
上述多个控制栅群具备相互按照相同相位弯曲的形状，
上述通道孔形成于上述弯曲的形状的拐点位置。
14.根据权利要求9至13中的任意一项所述的半导体装置，其特征在于：
上述控制栅群具有以上方的控制栅层的长度比下方的控制栅层的长度还短的方式形成的阶梯状形状，
将上述控制栅群的长边方向的最大长度除以高度所得到的比通过上述阶梯状形状的最下层的控制栅层的长度与上述阶梯状形状整体的高度之比来规定。
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