KR20140082914A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

3차원 구조의 NAND플래시 메모리의 가공의 적층막의 게이트를 분리하는 공정에 있어서, 패턴이 변형하여 붕괴되는 것을 방지한다.
상기 플래시 메모리의 메모리 셀을 구성하는 컨트롤 게이트군의 높이 h와 길이 L의 비를 좌굴이 일어나지 않는 범위에는 1.65배 미만으로 한다. 바람직하게는, 게이트 전극의 폭 W와 길이 L의 비를 16.5배 미만으로 한다.

Description

반도체 장치의 제조 방법{MANUFACTURE OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관련된 것이며, 바람직하게는, 3차원 구조의 NAND-flash 메모리의 제조에 불가결한 고애스펙트비의 라인 패턴의 형성 방법에 관한 것이다.
반도체 디바이스의 고속화·고밀도화의 요청에 따라, 최근, 3차원 구조의 반도체 장치의 개발이 왕성하다. 예를 들면 비특허문헌 1에는, 3차원 NAND-flash 메모리(이하 3D-NAND로 생략함) 그 일례로서 개시되어 있다. 도 1에는, 3D-NAND의 메모리 셀의 개략을 3면도로 나타낸다. 도 1(A)는, 3D-NAND의 메모리 셀을 상측으로부터 본 상면도, 도 1(B)는, 도 1(A)의 상면도를 지면 우측으로부터 본 측면도(y 방향으로 본 구조), 도 1(C)는, 도 1(A)의 상면도를 지면 하측으로부터 본 정면도(x 방향으로 본 구조)를 각각 나타낸다. 메모리 셀은, 실제로는 지면의 가로 방향(y 방향)으로 길게 늘어나 있고, 도 1(A) 및 (C)는, 모두 메모리 셀 양측의 단부 만을 나타내고 있다. 또한, 도 1(A)에서는 도 1(C)에 나타낸 비트선(33) 및 워드 선(34)은 도시를 생략하였다.
상기 3D-NAND의 메모리 셀은, 도 1(C)에 나타내어지는 바와 같이, 반도체 기판(Si 기판)(1) 상에 텅스텐 막(5)(도전막)과 SiO2막(3)(절연막)의 적층막으로 이루어지는 컨트롤 게이트층(30)이 더 계단 형상으로 적층되어 있고, 그 내부에 폴리 실리콘으로 구멍이 매워진 원기둥 형상의 채널 홀(4)이 형성된 구조를 가지고 있다. 또한, 제조 공정의 최초의 단계에서는, 컨트롤 게이트층(30)은 Si3N4막과 SiO2막(3)의 적층막으로서 형성되며, 제조 공정의 도중에 Si3N4막이 텅스텐막(5)에 치환된다. 컨트롤 게이트층(30)에 포함되는 텅스텐막(5)은 게이트 전극으로서 동작시키기 위해, 컨트롤 게이트층(30)이 계단 형상으로 적층된 테라스 구조로 되어 있고, 각각, 콘택트 홀(35)을 통하여 워드선(34)과 접속되어 있다.(이하, 컨트롤 게이트층(30)의 적층막을, 편의상 컨트롤 게이트군(31)이라고 칭한다.) 컨트롤 게이트군(31)은, 도 1(B)에 나타낸 바와 같이 홈(스페이스)(32)에 의해 x 방향으로 분할되어 있고, 상측으로부터 보면, 도 1(A)에 나타낸 바와 같이 라인 앤드 스페이스 형상의 구조를 가지고 있다.
채널 홀(4) 상에는 콘택트 홀(6)이 형성되며, 또한 그 상부에 형성되는 비트선(33)과 접속된다. 또한 도시되어 있지는 않으나, 채널 홀(4)의 내벽면(컨트롤 게이트군(30) 내부에 형성된 구멍의 벽면과 구멍이 매워진 폴리 실리콘의 기둥의 계면)에는 차지 트랩 재료로서 ONO막이 형성되어 있어, 메모리 셀의 커패시터로서 동작한다.
비특허문헌 1에 개시되는 3D-NAND의 메모리 셀의 특징점은, 도 1(B)에 나타낸 바와 같이, 컨트롤 게이트군(31)이 홈(32)에 의해 x 방향으로 분할되어 있는 것에 있다. 이 홈(32)은 에칭에 의해 형성된다. 도 2의 (A)(B)에는, 홈(32)의 형성 공정 전후의 패턴을 도 1(B)와 동일한 측면도로 나타낸다. 도 2(A)가 에칭 전의 패턴을, 도 2(B)가 에칭 후의 패턴을 각각 나타낸다. 도 2(A)에 나타내어지는 에칭 전의 상태에 있어서는 Si기판(1) 상에, 전술한 Si3N4막(2)과 SiO2막(3)의 적층막으로 이루어지는 컨트롤 게이트층(30)이 적층되며, 내부에 폴리 실리콘으로 매워진 채널 홀(4)이 형성되어 있다. 이 상면에 리소그래피에 의해 라인 앤드 스페이스의 레지스트 패턴이 형성되며, 이것을 마스크라고 하는 드라이 에칭에 의해 도 2(B)에 나타낸 홈(32)이 형성된다.
도 1에 나타낸 메모리 셀에서는, 컨트롤 게이트군은 컨트롤 게이트층(30)이 8층 적층되어 있으나, 고밀도화를 위해서는, 적층수를 늘리거나, 또는, 채널 홀(4)의 직경을 축소하여 X 방향과 Y 방향의 채널 홀의 간격을 좁게 할 필요가 있다. 예를 들면, 비특허문헌 1에는, 금후의 전개로서 컨트롤 게이트층(30)의 적층수를 128층으로 하거나, 채널 홀(4)의 직경을 45㎚로 축소하여, 비트당 비용(비트 비용)을 저감하는 것이 제안되어 있다.
Proceeding of 2009 symposium on VLSI Technology, P192-193
비특허문헌 1에 개시되는 3D-NAND에서는, 메모리 셀 고밀도화를 위해 컨트롤 게이트층(30)의 적층수를 늘려 가면 컨트롤 게이트군(31)의 높이가 높아진다. 컨트롤 게이트층(30)의 막 두께를 얇게 하면 컨트롤 게이트군의 높이 증대를 억제하는 것은 가능하나, 현실적으로는 곤란하다. 텅스텐막(5)을 얇게 하면, 차지 트랩용의 ONO막에 트랩되는 전하의 양이 너무 적어져 NAND-flash 메모리의 데이터 유지 성능이 저하한다. 또한, SiO2막(3)을 얇게 하면, 인접하는 컨트롤 게이트의 신호에 의해, 잘못된 데이터가 입력되는 크로스 토크라고 불리는 현상이 발생한다. 이 때문에, 실제로는 텅스텐막(5)이나 SiO2막(3)의 막 두께를 극단적으로 얇게 할 수는 없다.
또한, 채널 홀(4)의 직경을 축소하여 채널 홀의 간격을 좁게 하면, 필연적으로 컨트롤 게이트군(31)의 폭(도 1(A)의 x 방향의 길이)도 작아져 간다. 따라서, 적층수를 늘려 채널 홀 직경을 축소하면, 필연적으로 패턴 폭에 대한 높이의 비 즉 애스펙트비(여기서는 높이를 폭으로 나눈 값으로 한다)가 커진다.
본원 발명자에 따른 해석의 결과, 애스펙트비가 커지면, 컨트롤 게이트군(31)을 라인 앤드 스페이스에 분할하는 공정에 있어서, Wiggling이라고 불리는 패턴의 변형이 발생하는 것이 분명해져 왔다. Wiggling의 발생은, 애스펙트비가 10 이상이 되면 특히 현저하게 된다. Wiggling이란, 고애스펙트비의 패턴이 좌우로 너울거리면서 붕괴되는 현상이며, 도 3의 (A)와 (B)에는, Wiggling이 생긴 메모리 셀의 상면도와 측면도를 각각 나타낸다. 도 3(B)는 도 3(A)를 1-m선으로 자른 단면도를 나타내는 것이나, 서로 이웃하는 패턴이 접촉하여 홈(32) 형성을 위한 적층막의 에칭이 도중에 멈추어져 버려있다. 또한, 에칭이 하층까지 도달하지 않기 때문에 하층의 게이트 전극이 전기적으로 쇼트해 버리거나, 또는 변형에 의해 채널부가 파괴된다고 한 문제가 발생하고 있다. 또한, 컨트롤 게이트군(31)이 서로 접촉할 정도의 변형은 하지 않더라도, 라인 앤드 스페이스에 너울이 생겨 채널의 위치가 설계치를 벗어나, 도 1(C)에 나타낸 채널 홀(4)과 콘택트 홀(6)이 잘 접속할 수 없는 문제도 발생한다.
따라서 본 발명의 목적은, 상기 3D-NAND와 같이, 반도체 기판의 상방(上方)에 능동소자를 형성하기 위한 적층막이 형성되며, 당해 적층막이 층간 절연재료에 의해 분리되어 형성된 반도체 소자 블록을 구비하는 반도체 장치 혹은 당해 반도체 장치의 제조 방법에 있어서, Wiggling에 기인하는 상기 반도체 소자 블록끼리의 쇼트를 억제하기 위한 방법 및 이들의 문제가 발생하지 않는 반도체 장치를 제공함에 있다.
또한, 본 발명의 다른 목적은, 막 형상의 능동 소자를 형성하기 위한 적층막이 상기 반도체 기판의 상방에 형성되며, 당해 적층막이 서로 층간 절연재료에 의해 분리된 반도체 소자 블록을 구비하는 반도체 장치 혹은 당해 반도체 장치의 제조 방법에 있어서, 상기 반도체 소자 블록과 배전극(配電極) 혹은 배선간의 접속 불량의 발생이 억제된 반도체 장치의 제조 방법 혹은 반도체 장치를 제공함에 있다.
본원 발명자는, 해석의 결과, 상기 Wiggling은 막에 작용하는 응력에 따라 발생하고, 에칭에 의해 라인 앤드 스페이스 형상으로 분할되는 반도체 소자 블록의 높이와 폭 혹은 높이와 길이의 비를 좌굴(座屈)이 발생하지 않는 범위로 규정함으로써, Wigghng의 발생을 억제할 수 있는 것을 찾아냈다. 따라서, 본 발명은 상기 반도체 소자 블록의 높이와 폭 또는 높이와 길이의 비를 좌굴이 발생하지 않는 범위로 규정함으로써, 상술의 과제를 해결한다.
또한, 본원 발명자는, 라인 앤드 스페이스 형상으로 분할되는 반도체 소자 블록에 너울이 생겼다고 하더라도, 너울의 2회 미분에 상당하는 위치에는 패턴을 변형시키는 힘이 거의 가해지지 않는다는 것을 찾아냈다. 따라서 본 발명은, 인접하는 라인 앤드 스페이스의 패턴을 미리 동일한 형상으로 너울거리게 해두고, 너울의 2회 미분이 제로가 되는 위치에 채널 홀을 형성함으로써 채널 홀의 설계 위치로부터의 변동을 억제하여, 이것에 의해 상기 「채널 홀과 콘택트 홀의 접속 불량의 발생을 억제한다」라는 과제를 해결한다.
wiggling을 저감할 수 있다. 혹은, wiggling이 발생하더라도 디바이스 특성의 열화를 최소 한도에 멈추게 할 수 있다.
도 1은, (A)3D-NAND의 메모리 셀 구조를 나타낸 상면도, (B)동(同)측면도, (C)동(同)정면도
도 2는, (A)3D-NAND 에칭 공정 전의 메모리 셀 측면도, (B)동측면도
도 3은, (A)Wiggling이 생긴 메모리 셀의 상면도, (B)동측면도
도 4는, (A)좌굴 발생 전의 라인 패턴을 나타낸 상면도, (B)동측면도
도 5는, (A)좌굴 발생 후의 라인 패턴을 나타낸 상면도, (B)동측면도
도 6은, 좌굴 주기-패턴 높이비 λ/h와 좌굴 계수 k와의 관계를 나타낸 시뮬레이션 결과
도 7은, 실시예 2의 메모리 셀이 형성된 3D-NAND 플레시 메모리의 다이
도 8은, (A)실시예 1의 메모리 셀에 있어서의 적층막을 라인 앤드 스페이스에 가공하는 프로세스를 설명하는 상면도, (B)동측면도, (C)동정면도
도 9는, 실시예 2의 메모리 셀에 있어서의 적층막을 라인 앤드 스페이스에 가공하는 프로세스를 설명하는 정면도
도 10은, 동정면도
도 11은, 동정면도
도 12는, (A)실시예 2의 메모리 셀에 있어서의 적층막을 라인 앤드 스페이스에 가공하는 프로세스를 설명하는 상면도, (B)동측면도, (C)동정면도
도 13은, (A)실시예 2의 메모리 셀에 있어서의 적층막을 라인 앤드 스페이스에 가공하는 프로세스를 설명하는 상면도, (B)동측면도, (C)동정면도
도 14는, 실시예 2의 메모리 셀에 있어서의 a-C의 에칭 깊이와 좌굴 계수 및 좌굴 팩터의 관계를 나타낸 도면
도 15는, 실시예 2의 메모리 셀에 있어서의 적층막의 에칭 깊이와 좌굴 계수 및 좌굴 팩터의 관계를 나타낸 도면
도 16은, 실시예 2의 메모리 셀의 컨트롤 게이트군의 구조를 나타낸 사시도
도 17은, 실시예 2의 적층막 분할 에칭의 예
도 18은, 초기 너울이 있는 라인 패턴의 예
도 19는, 너울 증폭 후의 라인 패턴
도 20은, 초기 너울의 주기와 너울 증폭률의 관계
도 21은, 실시예 3의 너울 증폭에 대한 대책안을 나타낸 모식도
도 22는, 실시예 3의 너울 증폭 대책을 실시한 라인 패턴의 변형을 나타낸 모식도
도 23은, 너울이 있는 상태에서 마스크 재료를 에칭한 경우에 있어서의 마스크 재료(a-C)의 에칭 깊이와 너울의 진폭의 관계를 나타낸 도면
도 24는, (A)Wiggling에 의해 가공 불량이 발생한 3D-NAND의 컨트롤 게이트군을 나타낸 모식도, (B)동 A-A' 단면도
도 25는, 도 24에 나타낸 가공 불량이 발생한 3D-NAND의 컨트롤 게이트군에 있어서의 적층막의 에칭 깊이와 너울의 진폭의 관계
도 26은, (A)배선 접속 불량이 발생한 3D-NAND 메모리 셀의 개요를 나타낸 상면도, (B)동 A-A' 단면도
도 27은, (A)실시예 4의 레지스트 마스크 레이아웃을 나타낸 상면도, (B)동측면도
도 28은, 실시예 4의 a-C의 에칭 깊이와 너울의 진폭의 관계
도 29는, 실시예 4의 적층막 에칭 후의 가공 형상
도 30은, 실시예 4의 a-C의 에칭 깊이와 너울의 진폭의 관계
도 31은, 실시예 4의 노광용 레티클의 레이아웃의 예
도 32는, 실시예 4의 본 발명의 레지스트 마스크 레이아웃의 예
(실시예 1)
먼저, 라인 앤드 스페이스 형상의 반도체 소자 블록을 구비하는 반도체 장치에 있어서 Wiggling이 발생하는 메커니즘에 대하여, 단층막에 의해 형성된 라인 패턴을 예로 들어 설명한다.
전술한 바와 같이, 3D-NAND의 컨트롤 게이트층은, 제조 프로세스의 첫 단계에 있어서는 Si3N4막 상에 SiO2막이 CVD로 적층되어 형성된다. 3D-NAND의 제조 프로세스에 한하지 않고, CVD로 형성되는 재료에는 성막 시에 미소한 잔류 응력을 가지는 것이 알려져 있다. 또한, 컨트롤 게이트층의 적층막을 에칭에 의해 라인 앤드 스페이스에 가공할 때, 에칭 프로세스에 의해 적층막이 변질되면 적층막에 응력이 발생하고, 이 응력에 의해 적층막이 변형한다는 것도 알았다. 따라서, Wiggling은, 상기 잔류 응력과 에칭에 의한 적층막의 변질의 2가지 요인이 작용하여 발생하고 있다고 생각되며, 적층막 쪽이 단층막보다 더 Wiggling이 발생하기 쉽다고 생각된다.
현상면에서는, Wiggling에는 좌굴과 너울 증폭의 2가지의 모드가 존재한다는 것이 해석의 결과로 판명되었다. 도 4와 도 5에는, 좌굴이 발생한 패턴의 예를 좌굴의 전후로 대비하여 나타낸다. 좌굴은, 도 4(A) 및 (B)와 같은 똑바른 라인 패턴(7)이 응력에 의해 변형되어 붕괴되는 현상이다. 도 4(A)는 라인 패턴(7)의 상면도를 나타내고 있고, 높이 h, 길이 방향(y 방향)의 길이 L, 단변 방향의 길이인 폭 w(x 방향의 길이. 두께라고 정의해도 된다.)의 패턴이 형성된 모습을 나타낸다. 도 4(B)는 도 4(A)에 나타낸 라인 패턴의 A-A' 단면을 나타낸 측면도이다. 도 5(A)는, 좌굴에 의해 붕괴된 패턴의 상면도를 나타내고 있으며, 참고를 위해 좌굴 발생 전의 라인 패턴(7)도 점선으로 나타내고 있다. 도 5(B)는, 도 4(B)와 동일하게, 도 5(A)에 나타낸 라인 패턴의 A-A' 단면을 나타낸 측면도이다. 도 5(A)에 나타낸 바와 같이, 좌굴이 발생한 경우, 패턴은 어느 일정한 주기로 너울거리는 것을 알고 있다. 이 주기가 좌굴 주기 λ라고 불리는 것이며, 도 5(A) 중에 λ로 나타낸다.
수치 계산의 결과, 좌굴의 발생 조건은 이하의 식 1로 나타내어지는 것을 알았다.
Figure pat00001
γ:좌굴 팩터
σ:잔류 응력(Pa)
E:영률(Pa)
w:패턴 폭
h:패턴 높이
k:좌굴 계수
상기, 식 1의 좌변은, 잔류 응력 σ와 영률 E의 비에 애스펙트비 h/w의 제곱을 곱한 무차원의 값이다. 이 값을 우리들은 좌굴 팩터 γ라고 정의하였다. 한편, 상기 식 1의 우변 k는 좌굴 계수라고 불리는 무차원의 값이며, 좌굴 팩터 γ가 좌굴 계수 k를 웃돌면 좌굴이 발생한다. 수치 계산의 결과, 패턴의 높이 h(예를 들면 도 4(B)를 참조)와 도 5에 나타낸 좌굴 주기 λ 및 패턴 높이 h에 밀접하게 관계되어 있다는 것을 알았다. 도 6에는, 좌굴 계수 k와 값 λ/h(무차원)의 관계를 나타낸 수치 계산 결과를 나타낸다. 수치 계산의 결과로부터, 좌굴 계수 k는 값 λ/h의 함수이며, 재료나 막 두께에 따르지 않고 λ/h가 3.3일 때에 최소치 1.1을 취하는 것을 알았다.
반도체 디바이스로 통상 사용되어지는 재료, 예를 들면 SiO2나 Si3N4 등은, 영률 E의 수 %에 상당하는 잔류 응력 σ를 가지는 것이 알려져 있고, 따라서 식 1의 좌변은 반드시 유한한 값을 가지고 있다. 이 때문에, 애스펙트비 h/w가 커지면, 상기 식 1의 좌변의 값이 커져, 좌굴 계수 k보다 커진 시점에서 좌굴이 발생한다. 가령 σ/E가 1%라고 하면, 애스펙트비 h/w가 11 전후로 좌굴 팩터 γ가, 좌굴 계수 k의 최소치 1.1을 넘어 좌굴이 발생할 가능성이 있다.
다음으로, 좌굴 주기 λ의 취할 수 있는 값의 제약에 대하여 설명한다. 라인 패턴의 길이가 유한한 값 L의 경우(길이의 정의는, 도 4(A)에 나타낸 바와 같이 한다), 좌굴 주기 λ는 하기의 조건을 충족시키지 않으면 안된다.
Figure pat00002
n:양의 정수
상술한 바와 같이, 좌굴이 가장 발생하기 쉬운 것(즉 좌굴 계수 k가 최소치 1.1을 취하는 것은)은, λ/h가 3.3일 때, 즉 λ의 값이 3.3h의 경우이다. 이것과 식 2의 관계를 고려하면, λ/h의 값으로 3.3을 취할 수 있는 것은, L이 1.65h의 배수가 되는 경우이다. 즉, L과 h의 관계가 L＝1.65h의 관계를 충족시키면 항상 k가 최소치 1.1을 취해, 보다 작은 응력, 작은 애스펙트비로 좌굴이 발생한다.
한편, L이 1.65h보다 작은 경우, λ의 값으로는 3.3h보다 작은 값밖에 취할 수 없다. 따라서, λ/h는 3.3보다 반드시 작으며, k도 최소치 1.1보다 반드시 커진다. 따라서 좌굴 발생에 필요한 응력은 커지며, 허용되는 애스펙트비도 커진다.
예를 들면, L＝1.65h의 경우, λ가 취할 수 있는 값은 3.3h, 3.3h/2, 3.3h/3…이다. 따라서 λ/h가 취할 수 있는 값은, 3.3, 3.3/2, 3.3/3…이다. 도 6에 나타낸 관계로부터, k가 최소치 1.1을 취하는 것은 λ＝3.3h의 주기의 경우이다. 이 때문에, 주기 λ＝3.3h의 Wigghng이 발생하기 쉽다.
L＝0.5h로 작은 경우에는, λ가 취할 수 있는 값은, h, h/2, h/3…이며, λ/h가 취할 수 있는 값은 1, 1/2, 1/3…이다. 도 6의 관계에 입각하여 말하면, k가 취할 수 있는 범위는 λ/h＝1보다 좌측이라는 것이며, k가 최소가 되는 것은 λ/h＝1, 즉 λ＝h의 주기의 경우이다. 도 6에 나타낸 관계로부터, 이때의 k는 4.0이 된다. 이 k의 값은, L＝1.65h의 경우의 약 3.6배로 크다. 수식 1의 좌굴 발생 조건을 고려하면, 패턴 길이의 값을 1.65h에서 0.5h로 짧게 하면, 좌굴 발생에 필요한 응력이 3.6배로 증대한다. 즉, 좌굴이 발생하기 어려워진다.
따라서, 패턴 길이 L의 크기를 패턴 높이 h의 1.65배보다 작게 함으로써 좌굴에 의한 Wiggling을 억제할 수 있다는 것을 알았다.
또한, 본 실시예에서는, 단일의 라인 패턴을 예로 들어 설명하였으나, 면상 적층막을 에칭에 의해 분리하여 라인 앤드 스페이스 형상의 패턴을 형성하는 형태의 미세 가공 프로세스이면, 좌굴 발생의 메커니즘은 공통이다. 따라서, 상기의 미세 가공 프로세스 일반에 본 실시예의 지견을 적용할 수 있는 것은 말할 필요도 없다.
(실시예 2)
본 실시예에서는, 실시예 1에서 설명한 방법을 3D-NAND의 제조 프로세스에 적용하여 좌굴 기인의 Wiggling을 억제한 예에 대하여 설명한다.
도 7에는, 본 실시예의 3D-NAND를 구성하는 다이의 외관도를 나타낸다. 도 7에 나타낸 다이는 4개의 3D-NAND의 메모리 셀(70)과 주변 회로(71)가 집적된 구조를 가지고 있다. 개개의 메모리 셀의 구조는 도 1에 나타낸 메모리 셀과 거의 동일하나, 컨트롤 게이트군(31)의 애스펙트비는 좌굴이 일어나기 어려운 값에 규정되어 있다.
다음으로, 좌굴이 발생한 3D-NAND의 구조와 좌굴이 발생하지 않은 3D-NAND의 구조에 대하여, 이들을 비교하면서 설명한다. 전술한 바와 같이, 좌굴이 발생하는 것은 홈(32)을 형성하여 Si3N4막(2)과 SiO2막(3)의 적층막을 라인 앤드 스페이스 패턴으로 분리 형성하는 에칭 시이기 때문에, 우선 라인 앤드 스페이스 패턴의 형성 프로세스에 대하여 상세하게 설명한다.
도 8∼13은, 상기의 라인 앤드 스페이스 패턴의 형성 프로세스를 설명한 도면이다. 도 8(A)∼(C)는, 도 2(A)에 나타낸 상태의 메모리 셀을 3면도로 나타낸 도면이며, 도 13은, 도 2(B)에 나타낸 상태의 메모리 셀, 즉 에칭 종료 후의 메모리 셀을 나타낸 3면도이다. 또한, 도면의 번잡함을 막기 위해, 도 9∼도 11에 대해서는, Si3N4막과 SiO2막의 적층막을 x 방향으로 본 정면도만 나타내고, 에칭 직전의 상태를 나타낸 도 12에 대해서는 3면도로 표시한다.
도 8(C)에는, Si기판(1) 상에 Si3N4막(2)과 SiO2막(3)으로 이루어지는 컨트롤 게이트층(30)이 34층 더 적층된 적층막(즉 Si3N4막(2)과 SiO2막(3)이 각각 34층, 합계 68층의 적층막)의 정면도를 나타낸다. Si3N4막(2)과 SiO2막(3)의 막 두께는 각각 30㎚이므로, 총 막 두께는 약 2㎛이다. 또한, 도면 작성의 편의상, 도면에서는 적층수가 8층의 단면도를 기재하고 있으나, 실제로는, 총 적층수가 68층의 시료를 작성하여 실험을 행하였다. 구조물의 내부에는 채널 홀(4)이 형성되어 있고, 내부는 폴리 실리콘으로 매워져 있다. 최하층의 Si3N4막(2)의 워드선 방향(본 실시예에서는 y 방향)의 길이는 L이며, 컨트롤 게이트군(31)의 높이는 h이다. 또한, 도면에 나타낸 사정상, Si기판(1)은 일부밖에 나타내고 있지 않으나, 실제로는 Si기판은 지면의 가로 방향 및 전후 방향으로 퍼져 있다.
먼저, 이 구조물의 계단 형상 구조 상부의 아무것도 없는 부분을, 도 8(A) 혹은 (C)에 나타나있는 바와 같이 층간 절연재료인 SiO2막(8)으로 메운다. 다음에, 이 시료 상에 두께 1㎛의 아모르퍼스 카본(a-C)막(9)과 두께 100㎚의 SiON막(10)을 CVD에 의해 순차 적층한다(도 9). 또한, 그 위에 LER의 적은 나노 임프린트라는 방법에 의해, 도 10에 나타낸 바와 같은 라인 폭 50㎚, 스페이스 폭 50㎚의 라인 앤드 스페이스 형상의 레지스트 마스크(11)를 형성한다. 후단의 에칭 공정에서는 최하층의 Si3N4막(2) 까지를 라인 분할할 필요가 있기 때문에, 라인 패턴의 길이는 최하층의 Si3N4막(2)의 y 방향의 길이 L과 같거나 그 이상이 아니면 안된다. 본 실시예에서는, 길이 L의 레지스트 패턴을 형성하였다. 형성된 레지스트 마스크(11)를 따라 SiON막(10)을 에칭하고, SiON 마스크를 형성한다(도 11). 동일하게, 형성된 SiON 마스크를 따라, a-C막(9)을 에칭하여 a-C 마스크를 형성한다. 도 12(A)∼(C)에는, a-C 마스크가 형성된 상태의 메모리 셀 상면도, 측면도, 정면도를 각각 나타낸다. 도 12(A) 및 (B)의 대비로부터 알 수 있는 바와 같이, 채널 홀(4) 상에 a-C 마스크가 형성되어 있고, y 방향으로 늘어나는 라인 앤드 스페이스의 패턴이 형성되어 있다. 최종적으로 형성된 a-C 마스크의 두께는 1㎛, 라인 폭과 스페이스 폭은, 각각 50㎚이다.
마지막으로, 상기 a-C 마스크를 따라 Si3N4막(2)과 SiO2막(3)의 적층막을 일관하여 플라즈마 에칭한다. 이것에 의해 적층막에 홈(32)이 형성되며, 라인 앤드 스페이스 패턴 형상의 컨트롤 게이트군(31)이 분리 형성된다(도 13). 컨트롤 게이트군(31)의 길이 방향의 최대 길이, 즉 계단 형상 구조의 최하층의 컨트롤 게이트층(30)의 길이 방향의 길이는 L이며, 컨트롤 게이트군(31)의 폭, 즉 홈에 의해 분리된 방향의 길이는 w이다. 도 1(C)로부터 알 수 있는 바와 같이, 워드선(34)은 상기 길이 방향에 평행하게 형성되며, 비트선(33)은 상기 폭 방향에 평행하게 형성된다. 도 13(A)∼(C)를 대비하면 알 수 있는 바와 같이, 에칭 직후의 상태에서는 컨트롤 게이트군(31) 사이의 홈(32)에는 아무것도 매워져 있지 않고, 적층막의 강성만으로 자립하고 있는 상태이다(계단 형상 구조의 상부는 층간 절연재료인 SiO2막(8)으로 매워져 있다).
이상의 프로세스를 이용하여, 컨트롤 게이트군(31)의 길이 L이 6.6㎛의 시료와, 440㎚의 2가지의 시료를 작성하고, 좌굴이 발생할 것인지의 여부의 시험을 행하였다.
6.6㎛는, 최종적인 패턴 높이 2㎛의 1.65배, 즉 3.3㎛의 배수로 되어 있으며, 실시예 1의 고찰로부터, 좌굴이 발생하기 매우 쉬운 것으로 추측되는 한편, 440㎚는 3.3㎛보다 작아, 좌굴이 발생하기 어려운 것으로 추측된다.
길이 L이 6.6㎛의 시료에 대해서는, 도 12의 공정에서 a-C막(9)을 깊이 500㎚까지 에칭한 시점에서 Wiggling이 발생하였다. 이 경우에 관하여, 취할 수 있는 몇 종류의 좌굴 주기 λ＝2L/n에 대하여 계산한 좌굴 계수 k와 에칭 깊이 h의 관계 및 이들 좌굴 계수 k의 최소치와 좌굴 팩터 γ의 값과 에칭 깊이 h의 관계를 계산한 결과를 도 14(A)에 나타낸다. 길이 L이 6.6㎛로 길기 때문에, 좌굴 주기 λ로서는, 13.2㎛ 이하의 다양한 값을 취할 수 있다. 이 때문에, 좌굴 계수 k의 최소치는 1.1로 거의 변화하지 않는다. 이에 비하여, 좌굴 팩터 γ는, 에칭 깊이 h의 제곱에 비례하여 증가한다. 그리고, 에칭 깊이가 500㎚에 도달하면 좌굴 팩터 γ가 좌굴 계수 k의 최소치보다 커진다. 이 때, a-C막(9)은 높이 h가 500㎚, 폭 w가 50㎚의 애스펙트비 10의 패턴이 된다. 또한, 본 검토에서 사용한 a-C는 영률 E의 1.2%에 상당하는 잔류 응력 σ를 가지고 있기 때문에, 좌굴 팩터 γ는 1.2가 된다. 이 시점에서 좌굴 팩터 γ가 좌굴 계수 k보다 커지기 때문에, 좌굴에 의해 Wiggling이 발생한 것으로 생각된다.
다음으로, 길이 L이 440㎚의 시료의 시험 결과에 대하여 설명한다. 결과는 양호하며, a-C막(9)의 바닥부까지 에칭을 행하더라도 좌굴에 의한 Wiggling은 발생하지 않았다. 이 경우에 관하여, 취할 수 있는 몇 종류의 좌굴 주기 λ＝2L/n에 대하여 계산한 좌굴 계수 k와 에칭 깊이 h의 관계 및 이들 좌굴 계수 k의 최소치와 좌굴 팩터 γ의 값과 에칭 깊이 h의 관계를 계산한 결과를 도 14(B)에 나타낸다. 본 실험에서 설정한 길이 L은 440㎚로 짧다. 그 때문에 좌굴 주기 λ로서는, 2L 즉 0.88㎛ 이하의 값밖에 취할 수 없다. 이 때문에, 2L/h＝3.3이 되는 에칭 깊이 h＝266㎚ 이상에서는, 좌굴 계수 k의 최소치가 증가한다. 이 때문에, 좌굴 팩터 γ가 1.1을 넘는 에칭 깊이 500㎚ 즉 애스펙트비 10에 있어서도, 좌굴 팩터 γ가 좌굴 계수 k를 밑돌기 때문에, 좌굴에 의한 Wiggling이 발생하지 않는다.
즉, 에칭 도중의 과정까지 생각하면, 좌굴을 억제하기 위해서는, 좌굴 팩터 γ가 1.1 전후가 되는 애스펙트비 10 상당의 에칭 깊이 h1와, 2L/h0＝3.3을 만족시키는 h0를 비교했을 경우에, h1>h0이 성립되지 않으면 안된다. 바꿔 말하면, 패턴의 길이 L이 폭 w의 16.5배보다 작지 않으면 안된다.
계속하여, 상기 시험에 의해 작성된 a-C 마스크를 사용하여, 그 하부의 Si3N4막과 SiO2막의 적층막을 에칭하였다. 도 15(B)에는, 적층막의 에칭 깊이와, 좌굴 팩터 γ 및 좌굴 계수 k의 최소치의 관계를 나타낸다. Si3N4막과 SiO2막의 잔류 응력은 모두 영률의 1.0%이다. 그래프 횡축의 범위는, 0부터 적층막의 두께인 2㎛로 설정하였다. 좌굴 팩터 γ의 값은, 높이의 제곱에 비례하여 증가한다. 이에 비하여, 좌굴 계수 k의 최소치는 도 14(B)의 경우와 동일하게 에칭 깊이 h＝266㎚ 이상으로 증가한다. 이 때문에, 0부터 2㎛의 범위에서, 좌굴 팩터 γ의 값이 좌굴 계수 k의 최소치보다 항상 작기 때문에, 좌굴에 의한 Wiggling은 발생하지 않는 것으로 생각되며, 실제의 시험에 있어서도 적층막의 에칭 중에 좌굴은 발생하지 않았다.
다음으로, a-C 대신에, 잔류 응력이 적은 유기 재료의 도포막(SOC)을 사용하여 동일한 평가를 행하였다. 작성한 시료는, 마스크가 a-C의 경우와 동일하게, 컨트롤 게이트군(31)의 길이 L이 6.6㎛과 440㎚의 2가지이다. 또한, SOC 마스크의 두께는 1㎛, 라인 폭과 스페이스 폭은, 각각 50㎚로 하였다. SOC는, 잔류 응력 σ가 영률 E의 0.16% 밖에 없다. 따라서, SOC 마스크를 1㎛까지 에칭하여 애스펙트비가 20에 도달한 상태이더라도 좌굴 팩터 γ는 0.64이며, 좌굴 계수 k의 최소치 1.1보다 작다. 이 때문에, 길이 L이 6.6㎛와 440㎚의 어느 쪽의 시료이더라도 좌굴에 의한 Wiggling은 발생하지 않았다.
다음으로, 이 SOC 마스크를 사용하여 도 13에 나타내어지는 요령으로 Si3N4막과 SiO2막의 적층막을 에칭하였다. 길이 L이 6.6㎛의 시료에 대해서는, 적층막을 깊이 550㎚까지 에칭한 시점에서 Wiggling이 발생하였다. 이 경우에 관하여, 취할 수 있는 몇 종류의 좌굴 주기 λ＝2L/n에 대하여 계산한 좌굴 계수 k와 에칭 깊이 h의 관계, 및 이들 좌굴 계수 k의 최소치와 좌굴 팩터 γ의 값과 에칭 깊이 h의 관계를 계산한 결과를 도 15(A)에 나타낸다. 본 실험에서 설정한 길이 L은 6.6㎛으로 짧다. 이 때문에, 전술한 2L/h＝3.3이 되는 에칭 깊이도 h＝4.0㎛로 크다. 따라서, 0부터 2㎛의 사이에서 좌굴 계수 k의 최소치는 1.1로 거의 일정하다. 이에 비하여, 좌굴 팩터 γ는, 에칭 깊이 h의 제곱에 비례하여 증가한다. 그리고, 에칭 깊이가 550㎚에 도달하면 좌굴 팩터 γ가 좌굴 계수 k의 최소치보다 커진다. 이 때의 애스펙트비는 11이다. 또한, 적층막의 잔류 응력 σ는 Si3N4막과 SiO2막의 영률 E의 1.0% 정도인 것을 고려하면, 이 때의 좌굴 팩터 γ는 1.21이다. 따라서 이 시점에서 좌굴 팩터가 좌굴 계수를 웃돌아, 좌굴에 의해 Wiggling이 발생한 것으로 생각된다.
한편, 길이 L이 440㎚의 시료에 대해서는 좌굴에 의한 Wiggling은 발생하지 않았다. 패턴 길이가 440㎚이기 때문에, 이 경우의 좌굴 계수 k의 최소치와 좌굴 팩터 γ의 에칭 깊이 h에 대한 의존성은 도 15(B)와 동일하다. 따라서, 에칭 깊이 0부터 2㎛의 범위에서, 좌굴 팩터 γ의 값은 좌굴 계수 k의 최소치보다 항상 작아지기 때문에 좌굴은 발생하지 않는다.
이상과 같이, 잔류 응력이 영률 E의 수% 정도 존재하는 적층막에 관해서는, 애스펙트비가 커지면(예를 들면 10 이상으로) 좌굴에 의한 Wiggling이 발생할 가능성이 있다. 이를 위한 대책으로서는, 마스크의 라인 패턴의 길이 L을 짧게 하는 것이 유효하며, 그 값은 적어도 피(被) 에칭 재료의 두께 h의 1.65배 이하로 할 필요가 있다. 즉, 적층막의 상부에 적층막 바닥면의 길이의 1.65배 이하의 길이를 가지는 마스크 패턴을 형성하여, 이것을 마스크로서 에칭을 행함으로써, 적층막에 발생하는 Wigghng을 억제할 수 있다. 도 16에는, 애스펙트비가 이상과 같이 규정된 본 실시예의 컨트롤 게이트군을 사시도에 나타내었다. 본 실시예에서 설명한 3D-NAND에 있어서는, 도 16에 나타내어지는 컨트롤 게이트군이 메모리 셀 내에 복수 형성되어 있고, Wigglmg의 발생이 억제된 구조를 구비하고 있다.
또한, 본 실시예에서는, 컨트롤 게이트군(31)을 구성하는 각 컨트롤 게이트층(30)의 막 두께와 적층수를 각각 일정하게 하고, 최하층의 길이(즉 L)를 조정한 조건으로 비교 실험을 행하고 있으나, L을 일정하게 하여 컨트롤 게이트군(31)의 높이(즉 컨트롤 게이트층(30)의 막 두께 또는 적층수를 바꾸어서) 비교 실험을 행하더라도 같은 결과가 얻어지는 것은 말할 필요도 없다.
또한, 에칭 도중의 것도 고려하면, 라인 패턴의 길이 L을 애스펙트비 h/w가 10이 되는 에칭 깊이의 1.65배 이하가 되는 것이 바람직하다. 이 경우, h/w＝10이며, L＜1.65h의 관계로부터 L＜16.5w, 즉 패턴 폭 w의 16.5배 미만이 바람직한 것이 된다.
또한, 라인 패턴의 길이 L을 패턴 폭 w의 16.5배 이하로 한 경우, 하나의 게이트 전극(5)에 접속되는 채널 홀(4)의 수가 원하는 수보다 적어질 가능성이 있으나, 그 경우는, 예를 들면 도 17에 나타낸 바와 같이 적층막의 패턴 폭 w를 넓게 하여, 채널 홀을 복수열 배열하면, 하나의 게이트 전극(5)에 접속되는 채널 홀(4)의 수를 크게 할 수 있다.
이상, 본 실시예에서는, 에칭 깊이 혹은 적층막 바닥면의 길이를 소정 범위에 설정하고, 애스펙트비를 좌굴이 일어나기 어려운 값으로 함으로써 Wiggling의 발생을 억제하는 방법에 대하여 설명하였다. 적층막의 잔류 응력은 CVD로 형성된 막에서 특히 크기 때문에, 본 실시예의 방법은 CVD로 형성된 적층막에 대하여 특히 유효하나, 단층막 혹은 다른 막 형성 방법(예를 들면 스퍼터링법 등)으로 형성된 막에 대해서도 유효하다. 또한, 컨트롤 게이트군과 같은 능동 소자로서 동작하는 적층막은 도전성막과 절연막을 적층하여 형성되는 경우가 많으며, 이와 같은 적층막은 CVD에 의해 형성되는 경우가 많다. 따라서, 본 실시예의 Wiggling 억제 방법은, 복수의 능동 소자를 구성하기 위한 적층막의 에칭에 특히 유효하다고도 말할 수 있다.
(실시예 3)
본 실시예에서는, 또 하나의 Wiggling 메커니즘인 너울 증폭 현상과 너울 증폭의 억제 원리에 대하여 설명한다. 리소그래피에 의해 형성되는 마스크에는, Line-Edge-Roughness(LER)로 불리는 결함이 있어, 라인 패턴의 마스크가 수 ㎚정도 너울거리는 특징이 있다. 이 너울에 기인하여 큰 Wiggling이 발생하는 현상이 너울 증폭 현상이다. 예를 들면, 도 18(A)와 같이 주기 λ의 정현파 형상으로 좌우로 너울거리는 라인 패턴(7)이 있다고 상정한다. 도 18(B)는 도 18(A)의 A-A' 단면도를 나타내는 것이나, 이 상태에서는 붕괴되지 않고 자립하고 있다. 지금, 너울을 나타내는 정현파의 진폭을 가상적으로 a0로 하면, 이 패턴의 위치 좌표는, 다음 식으로 나타내어진다.
Figure pat00003
이 패턴을 구성하는 재료에 잔류 응력 σ가 있는 경우, x 방향으로 패턴을 변형시키는 힘 F가 발생한다. 이 힘 F의 값은 다음 식으로 나타내어진다.
Figure pat00004
즉, 너울을 증폭하는 방향으로 패턴을 변형시키려고 하는 힘 F가 발생한다. 따라서, 도 18의 패턴에 잔류 응력 σ가 있는 경우, 패턴은 도 19(A)와 같이 너울을 증폭하는 방향으로 변형되어, 도 19(B)와 같이 붕괴된다. 변형 후의 너울의 진폭을 a1로 하면, 변형 전의 너울의 진폭 a0와 a1의 관계는 다음 식으로 나타내어진다.
Figure pat00005
A:너울 증폭률
이 증폭률 A는, 좌굴 팩터 γ와 좌굴 계수 k가 좌굴이 발생하지 않는 조건을 만족시키고 있더라도 1보다 커진다. 즉, 좌굴이 발생하지 않는 미약한 응력, 저애스펙트비의 조건이더라도 너울 증폭 현상은 일어날 수 있다.
Figure pat00006
또한, 도 20에 나타낸 바와 같이, 애스펙트비나 잔류 응력이 높은 γ의 값이 커질 경우나 초기 너울의 주기가 λ/h에 가까운 k의 값이 작아질 경우에, 증폭률 A가 커진다.
이 너울 증폭 현상을 억제하기 위해서는, LER을 억제하여 초기 너울의 진폭 a0를 작게 하거나, 애스펙트비나 잔류 응력을 작게 하여 λ를 작게 하는 수밖에 없다. 그러나, 모두 현실적으로는 어렵다.
그래서, 너울 증폭이 발생하더라도, 디바이스 특성에 영향을 주지 않는 구조를 검토하였다. 너울 증폭 현상이 발생한 경우에는, 상기한 바와 같이 너울의 2계 미분이 큰 부분에 힘 F가 가해져, 크게 변형된다. 반대로, 너울의 2계 미분이 제로가 되는 부분에는 거의 힘 F가 발생하지 않아, 변형도 일어나지 않는다.
따라서, 대책으로는, 예를 들면 도 21(A)에 나타낸 바와 같이, 서로 이웃하는 패턴[7]을 동(同)주기, 동(同)위상의 정현파 형상으로 너울지게 해두고, 너울의 2계 미분이 0이 되는 위치, 즉 너울의 변곡점의 위치에 디바이스 성능을 좌우하는 채널 홀(4)을 형성하는 방법이 생각된다. 이 경우, 너울 증폭이 발생하더라도, 도 22(A)에 나타내어지는 바와 같이 채널 홀(4)의 형성 개소는 거의 변형되지 않기 때문에, 응력에 의해 특성이 열화하거나, 혹은, 채널 홀(4)의 위치가 설계치를 벗어나 콘택트 홀과 접속할 수 없기도 하는 문제가 생기지 않는다. 도 22(B)에는 도 22(A)의 A-A' 단면도를 나타내었으나, 채널 홀(4)의 내부는 특별히 변형되지 않고 있다는 것을 알 수 있다. 또한, 2계 미분이 큰 부분에서는, 변형량이 커지지만, 서로 이웃하는 패턴(7)끼리가 같은 방향으로 변형되기 때문에, 접촉하여 전기적으로 쇼트할 일도 없다.
(실시예 4)
본 실시예에서는, 실시예 3에서 설명한 방법을 3D-NAND의 제조 프로세스에 적용하고, 너울 증폭이 발생하더라도, 디바이스 특성에 영향을 주지 않는 구조의 3D-NAND를 작성한 예에 대하여 설명한다.
본 실시예에서는, 실시예 3에서 설명한 너울 증폭의 억제 구조를 구비하는 3D-NAND의 메모리 셀과, 구비하지 않은 3D-NAND의 메모리 셀을 비교용으로 작성하였다. 너울 증폭의 억제 구조를 구비하지 않은 3D-NAND의 메모리 셀은, 실시예 2와 동일한 프로세스로 작성하고, 좌굴을 억제하기 위해 패턴 길이 L을 440㎚로 하였다. 실시예 2와의 제조 프로세스상의 상이점으로는, 본 실시예의 메모리 셀에서는, 실시예 2의 나노 임프린트(도 10의 설명을 참조)가 아닌 통상의 리소그래피 기술에 의해 레지스트 마스크(11)를 형성하였다. 통상의 리소그래피에 의해 형성된 레지스트 마스크(11)에는, LER에 기인하여 주기 880㎚, 진폭 1㎚정도의 너울이 불규칙하게 존재한다는 것을 알고 있다. 실시예 2와 동일하게, 이 레지스트 마스크(11)를 따라 SiON, a-C를 순차 에칭하고, 마지막으로, Si3N4막(2)과 SiO2막(3)의 적층막을 일관하여 에칭한다.
그 결과, a-C 에칭 공정(도 13의 설명을 참조)에서, 너울 증폭에 의해 불규칙한 Wiggling이 발생하였다.
도 23에는, 너울의 진폭과 a-C의 에칭 깊이의 관계를 나타낸다. 너울의 진폭은 에칭의 진행(에칭 깊이)과 함께 서서히 증가하고, 1.0㎛ 에칭하여 끝난 시점에서, 진폭 4.7㎚의 너울이 발생하고 있다. 즉, a-C 마스크에는 진폭 4.7㎚의 LER이 발생하게 된다. 또한, 이 a-C 마스크를 사용하여 도 13에서 설명한 적층막의 에칭을 행한 결과, Wiggling이 더 증대하여, 도 24(A)에 나타낸 바와 같이 인접하는 패턴끼리가 부분적으로 접합해 버렸다. 또한, 당해 접합부에서는, 도 24(B)에 나타내어지는 바와 같이 적층막의 에칭이 도중에 멈추어 버렸다.
도 25에는, 적층막 에칭 중의 너울의 진폭과 에칭 깊이의 관계를 나타낸다. 너울의 진폭은 에칭의 진행(깊이)과 함께 서서히 증가하고, 적층막의 막 두께와 다름없는 2.0㎛까지 에칭한 시점에서, 진폭 27㎚와 a-C 마스크에 생긴 너울의 5.7배의 진폭을 가지는 너울이 발생하고 있다. 이 때문에, 인접 패턴끼리가 부분적으로 접합해버린 것으로 생각된다.
또한, 채널 홀(4) 상에 배선이 되는 콘택트 홀(6)을 접속하는 공정에서 접속 불량이 발생하고 있다는 것을 알았다. 도 26에는, 접속 불량 부분의 개요를 나타낸다. 도 26(A)는, 접속 불량이 발생한 컨트롤 게이트군의 상면도이며, 콘택트 홀(6)이 본래의 형성 위치인 채널 홀(4)의 중심으로부터 부분적으로 벗어나 있는 것을 알 수 있다. 도 26(B)는, 도 26(A)의 A-A' 단면도이나, 불량 개소(61)로 콘택트 홀(6)과 채널 홀(4)의 접속 불량이 발생하고 있다는 것을 알 수 있다. 이 원인은, Wiggling이 증대함으로써, 채널 홀(4)이 본래의 설계 위치로부터 대폭으로 벗어나 형성되어 버렸기 때문이다.
다음으로, 너울 증폭의 억제 구조를 구비하는 3D-NAND 메모리 셀의 제조 프로세스 및 디바이스 구조에 대하여 설명한다.
먼저, Si기판 상에 Si3N4막(2)과 SiO2막(3)의 적층막으로 이루어지는 컨트롤 게이트층의 형성과 에칭을 순차 행하여, 도 9에 나타낸 구조를 형성한다. 적층막 바닥면의 길이 L이나 적층막의 높이 h는, 좌굴이 일어나지 않는 값에 설정되어 있는 것으로 한다. 다음으로, a-C막 상에 레지스트의 마스크 패턴(11)을 형성하였으나, 이때, 실시예 2에서 설명한 라인 앤드 스페이스의 패턴이 아닌 정현파 형상의 패턴을 형성한다. 본 실시예에서는, 정현파의 주기를 채널 홀(4)의 피치 100㎚의 2배인 200㎚로, 진폭을 50㎚로 각각 설정하고, 채널 홀(4)의 위치가 정현파의 2계 미분에 상당하는 위치(변곡점 위치)가 되도록 위상을 맞추었다. 도 27(A)에는, 본 실시예에서 형성된 정현파 형상 레지스트 패턴의 상면도를, 도 27(B)에는 도 27(A)의 A-A' 단면도를 각각 나타낸다.
형성된 레지스트 마스크(11)를 이용하여 a-C막의 에칭을 행하였더니, 진폭이 조금 증대하였으나, 너울의 2계 미분이 0이 되는 위치 즉 채널 홀(4)의 위치에서는, 마스크의 위치 벗어남은 거의 발생하지 않았다.
도 28에는, 주기 200㎚의 너울에 있어서의 진폭과 a-C의 에칭 깊이의 관계를 나타낸다.
너울의 진폭은 정현파의 진폭으로서 주어진 초기값 50㎚로부터, 에칭의 진행과 함께 에칭 깊이 100㎚에서의 값 53㎚까지 증가하나, 그 이후에는 거의 증가하고 있지 않다. 또한, LER에 기인하는 880㎚ 주기의 너울도 거의 증폭되어 있지 않았다. 이것은, 에칭의 초기에 짧은 주기(본 실시예에서는 200㎚)의 너울의 진폭이 증대함으로써 응력이 완화되었기 때문에, LER 기인의 긴 주기의 너울이 증폭되지 않았기 때문이라고 생각된다.
위의 요령으로 형성된 a-C 마스크를 사용하여, 도 12에 나타낸 테라스형상 적층막의 에칭을 행하였다. 그 결과, 너울이 조금 더 증대하였으나, 도 29에 나타낸 바와 같이 인접 패턴끼리가 같은 방향으로 변형되기 때문에, 패턴끼리의 접합이 억제되었다. 또한, a-C 에칭의 경우와 동일하게, 너울의 2계 미분이 0이 되는 위치 즉 채널 홀의 위치에서는, 패턴의 변형은 거의 보여지지 않았다.
도 30에는, 테라스형상 적층막을 에칭하였을 때에 있어서의 너울의 진폭과 에칭 깊이의 관계를 나타낸다. 200㎚ 주기의 너울에 대해서는, 에칭의 진행과 함께 너울의 진폭은 초기치 53㎚(a-C 마스크의 너울 진폭)로부터 56㎚까지 증가(에칭 깊이 100㎚에서의 값)하였으나, 그 후는 거의 변화하고 있지 않다. 또한, LER기인의 주기 880㎚의 너울도 거의 증폭되어 있지 않았다. 또한, 채널 홀(4)의 위치 벗어남이 없기 때문에, 채널 홀(4)에 콘택트 홀(6)의 접속 불량은 전혀 보여지지 않았다.
이상과 같이, 패턴을 처음부터 정현파 형상으로 너울지게 해 두고, 너울의 2계 미분이 제로가 되는 위치에 채널 홀을 형성하면, 채널 홀 부분은 변형되지 않기 때문에, Wiggling에 기인하는 문제를 회피할 수 있다. 또한, 서로 이웃하는 패턴을 같은 위상으로 해 두면, Wiggling에서 붕괴가 커지더라도 서로 이웃하는 패턴이 접촉할 일도 없다.
또한, 레지스트 마스크의 형상은 반드시 정현파 형상에는 한정되지 않으며, 2회 미분이 0이 되는 것 같은 파형(波形)이면 무엇을 채용해도 된다. 예를 들면 도 31과 같이 레지스트 마스크(11)를 지그재그로 너울지게 하고, 채널 홀(4)의 형성 위치가 너울의 2계 미분이 0이 되는 위치에 일치하도록 위상을 맞추면, 동일한 효과가 얻어진다.
도 32에는, 도 31에 나타낸 지그재그 패턴을 리소그래피로 형성하기 위한 레티클의 예를 나타낸다. 도 32는, 레티클 기판(12) 상에 지그재그인 Ti 마스크(13)를 형성한 노광용 레티클로, 이와 같은 지그재그 패턴이더라도 Wiggling에 기인하는 채널 홀 위치의 변동을 억제할 수 있다. 또한, 너울의 진폭이 최소 노광 치수에 가까우면, 지그재그 패턴을 노광하여 정현파 형상으로 너울진 레지스트 마스크를 자연스럽게 형성할 수 있다.
(실시예 5)
본 실시예는, 이하의 구성을 구비한 반도체 장치이다.
1)능동 소자로서 동작하는 반도체 소자를 구비하고, 홈에 의해 서로 분리된 반도체 소자 블록을 구비하는 반도체 장치에 있어서, 상기 반도체 소자 블록의 길이 방향의 최대 길이를 높이로 나눈 비가, 좌굴이 발생하지 않는 범위에 규정되는 것을 특징으로 하는 반도체 장치
2)복수의 컨트롤 게이트층이 적층되고, 또한 서로 홈에서 분리된 복수의 컨트롤 게이트군과, 당해 컨트롤 게이트군에 형성된 채널 홀과, 상기 컨트롤 게이트군에 전극을 통하여 접속된 비트선과, 상기 컨트롤 게이트층에 콘택트 홀을 통하여 접속되는 워드선을 구비하는 반도체 장치에 있어서, 상기 복수의 컨트롤 게이트군은 서로 동 위상에서 너울진 형상을 구비하고, 상기 채널 홀은 상기 너울의 형상의 변곡점 위치에 형성되는 것을 특징으로 하는 반도체 장치.
1: Si 기판 2: Si3N4
3: SiO2 4: 채널 홀
5: 텅스텐 게이트 전극 6: 콘택트 홀
7: 패턴 8: SiO2
9: 아모르퍼스 카본 10: SiON
11: 레지스트 마스크 12: 레티클 기판
13: TiN 마스크

Claims (15)

  1. 절연층과 도전체층의 적층막에 의해 구성되는 컨트롤 게이트층을 복수 적층하는 공정과,
    당해 복수 적층된 컨트롤 게이트층에 채널 홀을 형성하는 공정과,
    상기 복수 적층된 컨트롤 게이트층에 에칭에 의해 홈을 형성하여 상기 복수 적층된 컨트롤 게이트층을 분리하고, 복수의 컨트롤 게이트군을 형성하는 공정을 포함하는 3차원 메모리 셀의 형성 공정을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 컨트롤 게이트군의 길이 방향의 최대 길이를 당해 컨트롤 게이트군의 높이로 나눈 비가, 좌굴이 발생하지 않는 범위에 규정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 컨트롤 게이트군의 높이를 당해 컨트롤 게이트군의 단변 방향의 길이로 나눈 값이 10 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 비가 1.65 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 최대 길이와 상기 컨트롤 게이트군에 있어서의 분리된 방향의 길이인 폭과의 비가 16.5 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 컨트롤 게이트군의 내부에 상기 채널 홀을 복수열 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 컨트롤 게이트층의 두께와 적층수가 미리 정해져 있고, 상기 컨트롤 게이트군의 길이 방향의 최대 길이를 소정 길이에 형성함으로써, 상기 비를 상기 좌굴이 발생하지 않는 범위에 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 컨트롤 게이트군의 길이 방향의 최대 길이가 미리 정해져 있고, 상기 컨트롤 게이트층의 두께와 적층수를 소정 범위 내에 설정함으로써, 상기 비를 상기 좌굴이 발생하지 않는 범위에 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트군을, 상방(上方)의 컨트롤 게이트층의 길이가 하방(下方)의 컨트롤 게이트층의 길이보다 짧아지는 것 같은 계단모양 형상으로 형성하고,
    상기 컨트롤 게이트군의 길이 방향의 최대 길이를 높이로 나눈 비가, 상기 계단모양 형상의 최하층의 컨트롤 게이트층의 길이와 상기 계단모양 형상 전체의 높이의 비로 규정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    복수의 컨트롤 게이트군을 형성하는 공정은,
    상기 복수 적층된 컨트롤 게이트층 상에 라인 앤드 스페이스 패턴을 형성하는 공정과,
    당해 라인 앤드 스페이스 패턴을 마스크로서 상기 복수 적층된 컨트롤 게이트층을 최하층까지 에칭하는 공정을 포함하고,
    상기 라인 앤드 스페이스 패턴은, 개개의 패턴이 서로 동(同) 위상에서 너울진 형상을 가지고, 당해 너울의 변곡점 위치에 상기 채널 홀이 위치하는 형상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 복수의 컨트롤 게이트층이 적층되며, 또한 서로 홈에서 분리된 복수의 컨트롤 게이트군과, 당해 컨트롤 게이트군에 형성된 채널 홀과, 상기 컨트롤 게이트군에 전극을 통하여 접속된 비트선과, 상기 컨트롤 게이트층에 콘택트 홀을 통하여 접속되는 워드선을 구비하는 반도체 장치에 있어서,
    당해 컨트롤 게이트군의 길이 방향의 최대 길이를 당해 컨트롤 게이트군의 높이로 나눈 비가, 좌굴이 발생하지 않는 범위의 값인 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 비가 1.65 미만인 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 컨트롤 게이트군의 폭과 상기 최대 길이의 비가 16.5 미만인 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 컨트롤 게이트군의 내부에 상기 채널 홀이 복수열 형성된 것을 특징으로 하는 반도체 장치.
  14. 제 10항에 있어서,
    상기 복수의 컨트롤 게이트군은 서로 동(同) 위상에서 너울진 형상을 구비하고,
    상기 채널 홀이 상기 너울의 형상의 변곡점 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제 10항 내지 제 14항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트군은, 상방의 컨트롤 게이트층의 길이가 하방의 컨트롤 게이트층의 길이보다 짧아지도록 형성된 계단모양 형상을 가지고 있고,
    상기 컨트롤 게이트군의 길이 방향의 최대 길이를 높이로 나눈 비는, 상기 계단모양 형상의 최하층의 컨트롤 게이트층의 길이와 상기 계단모양 형상 전체의 높이의 비로 규정되는 것을 특징으로 하는 반도체 장치.
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