CN103855292A - 半导体结构、半导体单元及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000000084 colloidal system Substances 0.000 claims abstract description 29
- 238000012856 packing Methods 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 42
- 239000000945 filler Substances 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 20
- 238000005520 cutting process Methods 0.000 claims description 12
- 239000012774 insulation material Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000002390 adhesive tape Substances 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 14
- 239000008393 encapsulating agent Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000003749 cleanliness Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本发明提供了一种半导体结构制造方法，包括：提供一图案化线路板。图案化线路板具有一基板及一图案化线路层，基板有一第一表面、一第二表面、至少一连接通道、及至少一通孔，图案化线路层设于第一表面、第二表面以及通孔。接着，将图案化线路板置于一载件上，使第一表面及第二表面其中之一的图案化线路层与载件相贴合，并于连接信道进行一填胶作业，使一填充材料自连接通道经第一表面与第二表面其中之一流动至通孔。然后，提供至少一芯片，并使芯片与对应之该图案化线路层电性连接。之后，提供一封装胶体，以覆盖芯片以及部分之基板，以形成一半导体结构。本发明的有益效果是在进行芯片封装制造方法时，能阻绝封装胶体由芯片之配置表面经通孔流动至与该芯片配置的表面相对应之另一表面，进而有效将封装胶体限制于芯片之配置面。
Description
技术领域
本发明是关于一种半导体结构、半导体单元及其制造方法，且特别是有关于一种连接通道中之填充材料与通孔中之填充材料相互连接的半导体结构、半导体单元及其制造方法。
背景技术
近年来随着电子工业之生产技术的突飞猛进，线路板(Circuit Board)可搭载各种体积精巧之电子零件，以广泛地应用于各种不同功能的电子产品。其中，线路板在搭载例如是芯片之电子零件后，须再经由封装制造方法来确使芯片不受外在环境干扰。其中，目前之线路板设有通孔，而于线路板之一表面进行芯片封装制造方法时，封装胶体可能会由该表面经通孔流动至与该表面相对应之另一表面，导致另该表面上之线路被该封装胶体污染，故往往须进行一道额外之清除程序以去除另该表面上之溢胶。然而，清除程序之进行会增加整体封装制造方法的复杂度，并会导致成本的提高。此外，清除程序所使用之化学成分亦可能导致线路板之线路产生变异，进而影响到线路之讯号传递质量。
发明内容
本发明提供一种半导体结构制造方法，其在进行芯片封装制造方法时，能阻绝封装胶体由芯片之配置表面经通孔流动至与该芯片配置的表面相对应之另一表面，进而有效将封装胶体限制于芯片之配置面。
本发明提供一种半导体结构，其在进行芯片封装制造方法后，与该芯片配置表面相对应之另一表面上的线路保仍有良好的洁净度。
本发明提供一种半导体单元，其具有较佳之线路质量。
本发明提出一种半导体结构，该半导体结构包括一基板、一图案化线路层、至少一芯片、一填充材料、与一封装胶体。基板具有一第一表面以及一第二表面，且设有至少一通孔以及至少一连接通道。图案化线路层设于第一表面、第二表面以及各通孔。而且，设于通孔内之图案化线路层与设置于第一表面上之图案化线路层以及设置于第二表面上之图案化线路层电性连接。芯片配置于基板上并与该图案化线路层电性连接，而填充材料具有一第一部分、一第二部分以及一第三部分，其中该第一部分填充于通孔，第三部分填充于各连接通道，而第二部分连接第一部分与第三部分，填充材料为一绝缘材质。另外，封装胶体覆盖各芯片以及部分之基板。
另外，本发明还提供一种半导体结构的制造方法，该制造方法包括以下步骤。首先，提供一基板，而该基板具有一第一表面、与该第一表面相对应之一第二表面、与至少一连接通道。接着，于基板上形成至少一通孔。之后，于第一表面、第二表面以及各通孔内壁形成一绝缘层。再来，于绝缘层上形成一图案化线路层，以形成一图案化线路板，其中图案化线路层设于该第一表面、该第二表面以及各该通孔，设于该通孔内之图案化线路层是电性连接设置于该第一表面上之图案化线路层以及设置于该第二表面上之图案化线路层。之后，将图案化线路板置于一载件上，使第一表面以及第二表面其中之一的图案化线路层与载件相贴合。然后，于连接信道进行一填胶作业，使一填充材料自连接通道经第一表面与第二表面其中之一流动至该通孔，使通孔充满此填充材料，该填充材料为一绝缘材质。接着，固化该填充材料。然后，提供至少一芯片，并使各芯片与对应之图案化线路层电性连接。之后，提供一封装胶体，以覆盖各芯片以及部分之基板，以形成半导体结构。
基于上述，本发明是将该图案化线路板置于一载件上，使该第一表面以及该第二表面其中之一的该图案化线路层与该载件相贴合之后，再于该连接通道与该通孔其中之一进行一填胶作业，使一填充材料自该连接通道与该通孔其中之一经该第一表面与该第二表面其中之一流动至该连接通道与该通孔其中之另一，进而完成连接通道与通孔的填胶作业。如此一来，在进行对芯片的封装作业时，封装胶体即会被限制于芯片之配置面，封装胶体由即不会再由芯片之配置表面经通孔流动至与该芯片配置表面相对应之另一表面。亦即，本发明能有效地限制封装胶体的流动，进而让与该芯片配置表面相对应之另一表面上之线路在进行芯片封装制造方法后仍有良好洁净度，以保有良好的线路质量。
需注意的是，因绝缘层导热差，故位于第一表面及第二表面之绝缘层可以做成图样化，这样便可将芯片置放在未设置绝缘层之处。如此一来，由芯片所产生的废热便可较轻易地从半导体结构排除到外界。
为让本发明的上述目的、特征和优点更能明显易懂，下文将以实施例并配合所附图示，作详细说明如下。
附图说明
图1绘示本发明一实施例之半导体结构的制作流程图。
图2A至2H绘示图1之半导体结构制造方法的流程剖面图。
图3绘示本发明另一实施例之对连接通道以及通孔进行填胶作业的示意图。
具体实施方式
图1绘示本发明一实施例之半导体结构的制作流程图。请参考图1，本实施例之半导体结构制造方法包括下列步骤：首先，执行步骤S1，提供一基板，该基板具有一第一表面以及与该第一表面相对应之一第二表面，且该基板设有至少一连接通道。接着，执行步骤S2，于基板上形成至少一通孔。然后，执行步骤S3，于该第一表面、该第二表面以及各该通孔内壁形成一绝缘层。
在执行步骤S3后，紧接着执行步骤S4，于该绝缘层上形成一图案化线路层，以完成一图案化线路板的制作。之后，执行步骤S5，将该图案化线路板置于一载件上，使该第一表面以及该第二表面其中之一的该图案化线路层与该载件相贴合。接着，执行步骤S6，于该连接信道进行一填胶作业，使一填充材料自该连接通道经该第一表面与该第二表面其中之一流动至该通孔。再来，执行步骤S7，将填充材料进行烘烤使其固化，固化后即移除载件。
在执行步骤S7后，紧接着执行步骤S8，提供至少一芯片，并使各该芯片与对应之该图案化线路层电性连接。之后，执行步骤S9，提供一封装胶体，以覆盖各该芯片以及部分之该基板，以形成一半导体结构。当然，在完成半导体结构之制作后，可接着执行步骤S10，对该连接信道进行一切割作业，以形成多个半导体单元。下文中，本实施例将以详细之流程剖面图来说明上述之半导体结构制造方法。
图2A至2H绘示图1之半导体结构制造方法的流程剖面图。此半导体结构的制造方法如下所述：首先，如图2A所示，提供一基板210，基板210具有一第一表面210a以及与第一表面210a相对应之一第二表面210b，且基板210设有至少一连接通道212，其中基板210例如为一金属基板或是其他适当之基板，连接通道212为基板210之镂空部分，而该连接通道212例如为一切割通道。接着，如图2B所示，于基板210上形成至少一通孔214。在本实施例中，例如是与连接通道212相邻，而形成通孔214之方式可以是机械钻孔、雷射烧孔或是其他适当之方式。于基板210上形成至少一通孔214之后，接着如图2C所示，于第一表面210a、第二表面210b、每一个通孔214内壁以及每一个连接通道212内壁形成一绝缘层220。其中，绝缘层220的形成方法可应用印刷涂布、浸润法或化学气相沉积等适当的方式。绝缘层220的材质例如是树脂或是其他有机材料、或是二氧硅(SiO2)、氮化硅、氧化铝等适当的绝缘材质。而且，位于第一表面210a及第二表面210b之绝缘层220可以是制作成图案化之绝缘层220，使得部分基板210之区域裸露，此裸露之区域可以当作尔后芯片置放之位置，这样可达到易于散热的效果。
接着，如图2D所示，于绝缘层220上形成一图案化线路层230，以完成一图案化线路板200的制作。其中，图案化线路层230例如是藉由电镀(plating)、微影(photolithography)以及蚀刻(etching)等制造方法来形成于绝缘层220上。其中，在本实施例中，图案化线路层230位于第一表面210a、第二表面210b以及每一个通孔214，设于通孔214内之图案化线路层230是电性连接设置于第一表面210a上之图案化线路层230以及设置于第二表面210b上之图案化线路层230。亦即，通孔214为一导电通孔214’。之后，如图2E所示，将图案化线路板200置于一载件300上，使第一表面210a以及第二表面210b其中之一上之图案化线路层230与载件300相贴合。在图2E所示之实施方式中，是以第一表面210a上之图案化线路层230与载件300相贴合为例，而载件300可以为一胶带(tape)或是其他表面平坦之载板，本文在此并不做任何限制。
紧接着，如图2F所示，于连接通道212进行一填胶作业，使一填充材料240自连接通道212经第一表面210a与第二表面210b其中之一流动至通孔214，其中填充材料240具有适当之流动性质，其黏度系数例如是介于400至4000cps之间，较佳是介于500至2000cps之间。在图2F所示之实施方式中，填充材料240是以经第一表面210a流动至通孔214为例。其中，在进行填胶作业之后，本发明可进行烘烤以固化填充材料240之作业，而填充材料240之材质例如是一绝缘材质。在本实施例中，固化后之填充材料240是可定义为一第一部分240a、一第二部分240b以及一第三部分240c，其中第一部分240a是填充于通孔214，第三部分240c填充于连接通道212，而第二部分240b连接第一部分240a与第三部分240c。
详细地说，当通孔214与连接信道212间之部分图案化线路层230仅设于第一表面210a，且图案化线路板200置于载件300上，并使第一表面210a朝向载件300时，载件300与第一表面210a间存在图案化线路层230之厚度，通孔214与连接通道212间之第一表面210a与载件300之间即存在一导通流道C，填充材料240经导通流道C流动于连接通道212与通孔214之间，而该导通流道C中之填充材料240在固化后即为上述之第二部分240b。上述第二部分240b之表面高度是高于第一表面210a的表面高度，而低于或是等于第一表面210a所对应之图案化线路层230的表面高度。值得一提的是，本实施例于连接信道212进行填胶作业的过程中，是利用虹吸原理来使与连接信道212相连通之通孔214亦得以进行填胶作业，而填充材料240即是由一远离载件300之方向D1填充于通孔214。此外，于本实施例中，在填充材料240填充完成后即进行烘烤固化作业，而填充材料240固化后即可移除载件300，载件300移除后会再进行后续芯片封装制造方法，详细之芯片封装制造方法如下文所述。
如图2G所示，于第一表面210a上设置至少一芯片250(在本实施例为二个)，并使每一个芯片250与对应之图案化线路层230电性连接，并提供一封装胶体260，以覆盖每一个芯片250以及部分之基板210，以形成一半导体结构20。在本实施例中，使每一个芯片250与对应之图案化线路层230电性连接。在本实施例中，芯片250与图案化线路层230间是以打线连接之方式为例，封装胶体260例如是环氧树脂(Epoxy)或硅胶(Silicone)等适当胶体。当然，在完成半导体结构20之制作后，如图2H所示，可接着对连接信道212进行一切割作业，以形成多个半导体单元。如此一来，上述连接通道212之两侧即分别形成一第一半导体单元20a以及一第二半导体单元20b。上述封装胶体260例如是一透光胶体，而芯片250例如是一发光二极管。
承上所述，在进行切割作业之后，每一个半导体单元的基板侧缘210c即存在部分固化后之填充材料240，此部分填充材料240即为上述之第三部分240c，此外，在上述多个实施例中，是以于连接信道212进行填胶作业为例，但在其他实施例中，为配合制造方法设计或是其他特定之需求，亦可自一特定或是适当的通孔214进行填胶作业，使填充材料240自特定的通孔214流动至其他的通孔214或是自特定的通孔214流动至连接通道212，再流动至其他的通孔214。凡藉由连接通道212与通孔214连通之结构特征来对连接信道212以及通孔214进行填胶作业的方式皆属本发明之精神与范畴，本文在此并不做任何限制。
此外，上述实施例是在填充材料240固化后即移除载件300制造方法，而其他实施例亦可在完成芯片封装制造方法制造方法并完成切割作业之后始移除载件，本发明在此亦不做任何限制。
在本发明中，除了可以藉由图2F所示之填胶方式来使填充材料240填充于连接通道212以及通孔214中之外，本发明亦可藉由另一实施方式来对连接通道212以及通孔214进行填胶作业。请参考图3，其绘示本发明另一实施例之对连接通道212以及通孔214进行填胶作业的示意图。在本实施例中，通孔214与连接信道212间之部分图案化线路层230是仅设于第一表面210a，且是以第一表面210a朝向载件300之设置方式来让图案化线路板200置于载件300上，进而让设于第一表面210a之部分图案化线路层230与载件300相贴合。如此一来，填充材料240在填满连接通道212以及其与载件300间之空间后，填充材料240会溢出连接通道212，并经第二表面210b流动至通孔214，而第二部分即是成形于第二表面210b。
详细地说，于图2F所示之实施方式中，由于通孔214与连接通道212间之第二表面210b上存在图案化线路层230，通孔214与连接通道212间之第一表面210a与载件300之间会存在一导通流道C，因此进入连接通道212之填充材料240会经导通流道C填入通孔214中。相反地，在本实施例中，通孔214与连接通道212间之第一表面210a上存在图案化线路层230，因此通孔214与连接通道212间之第一表面210a上之图案化线路层230即会阻绝填充材料240自图案化线路板200与载件300间之空间流通，故本实施例之填充材料240在填满连接通道212以及其与载件300间之空间后，填充材料240会溢出连接通道212，并经第二表面210b流动至通孔214，并完成通孔214之填充作业。其中，在上述通孔214之填充作业中，填充材料240是由一朝向载件300之方向D2填充于通孔214。
由上述说明可得知，在本实施例之填胶作业中，由于仅在通孔214与连接通道212间之第一表面210a设有部分图案化线路层230，因此第二部分240b是成形于第二表面210b。相反地，若仅在通孔214与连接通道212间之第二表面210b设有部分图案化线路层230，第二部分240b即会成形于第一表面210a。对应地，第二部分240b之表面高度即会高于第一表面210a的表面高度，而低于或是等于第一表面210a所对应之图案化线路层230的表面高度。
在上述的实施例中，皆是使第一表面210a朝向载件300的方式进行设置，但本领域具有通常知识者也可依情况以第二表面210b朝向载件300的方式进行设置。
综上所述，本发明是将该图案化线路板置于一载件上，使第一表面以及第二表面其中之一的图案化线路层与载件相贴合之后，再于连接通道与通孔其中之一进行填胶作业，使填充材料自连接通道与通孔其中之一经第一表面与第二表面其中之一流动至该连接通道与该通孔其中之另一，进而完成连接通道与通孔的填胶作业。
亦即，本发明能有效地限制封装胶体的流动，进而在进行芯片封装制造方法后仍有良好洁净度，以保有良好的线路质量。
本发明解决了公知技术在进行芯片封装制造方法时，封装胶体经通孔流至与该芯片配置面及相对之另一表面，而须进行一道额外之清除程序来去除溢胶的问题。由于该清除程序会增加整体封装制造方法的复杂度，并会导致成本的提高。故，本发明能有效的降低制作成本，并简化封装制造方法的复杂度。此外，由于本发明例如是采用具有镂空切割道之金属基板，因此在切割制造方法中，切割刀是对镂空切割道进行切割作业，降低了切割刀具之耗损率，亦同时降低封装成本。
而且，上述之芯片除了为发光二极管外，还可为其他型态的半导体芯片，例如：逻辑IC、内存IC、模拟IC、或CMOS影像感测组件。
上述实施例仅是为了方便说明而举例，虽遭所属技术领域的技术人员任意进行修改，均不会脱离如权利要求书中所欲保护的范围。
Claims (27)
1.一种半导体结构，其特征在于，包括：
一基板，具有一第一表面以及一第二表面，且设有至少一通孔以及至少一连接通道；
一图案化线路层，设于该第一表面、该第二表面以及各该通孔，且设于该通孔内之图案化线路层与设置于该第一表面上之图案化线路层以及设置于该第二表面上之图案化线路层电性连接；
至少一芯片，配置于该基板，并与该图案化线路层电性连接；
一填充材料，具有一第一部分、一第二部分以及一第三部分，该第一部分填充于该通孔，该第三部分填充于各该连接通道，而该第二部分连接该第一部分与该第三部分，该填充材料为一绝缘材质；以及
一封装胶体，覆盖各该芯片以及部分之该基板。
2.如权利要求1所述的半导体结构，其特征在于，该基板为一金属基板。
3.如权利要求2所述的半导体结构，其特征在于，更包括一绝缘层，设于该第一表面上、该第二表面上以及各该通孔内壁，而该图案化线路层设于该绝缘层上。
4.如权利要求1所述的半导体结构，其特征在于，该芯片为一发光二极管，而该封装胶体为一透光胶体。
5.如权利要求1至4任一项所述的半导体结构，其特征在于，该通孔与该连接通道相邻，当该通孔与该连接通道间之该第一表面设有部分该图案化线路层，该第二部分位于该通孔与该连接通道间之该第二表面；当该通孔与该连接通道间之该第二表面设有部分该图案化线路层，该第二部分位于该通孔与该连接通道间之该第一表面。
6.如权利要求1至4任一项所述的半导体结构，其特征在于，该第二部分之表面高度是高于该第一表面或该第二表面的表面高度，而低于或是等于该第一表面或该第二表面所对应之该图案化线路层的表面高度。
7.一种半导体单元，其特征在于，包括：
一基板，具有一第一表面以及一第二表面，且设有至少一通孔；
一图案化线路层，设于该第一表面、该第二表面以及各该通孔，且设于该通孔内之图案化线路层与设置于该第一表面上之图案化线路层以及设置于该第二表面上之图案化线路层电性连接；
至少一芯片，配置于该基板，并与该图案化线路层电性连接；
一填充材料，具有一第一部分、一第二部分以及一第三部分，该第一部分填充于该通孔，该第三部分位于与该通孔相邻之该基板侧缘，而该第二部分连接该第一部分与该第三部分；以及
一封装胶体，覆盖各该芯片以及部分之该基板。
8.如权利要求7所述的半导体单元，其特征在于，该基板为一金属基板。
9.如权利要求8所述的半导体单元，其特征在于，更包括一绝缘层，设于该第一表面上、该第二表面上以及各该通孔内壁，而该图案化线路层设于该绝缘层上。
10.如权利要求7所述的半导体单元，其特征在于，该封装胶体为一透光胶体，而该芯片为一发光二极管。
11.如权利要求7至10任一项所述的半导体单元，其特征在于，当该通孔与该基板侧缘间之该第一表面设有部分该图案化线路层，该第二部分位于该通孔与该基板侧缘间之该第二表面；当该通孔与该基板侧缘间之该第二表面设有部分该图案化线路层，该第二部分位于该通孔与该基板侧缘间之该第一表面。
12.如权利要求7至10任一项所述的半导体单元，其特征在于，该第二部分之表面高度高于该第一表面或该第二表面的表面高度，而低于或是等于该第一表面或该第二表面所对应之该图案化线路层的表面高度。
13.一种半导体结构的制造方法，其特征在于，包括：
提供一基板，该基板具有一第一表面、与该第一表面相对应之一第二表面、与至少一连接通道；
于该基板上形成至少一通孔；
于该第一表面、该第二表面以及各该通孔内壁形成一绝缘层；
于该绝缘层上形成一图案化线路层，其中该图案化线路层设于该第一表面、该第二表面以及各该通孔，该通孔内之图案化线路层是电性连接设置于 该第一表面上之图案化线路层以及设置于该第二表面上之图案化线路层；
将该图案化线路板置于一载件上，使该第一表面以及该第二表面其中之一的该图案化线路层与该载件相贴合；
于该连接信道进行一填胶作业，使一填充材料自该连接通道经该第一表面与该第二表面其中之一流动至该通孔，并固化该填充材料，该填充材料为一绝缘材质；
提供至少一芯片，并使各该芯片与对应之该图案化线路层电性连接；以及
提供一封装胶体，以覆盖各该芯片以及部分之该基板，以形成一半导体结构。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，该基板为一金属基板。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，进一步将该连接通道之一部或全部镂空，且该连接信道为一切割信道。
16.如权利要求13所述的半导体结构的制造方法，其特征在于，该封装胶体为一透光胶体，而该芯片为一发光二极管。
17.如权利要求13至16任一项所述的半导体结构的制造方法，其特征在于，进行该填胶作业之后更包括：
移除该载件。
18.如权利要求13至16任一项所述的半导体结构的制造方法，其特征在于，形成该半导体结构之后，更包括:
对该连接信道进行一切割作业，以形成多个半导体单元，制造方法。
19.如权利要求13至16任一项所述的半导体结构的制造方法，其特征在于，该填充材料具有一第一部分、一第二部分以及一第三部分，该第一部分填充于各该通孔，该第三部分填充于各该连接通道，而该第二部分连接该第一部分与该第三部分。
20.如权利要求19所述的半导体结构的制造方法，其特征在于，更包括形成该通孔与该连接通道相邻，且当该通孔与该连接通道间之该第一表面设有部分该图案化线路层时，该第二部分位于该通孔与该连接通道间之该第二 表面；当该通孔与该连接通道间之该第二表面设有部分该图案化线路层时，该第二部分位于该通孔与该连接通道间之该第一表面。
21.如权利要求20所述的半导体结构的制造方法，其特征在于，当该通孔与该连接信道间之部分该图案化线路层设于该第二表面，且该图案化线路板置于该载件上，并使该第一表面朝向该载件时，该第一表面与该载件之间是存在一导通流道，而该填充材料经该导通流道流动于该连接通道与该通孔之间，而该第二部分成形于该导通流道。
22.如权利要求21所述的半导体结构的制造方法，其特征在于，该填充材料是由一远离该载件之方向填充于该通孔。
23.如权利要求20所述的半导体结构的制造方法，其特征在于，当该通孔与该连接信道间之部分该图案化线路层设于该第一表面，且该图案化线路板置于该载件上，并使该第一表面朝向该载件时，设于该第一表面之部分该图案化线路层与该载件相贴合，而该填充材料在填满该连接通道以及其与该载件间之空间后，经该第二表面流动至该通孔，而该第二部分成形于该第二表面。
24.如权利要求23所述的半导体结构的制造方法，其特征在于，该填充材料是由一朝向该载件之方向填充于该通孔。
25.如权利要求13至16任一项所述的半导体结构的制造方法，其特征在于，该填充材料的黏度系数是介于400至4000cps之间。
26.如权利要求25所述的半导体结构的制造方法，其特征在于，该填充材料的黏度系数是介于500至2000cps之间。
27.如权利要求13至16任一项所述的半导体结构的制造方法，其特征在于，该载件为一胶带。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101145196A TWI501377B (zh) | 2012-11-30 | 2012-11-30 | 半導體結構、半導體單元及其製造方法 |
| TW101145196 | 2012-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103855292A true CN103855292A (zh) | 2014-06-11 |
| CN103855292B CN103855292B (zh) | 2017-03-01 |
Family
ID=48854734
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2013201204488U Expired - Fee Related CN203103355U (zh) | 2012-11-30 | 2013-03-15 | 半导体结构及半导体单元 |
| CN201310084460.2A Expired - Fee Related CN103855292B (zh) | 2012-11-30 | 2013-03-15 | 半导体结构、半导体单元及其制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2013201204488U Expired - Fee Related CN203103355U (zh) | 2012-11-30 | 2013-03-15 | 半导体结构及半导体单元 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9209371B2 (zh) |
| CN (2) | CN203103355U (zh) |
| TW (1) | TWI501377B (zh) |
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| CN105047789A (zh) * | 2015-08-11 | 2015-11-11 | 深圳市聚飞光电股份有限公司 | Led封装结构及其封装方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI501377B (zh) * | 2012-11-30 | 2015-09-21 | Unistars | 半導體結構、半導體單元及其製造方法 |
| KR102415812B1 (ko) | 2017-09-22 | 2022-07-01 | 삼성디스플레이 주식회사 | 발광 장치 및 발광 장치의 제조 방법 |
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2012
- 2012-11-30 TW TW101145196A patent/TWI501377B/zh not_active IP Right Cessation
-
2013
- 2013-03-15 CN CN2013201204488U patent/CN203103355U/zh not_active Expired - Fee Related
- 2013-03-15 CN CN201310084460.2A patent/CN103855292B/zh not_active Expired - Fee Related
- 2013-03-15 US US13/835,632 patent/US9209371B2/en not_active Expired - Fee Related
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| TWI501377B (zh) | 2015-09-21 |
| US9209371B2 (en) | 2015-12-08 |
| US20140151741A1 (en) | 2014-06-05 |
| TW201421643A (zh) | 2014-06-01 |
| CN103855292B (zh) | 2017-03-01 |
| CN203103355U (zh) | 2013-07-31 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170301 Termination date: 20180315 |