CN103633010B - 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法 - Google Patents

利用掺杂超薄层吸附制备超薄绝缘体上材料的方法 Download PDF

Info

Publication number
CN103633010B
CN103633010B CN201210310581.XA CN201210310581A CN103633010B CN 103633010 B CN103633010 B CN 103633010B CN 201210310581 A CN201210310581 A CN 201210310581A CN 103633010 B CN103633010 B CN 103633010B
Authority
CN
China
Prior art keywords
insulating body
thin film
layer absorption
single crystal
prepared
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210310581.XA
Other languages
English (en)
Other versions
CN103633010A (zh
Inventor
张苗
陈达
狄增峰
薛忠营
卞剑涛
王刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201210310581.XA priority Critical patent/CN103633010B/zh
Priority to US13/825,079 priority patent/US9230849B2/en
Priority to PCT/CN2012/081894 priority patent/WO2014032346A1/zh
Publication of CN103633010A publication Critical patent/CN103633010A/zh
Application granted granted Critical
Publication of CN103633010B publication Critical patent/CN103633010B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing

Abstract

本发明提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法。该方法首先在第一衬底上依次外延生长超薄掺杂单晶薄膜和超薄顶层薄膜，并通过离子注入和键合工艺，制备出高质量的超薄绝缘体上材料。所制备的超薄绝缘体上材料的厚度范围为5~50 nm。本发明利用超薄掺杂单晶薄膜对其下注入离子的吸附作用，形成微裂纹以致剥离，剥离后绝缘体上材料表面粗糙度小。此外，杂质原子增强了超薄单晶薄膜对离子的吸附能力，得以降低制备过程中的离子注入剂量和退火温度，有效减轻了顶层薄膜中注入的损伤，达到了提高生产效率和降低生产成本的目的。

Description

利用掺杂超薄层吸附制备超薄绝缘体上材料的方法
技术领域
本发明涉及微电子与固体电子学技术领域，特别是涉及一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法。
背景技术
近年来，绝缘体上硅（SOI）材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。绝缘体上硅在相关领域中应用技术已经非常成熟，绝缘体上应变硅（sSOI）也日益得到了相关技术人员的重视，绝缘体上锗硅（SGOI）结合了锗硅材料和绝缘体上硅的优势，不仅能减小衬底的寄生电容和漏电电流，还能提高载流子迁移率，同样得到了广泛的关注。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22 nm节点及以下，对集成电路的特征尺寸提出了更高要求。为了使基于绝缘上材料的器件进一步缩微化，就要求绝缘体上材料的厚度更薄，超薄绝缘体上材料应运而生。
通常绝缘体上材料需要通过材料的制备和层转移两个过程得到，比较常见的层转移实现技术是键合和剥离工艺。而传统的智能剥离方法剥离面很厚，剥离裂纹大，剥离后得到的绝缘体上材料表面很粗糙，难以制备超薄的绝缘体上材料；并且由于需要较高的注入剂量，不仅增加了生产时间和成本，还对晶体损伤较大，制备出高质量的超薄绝缘体上材料难度更大。
因而，如何提供一种低成本的制备高质量超薄绝缘体上材料的方法，实已成为本领域从业者亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，用于解决现有技术中难以制备高质量超薄绝缘体上材料的问题。
为实现上述目的及其他相关目的，本发明提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于，所述制备方法至少包括以下步骤：
a) 提供第一衬底，在所述第一衬底上依次外延生长一掺杂单晶薄膜和一顶层薄膜；
b) 进行离子注入，使离子注入到所述掺杂单晶薄膜与硅衬底的界面以下预设深度；
c) 提供具有绝缘层的第二衬底，将所述绝缘层与所述顶层薄膜键合，然后对样品进行第一退火阶段，使所述掺杂单晶薄膜吸附离子并形成微裂纹，从而实现剥离；
d) 进行化学腐蚀或化学机械抛光，去除残余的所述掺杂单晶薄膜，以获得超薄绝缘体上材料。
可选地，于所述步骤a)中还包括在所述掺杂单晶薄膜上外延生长一缓冲层的步骤，以及于所述步骤d)中还包括去除残余的缓冲层及掺杂单晶薄膜的步骤。
可选地，所述缓冲层的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种。
可选地，所述缓冲层的厚度不超过其在所述掺杂单晶薄膜上生长的临界厚度。
可选地，于所述步骤a)中，所述掺杂单晶薄膜为单层薄膜，所述单层薄膜的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种，其中，生长单层薄膜的同时通入掺杂气体，形成单层的掺杂单晶薄膜。
可选地，所述单层的掺杂单晶薄膜的厚度范围为3~10 nm。
可选地，于所述步骤a)中，所述掺杂单晶薄膜为多层薄膜，所述多层薄膜由多个双层薄膜叠加而成，所述双层薄膜的材料选自Si/Ge、Si/SiGe、Ge/SiGe、Ge/GaAs、GaAs/AlGaAs或InP/InGa中任意一种，其中，生长多层薄膜的同时通入掺杂气体，形成多层的掺杂单晶薄膜。
可选地，所述多层的掺杂单晶薄膜总厚度小于10 nm。
可选地，所述掺杂单晶薄膜中，杂质元素为B、P、Ga、As、Sb、In或C。
可选地，所述掺杂单晶薄膜中，杂质元素的浓度为1E19～1E22 cm-3。
可选地，所述顶层薄膜的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种。
可选地，所述顶层薄膜的厚度范围是5～50 nm。
可选地，所述步骤b)中采用H离子注入，或H与He离子共同注入。
可选地，所述步骤b)中离子注入剂量是3E16~6E16 cm-2。
可选地，所述步骤b)中，所述预设深度为30~120 nm。
可选地，于所述步骤c)中，所述键合采用等离子强化键合法。
可选地，于所述步骤c)中，所述键合采用直接键合法，并且还包括在所述第一退火阶段以致剥离之后进行第二退火阶段的步骤，以加强所述绝缘层与所述顶层薄膜的键合。
如上所述，本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，具有以下有益效果：利用超薄掺杂单晶薄膜对注入离子的吸附作用，形成微裂纹以致剥离，剥离裂纹发生在超薄层处，裂纹很小，剥离后绝缘体上材料表面粗糙度小，且离子被超薄层有效吸附，分布更均匀，从而使得到的绝缘体上材料或绝缘体上改性材料中缺陷更少，此外，杂质增强了超薄单晶薄膜对离子的吸附能力，使离子的注入剂量能够更低，剥离的退火温度也更低，有效降低了对绝缘体上材料的损伤，并降低了成本，达到制备高质量超薄绝缘体上材料的目的。
附图说明
图1显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤一中所呈现的结构示意图。
图2显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤二中离子注入的示意图。
图3显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤三中具有绝缘层的第二衬底的示意图。
图4显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤三中键合之后所呈现的结构示意图。
图5显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤四中超薄绝缘体上材料上残余掺杂单晶薄膜时的示意图。
图6显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例一步骤四中超薄绝缘体上材料的示意图。
图7显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例二步骤一中所呈现的结构示意图。
图8显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例二中离子注入的示意图。
图9显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例二中具有绝缘层的第二衬底的示意图。
图10显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例二中键合之后所呈现的结构示意图。
图11显示为本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法在实施例二中超薄绝缘体上材料的示意图。
元件标号说明
1第一衬底
211Si层
212Si1-xGex层
21~24Si/Si1-xGex双层薄膜
2掺杂单晶薄膜
3顶层薄膜
4第二衬底
5绝缘层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1至图6所示，本发明提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，所述方法至少包括以下步骤：
步骤1，请参阅图1，如图所示，提供第一衬底1，采用化学气相沉积法、物理气相沉积法或者分子束外延法，在所述第一衬底1上依次外延生长一单层的掺杂单晶薄膜2和一顶层薄膜3。具体的，所述单层的掺杂单晶薄膜2中，单晶薄膜材料为Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP，其中，所述SiGe中Ge的组分可调，杂质元素为B、P、Ga、As、Sb、In或C，杂质浓度为1E19～1E22，所述单层的掺杂单晶薄膜2的厚度为3~10 nm，所述顶层薄膜3的材料为Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP，其中，所述SiGe中Ge的组分可调，所述顶层薄膜3厚度为5～50 nm。在本实施例中，所述第一衬底1为Si，但不仅限于Si，所述单晶薄膜的材料优选为SiGe，其中Ge与Si的比例优选为3：7，杂质元素优选为B，杂质浓度优选为2E19 cm-3，顶层薄膜3优选为Si，其厚度优选为10 nm。
步骤二，请参阅图2，如图所示，以特定的能量与角度（此为本领域的公知常识，在此不再赘述）进行离子注入，使离子注入到所述掺杂单晶薄膜2与第一衬底1的界面以下30~120 nm的深度。具体的，采用H离子注入，或H与He离子共同注入，离子注入剂量是3E16~6E16 cm-2。在本实施例中，注入离子优选为H离子，注入深度为所述掺杂单晶薄膜2与第一衬底1的界面以下30 nm，注入剂量为3E16 cm-2。
步骤三，请参阅图3及图4，如图所示，提供具有绝缘层5的第二衬底4，将所述绝缘层5与所述顶层薄膜3键合，然后对样品进行第一退火阶段，使所述掺杂单晶薄膜从第一衬底1中吸附注入的离子并形成微裂纹，从而实现剥离。具体的，所述键合采用等离子体强化键合法或直接键合法，当采用直接键合法时，还需要在所述第一退火阶段之后进行第二退火阶段，以加强所述绝缘层5与所述顶层薄膜3的键合，所述第一退火阶段中，退火温度为300~600 ℃，退火时间为30~90分钟，所述第二退火阶段中，退火温度为800~1000 ℃，退火时间为60~120分钟。在本实例中，键合方法优选为等离子强化键合法，即不需要经过第二退火阶段加强键合，避免高温退火影响顶层薄膜的质量。
步骤四，请参阅图5及图6，如图所示，进行化学腐蚀或化学机械抛光，去除残余的所述掺杂单晶薄膜2，以获得超薄绝缘体上材料。在本实施例中，去除方法优选为选择性化学腐蚀。
在另一实施方式中，于所述步骤一中还包括在所述单层的掺杂单晶薄膜2上外延生长一缓冲层（未图示）的步骤，以及于所述步骤四中还包括去除残余的缓冲层及掺杂单晶薄膜的步骤。缓冲层的存在能避免剥离裂纹影响绝缘体上材料的晶体质量。具体的，缓冲层的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种，其中，所述SiGe中Ge的组分可调，所述缓冲层的厚度不超过其在所述单层的掺杂单晶薄膜2上生长的临界厚度。本实施例中缓冲层优选为SiGe单晶材料。
使用本发明制备绝缘体上材料，掺杂超薄单晶薄膜能更加有效地吸附注入离子，使离子的注入剂量能够更低，在更低的退火温度下形成微裂纹以致剥离，得到的绝缘体上材料表面粗糙度低，缺陷少，实现在更低的成本下制备更高质量的超薄绝缘体上材料。
实施例二
实施例二与实施例一采用基本相同的技术方案，不同之处在于二者制备的掺杂单晶薄膜的结构不同。在实施例一中，所述掺杂单晶薄膜为单层，而在本实施例中，掺杂单晶薄膜为多层。
请参阅图7至图11，本发明提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，该方法至少包括以下步骤：
步骤一，请参阅图7，如图所示，提供第一衬底1，采用化学气相沉积法、物理气相沉积法或者分子束外延法，在所述第一衬底1上依次外延生长一多层的掺杂单晶薄膜2和一顶层薄膜3。具体的，所述多层的掺杂单晶薄膜2由多个双层薄膜叠加而成，所述双层薄膜的材料选自Si/Ge、Si/SiGe、Ge/SiGe、Ge/GaAs、GaAs/AlGaAs或InP/InGa中任意一种，其中，所述SiGe中Ge的组分可调，本实施例将以Si/SiGe双层薄膜叠加而成的多层的掺杂单晶薄膜为例进行说明。首先在所述第一衬底1上外延生长一Si层211，其次在所述Si层211上外延生长一Ge组分x取值为x1的Si1-xGex层212，其中，0<x≤1，形成Si/Si1-xGex双层薄膜21，然后依据制备所述Si/Si1-xGex双层薄膜21的相同手段，在所述Si/Si1-xGex双层薄膜21上制备出Ge组分x取值相同或不相同（即x1、x2、x3、……xn中任意两个的取值可以相等也可以互不相等）的多个Si/Si1-xGex双层薄膜；同时，在制备所述多个Si/Si1-xGex双层薄膜时通入掺杂气体，而后，所述第一衬底1上得到n个Si/Si1-xGex双层薄膜叠加而成的多层的掺杂单晶薄膜2，其中，n的范围是3~10，所述多层的掺杂单晶薄膜2的总厚度小于10 nm。在本实施例中，优选n=4，即所述多层的掺杂单晶薄膜2包括所述Si/Si1-xGex双层薄膜21、22、23和24。
步骤一完成之后，请参阅图8至图11，如图所示，执行与实施例一中基本相同的步骤二、步骤三和步骤四，得到超薄绝缘体上材料。
在另一实施方式中，于所述步骤一中还包括在所述多层的掺杂单晶薄膜2上外延生长一缓冲层（未图示）的步骤，以及于所述步骤四中还包括去除残余的缓冲层及掺杂单晶薄膜的步骤。缓冲层的存在能避免剥离裂纹影响绝缘体上材料的晶体质量。具体的，缓冲层的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种，其中，所述SiGe中Ge的组分可调，所述缓冲层的厚度不超过其在所述多层的掺杂单晶薄膜2上生长的临界厚度。本实施例中缓冲层优选为SiGe单晶材料。
使用本发明制备绝缘体上材料，掺杂超薄单晶薄膜能更加有效地吸附注入离子，使离子的注入剂量能够更低，在更低的退火温度下形成微裂纹以致剥离，得到的绝缘体上材料表面粗糙度低，缺陷少，其中，多层的掺杂单晶薄膜相对于单层的更有利于对注入离子的吸附。
综上所述，本发明的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，利用超薄掺杂单晶薄膜对注入离子的吸附作用，形成微裂纹以致剥离，剥离裂纹发生在超薄层处，裂纹很小，剥离后绝缘体上材料表面粗糙度小，且离子被超薄层有效吸附，分布更均匀，从而使得到的绝缘体上材料或绝缘体上改性材料中缺陷更少，此外，杂质增强了超薄单晶薄膜对离子的吸附能力，使离子的注入剂量能够更低，剥离的退火温度也更低，有效降低了对顶层薄膜的损伤，从而使得到的绝缘体上材料质量更高，同时又降低了成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于，所述方法包括以下步骤：
a)提供第一衬底，在所述第一衬底上依次外延生长一掺杂单晶薄膜、一缓冲层和一顶层薄膜；所述掺杂单晶薄膜为多层薄膜；
b)进行离子注入，使离子注入到所述掺杂单晶薄膜与硅衬底的界面以下预设深度；
c)提供具有绝缘层的第二衬底，将所述绝缘层与所述顶层薄膜键合，然后对样品进行第一退火阶段，使所述掺杂单晶薄膜吸附离子并形成微裂纹，从而实现剥离；
d)进行化学腐蚀或化学机械抛光，去除残余的所述掺杂单晶薄膜及缓冲层，以获得超薄绝缘体上材料。
2.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述缓冲层的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种。
3.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述缓冲层的厚度不超过其在所述掺杂单晶薄膜上生长的临界厚度。
4.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：于所述步骤a)中，所述多层薄膜由多个双层薄膜叠加而成，所述双层薄膜的材料选自Si/Ge、Si/SiGe、Ge/SiGe、Ge/GaAs、GaAs/AlGaAs或InP/InGa中任意一种，其中，生长多层薄膜的同时通入掺杂气体，形成多层的掺杂单晶薄膜。
5.根据权利要求4所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述多层的掺杂单晶薄膜总厚度小于10nm。
6.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述掺杂单晶薄膜中，杂质元素为B、P、Ga、As、Sb、In或C。
7.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述掺杂单晶薄膜中，杂质元素的浓度为1E19～1E22cm-3。
8.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述顶层薄膜的材料选自Si、Ge、SiGe、SiGeC、GaAs、AlGaAs、InGaP或InP中任意一种。
9.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述顶层薄膜的厚度范围是5～50nm。
10.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述步骤b)中采用H离子注入，或H与He离子共同注入。
11.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述步骤b)中离子注入剂量是3E16～6E16cm-2。
12.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：所述步骤b)中，所述预设深度为30～120nm。
13.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：于所述步骤c)中，所述键合采用等离子强化键合法。
14.根据权利要求1所述的利用掺杂超薄层吸附制备超薄绝缘体上材料的方法，其特征在于：于所述步骤c)中，所述键合采用直接键合法，并且还包括在所述第一退火阶段以致剥离之后进行第二退火阶段的步骤，以加强所述绝缘层与所述顶层薄膜的键合。
CN201210310581.XA 2012-08-28 2012-08-28 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法 Active CN103633010B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210310581.XA CN103633010B (zh) 2012-08-28 2012-08-28 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法
US13/825,079 US9230849B2 (en) 2012-08-28 2012-09-25 Method for preparing ultra-thin material on insulator through adsorption by doped ultra-thin layer
PCT/CN2012/081894 WO2014032346A1 (zh) 2012-08-28 2012-09-25 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210310581.XA CN103633010B (zh) 2012-08-28 2012-08-28 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法

Publications (2)

Publication Number Publication Date
CN103633010A CN103633010A (zh) 2014-03-12
CN103633010B true CN103633010B (zh) 2016-12-21

Family

ID=50182412

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210310581.XA Active CN103633010B (zh) 2012-08-28 2012-08-28 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法

Country Status (3)

Country Link
US (1) US9230849B2 (zh)
CN (1) CN103633010B (zh)
WO (1) WO2014032346A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972148B (zh) * 2014-05-23 2017-01-25 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上材料的制备方法
US9752224B2 (en) * 2015-08-05 2017-09-05 Applied Materials, Inc. Structure for relaxed SiGe buffers including method and apparatus for forming
CN105140171B (zh) * 2015-08-26 2018-06-29 中国科学院上海微系统与信息技术研究所 一种绝缘体上材料的制备方法
CN106373870B (zh) * 2016-11-24 2020-06-02 清华大学 半导体结构以及制备方法
CN106449369B (zh) * 2016-11-24 2020-04-28 清华大学 绝缘体上半导体结构以及制备方法
CN106409750B (zh) * 2016-11-24 2020-04-28 清华大学 绝缘体上半导体结构以及制备方法
CN106449663B (zh) * 2016-11-24 2020-04-28 清华大学 绝缘体上半导体结构以及制备方法
CN108346686B (zh) * 2017-01-25 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN113889431A (zh) * 2020-07-01 2022-01-04 中芯集成电路（宁波）有限公司上海分公司 绝缘体上半导体结构的制造方法
CN112750686B (zh) * 2020-12-30 2021-12-07 济南晶正电子科技有限公司 一种多层衬底、电子元器件及多层衬底制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347267A (zh) * 2011-10-24 2012-02-08 中国科学院上海微系统与信息技术研究所 一种利用超晶格结构材料制备的高质量sgoi及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP2004311955A (ja) * 2003-03-25 2004-11-04 Sony Corp 超薄型電気光学表示装置の製造方法
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US20060270190A1 (en) * 2005-05-25 2006-11-30 The Regents Of The University Of California Method of transferring a thin crystalline semiconductor layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347267A (zh) * 2011-10-24 2012-02-08 中国科学院上海微系统与信息技术研究所 一种利用超晶格结构材料制备的高质量sgoi及其制备方法

Also Published As

Publication number Publication date
CN103633010A (zh) 2014-03-12
US9230849B2 (en) 2016-01-05
US20150194338A1 (en) 2015-07-09
WO2014032346A1 (zh) 2014-03-06

Similar Documents

Publication Publication Date Title
CN103633010B (zh) 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法
CN104517883B (zh) 一种利用离子注入技术制备绝缘体上半导体材料的方法
CN105140171B (zh) 一种绝缘体上材料的制备方法
CN103430298B (zh) 在处理晶片中具有高电阻率区域的绝缘体上硅结构及制造此类结构的方法
CN103943547B (zh) 基于增强吸附来制备绝缘体上材料的方法
CN103972148B (zh) 一种超薄绝缘体上材料的制备方法
CN101866874B (zh) 一种利用层转移技术制备绝缘体上锗硅材料的方法
CN105957831A (zh) 一种用于制造支撑衬底上的单晶材料薄层结构的方法
JP2006032968A (ja) 層の移転を介してシリコン・オン・グラスを製造する方法
CN102290369B (zh) 一种薄goi晶片及其制备方法
CN102737963B (zh) 一种利用离子注入及定点吸附工艺制备半导体材料的方法
JP6752933B2 (ja) 多層構造体
CN104752309B (zh) 剥离位置精确可控的绝缘体上材料的制备方法
JP2006080510A (ja) ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ｇｅ含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法
CN103050432B (zh) 一种GaAsOI结构及Ⅲ-ⅤOI结构的制备方法
CN104425341B (zh) 一种低剂量注入制备绝缘体上半导体材料的方法
CN103632930B (zh) 利用超薄层吸附制备绝缘体上超薄改性材料的方法
CN105428300B (zh) 吸附剥离制备绝缘体上材料的方法
CN105428301A (zh) 利用微波退火技术低温制备goi的方法
CN106531682A (zh) GeOI结构以及制备方法
CN103646910B (zh) 一种sgoi结构的制备方法
CN103219275B (zh) 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
CN104425342B (zh) 一种厚度可控的绝缘体上半导体材料的制备方法
CN104752308B (zh) 一种基于混合加热制备绝缘体上材料的方法
CN103165511B (zh) 一种制备goi的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant