CN104752309B - 剥离位置精确可控的绝缘体上材料的制备方法 - Google Patents

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Abstract

本发明提供一种剥离位置精确可控的绝缘体上材料的制备方法，包括以下步骤：S1：提供一Si衬底，在其表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15 nm；S2：在所述掺杂单晶层表面外延生长一单晶薄膜；S3：在所述单晶薄膜表面形成一SiO2层；S4：进行离子注入，使离子峰值分布在所述SiO2层以下预设范围内；S5：提供一表面具有绝缘层的基板与所述单晶薄膜表面的SiO2层键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。本发明利用较厚掺杂单晶层对注入离子的吸附作用，并控制注入深度，使剥离界面为所述掺杂单晶层的上表面、下表面或其中离子分布峰值处，从而达到精确控制剥离位置的目的。

Description

剥离位置精确可控的绝缘体上材料的制备方法
技术领域
本发明属于半导体制造领域，涉及一种剥离位置精确可控的绝缘体上材料的制备方法。
背景技术
近年来，绝缘体上材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求，而基于超薄绝缘体上材料的器件能使器件进一步缩微化。
通常绝缘体上材料的制备包括以下技术：1.通过外延、键合、智能剥离或背部研磨等工艺流程；2.注氧隔离技术。传统的绝缘体上材料剥离方法有离子注入剥离法、等离子体吸入剥离法、机械剥离法、绝缘体上材料减薄技术等。其中离子注入剥离得到的绝缘体上材料表面很粗糙，并且在超低能量注入情况下会引起同位素效应或表面损伤，同时很难控制；等离子体吸附剥离耗时长，材料消耗大，不适宜大规模生产；机械剥离法需要引入机械，产品成品率及产量不可控；而绝缘体上材料减薄技术步骤繁琐，例如制备超薄SOI，需要不断氧化，时间较长且能耗大，并且随着顶层硅厚度的减小，氧化条件会越来越苛刻，增加了困难；注氧隔离技术虽然方法较为简单，但目前仍然难以制备高质量的超薄绝缘体上材料。
目前将离子注入与键合相结合的智能剥离方法注入剂量大，剥离面粗糙，且剥离位置不能够精确控制，限制了其应用。
因此，提供一种新的绝缘体上材料的制备方法以精确控制剥离位置、得到高质量的绝缘体上材料实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种剥离位置精确可控的绝缘体上材料的制备方法，用于解决现有技术中注入剂量大、剥离面粗糙、且剥离位置不能够精确控制的问题。
为实现上述目的及其他相关目的，本发明提供一种剥离位置精确可控的绝缘体上材料的制备方法，至少包括以下步骤：
S1：提供一Si衬底，在所述Si衬底表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15nm；
S2：在所述掺杂单晶层表面外延生长一单晶薄膜；
S3：在所述单晶薄膜表面形成一SiO2层；
S4：从所述SiO2层正面进行离子注入，使离子峰值分布在所述SiO2层以下预设范围内；
S5：提供一表面具有绝缘层的基板，将所述基板表面的绝缘层与所述单晶薄膜表面的SiO2层键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
可选地，于所述步骤S4中，离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm；于所述步骤S5中，所述键合片在所述掺杂单晶层上表面处剥离。
可选地，于所述步骤S4中，离子峰值分布在所述掺杂单晶层中；于所述步骤S5中，所述键合片在离子峰值分布处剥离。
可选地，于所述步骤S4中，离子峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm；于所述步骤S5中，所述键合片在所述掺杂单晶层下表面处剥离。
可选地，所述掺杂单晶层厚度大于30nm。
可选地，所述掺杂单晶层的材料选自Si、SiGe、Ge、SiGeC、GaAs及AlGaAs中的任意一种，其中掺杂的元素选自B、P、Ga、In及C中的至少一种，掺杂浓度为1E18～1E20cm-3。
可选地，于所述步骤S4中，采用H、He或H/He进行离子注入，离子注入剂量范围是1E16～5E16cm-2。
可选地，于所述步骤S5中，在N2、Ar或O2气氛下进行退火。
可选地，于所述步骤S5中，首先在150～350℃的温度下退火第一预设时间，然后在大于400℃的温度下退火第二预设时间，实现剥离。
可选地，还包括将剥离得到的绝缘体上材料进行化学腐蚀或抛光的步骤。
可选地，所述单晶薄膜的材料选自Si、SiGe、Ge、GaAs及AlGaAs中的任意一种。
如上所述，本发明的剥离位置精确可控的绝缘体上材料的制备方法，具有以下有益效果：本发明利用掺杂单晶层对注入离子的吸附作用，利用较厚的（大于15nm）掺杂单晶层，使剥离界面为所述掺杂单晶层的上表面、下表面或其中离子分布峰值处。当控制离子注入离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm时，则剥离发生于杂单晶层上表面处；当控制离子注入峰值分布在所述掺杂单晶层中，则剥离发生于离子峰值分布处；当控制离子注入峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm，则剥离发生于所述掺杂单晶层下表面处。从而达到精确控制剥离位置的目的，且离子注入剂量小，降低对材料的损伤，得到高质量的绝缘体上材料。
附图说明
图1显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在Si衬底表面外延生长掺杂单晶层的示意图。
图2显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在掺杂单晶层表面外延生长单晶薄膜的示意图。
图3显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在单晶薄膜表面形成SiO2层的示意图。
图4显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中进行离子注入使离子峰值分布在Si衬底中的示意图。
图5显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中进行键合并退火的示意图。
图6显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一剥离得到绝缘体上材料的示意图。
图7显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中进行离子注入使离子峰值分布于掺杂单晶层中的示意图。
图8显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中进行键合并退火的示意图。
图9显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中剥离得到绝缘体上材料的示意图。
图10显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中进行离子注入使离子峰值分布于单晶薄膜中的示意图。
图11显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中进行键合并退火的示意图。
图12显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中剥离得到绝缘体上材料的示意图。
元件标号说明
1 Si衬底
2 掺杂单晶层
3 单晶薄膜
4 SiO2层
5 绝缘层
6 基板
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1至图6所示，本发明提供一种剥离位置精确可控的绝缘体上材料的制备方法，至少包括以下步骤：
S1：提供一Si衬底，在所述Si衬底表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15nm；
S2：在所述掺杂单晶层表面外延生长一单晶薄膜；
S3：在所述单晶薄膜表面形成一SiO2层；
S4：从所述SiO2层正面进行离子注入，使离子峰值分布在所述SiO2层以下预设范围内；
S5：提供一表面具有绝缘层的基板，将所述基板表面的绝缘层与所述单晶薄膜表面的SiO2层键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
首先请参阅图1，执行步骤S1：提供一Si衬底1，在所述Si衬底1表面外延生长一掺杂单晶层2；所述掺杂单晶层2厚度大于15nm。
具体的，所述掺杂单晶层2的材料选自Si、SiGe、Ge、SiGeC、GaAs及AlGaAs中的任意一种，其中掺杂的元素选自B、P、Ga、In及C中的至少一种，掺杂浓度范围为1E18～1E20cm-3。
所述掺杂单晶层对附近注入的离子具有良好的吸附能力，且掺杂浓度越高，吸附能力越强。本发明中，所述掺杂单晶层的厚度大于15nm，优选为大于30nm，以利于后续剥离位置的精确控制，若掺杂单晶层太薄，会在整层掺杂层内发生剥离，剥离界面不好控制。本实施例中，所述掺杂单晶层2以B掺杂的SiGe材料为例，其中，Ge与Si的比例可调，B掺杂浓度为3E19cm-3，其离子吸附的范围可达150～200nm。若进一步提高掺杂浓度，离子吸附范围可达300nm。
接着请参阅图2，执行步骤S2：在所述掺杂单晶层2表面外延生长一单晶薄膜3。
具体的，所述单晶薄膜3的材料包括但不限于Si、SiGe、Ge、GaAs及AlGaAs中的任意一种，厚度大于5nm。本实施例中，所述单晶薄膜3以240nm厚的Si薄膜为例。
然后请参阅图3，执行步骤S3：在所述单晶薄膜3表面形成一SiO2层4。
由于本实施例中所述单晶薄膜3以Si为例，因此可通过低温牺牲热氧化形成所述SiO2层4，对于所述单晶薄膜3为其它材料的情况，也可通过溅射法、等离子增强化学气相沉积等方法形成所述SiO2层4。
所述SiO2层4的作用是作为后续离子注入的保护层及键合层，防止所述单晶薄膜3表面氧化，降低界面电荷，提高键合强度，从而提升器件性能。
再请参阅图4，执行步骤S4：从所述SiO2层4正面进行离子注入，使离子峰值分布在所述SiO2层4以下预设范围内。
具体的，采用H、He或H/He进行离子注入，离子注入剂量范围是1E16～5E16cm-2。本实施例中，优选采用H元素进行离子注入，注入剂量为3E16cm-2。
本实施例中，通过控制注入能量E，使其满足48keV<E<70keV，从而使离子峰值分布在所述Si衬底1中，且距离所述掺杂单晶层2与所述Si衬底1的界面小于300nm，即在所述掺杂单晶层2的吸附能力范围内。本实施例中，优选为距离所述掺杂单晶层2与所述Si衬底1的界面小于200nm。
需要指出的是，此处注入能量的范围仅适用于本实施例，在其它实施例中，当各层的厚度发生改变，注入能量也需要进行相应调整，使其满足注入离子峰值分布在合适的位置，此处不应过分限制本发明的保护范围。
最后请参阅图5及图6，执行步骤S5：提供一表面具有绝缘层5的基板6，将所述基板6表面的绝缘层5与所述单晶薄膜3表面的SiO2层4键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
具体的，所述基板6可以为Si材料，所述绝缘层5可以为SiO2或Al2O3。可以在键合之前首先利用N2或其它气体的等离子体处理待键合的两个片表面，以加强后续键合。此外，相对于所述单晶薄膜3直接与所述绝缘层5键合，本实施例中所述单晶薄膜3表面形成有SiO2层4，利用该SiO2层4与所述绝缘层5键合，能够获得更高的结合强度，且可以降低界面电荷，提升器件性能。
形成键合片后进行退火，具体退火过程为：首先将所述键合片在150～350℃的温度下的N2、Ar或O2气氛中退火第一预设时间，如120min，然后在大于400℃的温度下的N2、Ar或O2气氛中退火第二预设时间，如30min，实现剥离。
如图5所示，退火过程中，所述掺杂单晶层2从所述Si衬底1中吸附离子，并聚集在所述掺杂单晶层2与所述Si衬底1界面处，伴随退火过程的进行，吸附的离子在所述掺杂单晶层2与所述Si衬底1界面处形成若干孔洞，并进而形成微裂纹，使所述键合片在所述掺杂单晶层2下表面处剥离，得到的绝缘体上材料如图6所示，自下而上依次包括基板6、绝缘层5、SiO2层4、单晶薄膜3及掺杂单晶层2。后续还可以根据需要进一步将剥离得到的绝缘体上材料进行化学腐蚀或抛光，以得到更理想的表面。
至此，通过本发明的剥离位置精确可控的绝缘体上材料的制备方法完成了绝缘体上材料的制备，本发明通过将离子注入到所述掺杂单晶层2与所述Si衬底1界面以下预设范围内，最终使键合片剥离于所述掺杂单晶层2下表面处，从而精确控制剥离位置。且相对于传统的智能剥离法，本发明的离子注入剂量低，可以降低对材料的损伤，得到高质量的绝缘体上材料。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于离子注入位置与剥离位置不同。
首先请参阅图1至图3，执行与实施例一基本相同的步骤S1至步骤S3，具体可参见实施例一，此处不再赘述。
然后请参阅图7，执行步骤S4：从所述SiO2层4正面进行离子注入，使离子峰值分布在所述SiO2层4以下预设范围内。
具体的，采用H、He或H/He进行离子注入，离子注入剂量范围是1E16～5E16cm-2。本实施例中，优选采用H元素进行离子注入，注入剂量为3E16cm-2。
本实施例中，通过控制注入能量E，使其满足21keV<E<48keV，从而使离子峰值分布在所述掺杂单晶层2中。
需要指出的是，此处注入能量的范围仅适用于本实施例，在其它实施例中，当各层的厚度发生改变，注入能量也需要进行相应调整，使其满足注入离子峰值分布在合适的位置，此处不应过分限制本发明的保护范围。
再请参阅图8及图9，执行步骤S5：提供一表面具有绝缘层5的基板6，将所述基板6表面的绝缘层5与所述单晶薄膜3表面的SiO2层4键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
具体的，所述基板6可以为Si材料，所述绝缘层5可以为SiO2或Al2O3。可以在键合之前首先利用N2或其它气体的等离子体处理待键合的两个片表面，以加强后续键合。此外，相对于所述单晶薄膜3直接与所述绝缘层5键合，本实施例中所述单晶薄膜3表面形成有SiO2层4，利用该SiO2层4与所述绝缘层5键合，能够获得更高的结合强度，且可以降低界面电荷，提升器件性能。
形成键合片后进行退火，具体退火过程为：首先将所述键合片在150～350℃的温度下的N2、Ar或O2气氛中退火第一预设时间，如120min，然后在大于400℃的温度下的N2、Ar或O2气氛中退火第二预设时间，如30min，实现剥离。
如图8所示，退火过程中，所述掺杂单晶层2中注入的离子往离子分布峰值处聚集，并在该处形成若干孔洞，并进而形成微裂纹，使所述键合片在所述掺杂单晶层2离子分布峰值处剥离，即在注入损伤最大处剥离，得到的绝缘体上材料如图9所示，自下而上依次包括基板6、绝缘层5、SiO2层4、单晶薄膜3及部分掺杂单晶层2。后续还可以根据需要进一步将剥离得到的绝缘体上材料进行化学腐蚀或抛光，以得到更理想的表面。
本实施例中，所述掺杂单晶层2不宜太薄，以避免剥离发生于界面处，所述掺杂单晶层2的厚度优选为大于15nm。
至此，通过本发明的剥离位置精确可控的绝缘体上材料的制备方法完成了绝缘体上材料的制备，本发明通过将离子注入到所述掺杂单晶层2中预设深度，最终使键合片剥离于所述掺杂单晶层2离子分布峰值处，从而精确控制剥离位置。
实施例三
本实施例与实施例一采用基本相同的技术方案，不同之处在于离子注入位置与剥离位置不同。
首先请参阅图1至图3，执行与实施例一基本相同的步骤S1至步骤S3，具体可参见实施例一，此处不再赘述。
然后请参阅图10，执行步骤S4：从所述SiO2层4正面进行离子注入，使离子峰值分布在所述SiO2层4以下预设范围内。
具体的，采用H、He或H/He进行离子注入，离子注入剂量范围是1E16～5E16cm-2。本实施例中，优选采用H元素进行离子注入，注入剂量为3E16cm-2。
本实施例中，通过控制注入能量E，使其满足10keV<E<21keV，从而使离子峰值分布在所述单晶薄膜3中，且距离所述掺杂单晶层2与所述单晶薄膜3的界面小于300nm，即在所述掺杂单晶层2的吸附能力范围内。本实施例中，优选为距离所述掺杂单晶层2与所述单晶薄膜3的界面小于200nm。
需要指出的是，此处注入能量的范围仅适用于本实施例，在其它实施例中，当各层的厚度发生改变，注入能量也需要进行相应调整，使其满足注入离子峰值分布在合适的位置，此处不应过分限制本发明的保护范围。
再请参阅图11及图12，执行步骤S5：提供一表面具有绝缘层5的基板6，将所述基板6表面的绝缘层5与所述单晶薄膜3表面的SiO2层4键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
具体的，所述基板6可以为Si材料，所述绝缘层5可以为SiO2或Al2O3。可以在键合之前首先利用N2或其它气体的等离子体处理待键合的两个片表面，以加强后续键合。此外，相对于所述单晶薄膜3直接与所述绝缘层5键合，本实施例中所述单晶薄膜3表面形成有SiO2层4，利用该SiO2层4与所述绝缘层5键合，能够获得更高的结合强度，且可以降低界面电荷，提升器件性能。
形成键合片后进行退火，具体退火过程为：首先将所述键合片在150～350℃的温度下的N2、Ar或O2气氛中退火第一预设时间，如120min，然后在大于400℃的温度下的N2、Ar或O2气氛中退火第二预设时间，如30min，实现剥离。
如图11所示，退火过程中，所述掺杂单晶层2从所述单晶薄膜3中吸附离子，并聚集在所述掺杂单晶层2与所述单晶薄膜3界面处，伴随退火过程的进行，吸附的离子在所述掺杂单晶层2与所述单晶薄膜3界面处形成若干孔洞，并进而形成微裂纹，使所述键合片在所述掺杂单晶层2上表面处剥离，得到的绝缘体上材料如图12所示，自下而上依次包括基板6、绝缘层5、SiO2层4及单晶薄膜3。后续还可以根据需要进一步将剥离得到的绝缘体上材料进行化学腐蚀或抛光，以得到更理想的表面。
至此，通过本发明的剥离位置精确可控的绝缘体上材料的制备方法完成了绝缘体上材料的制备，本发明通过将离子注入到所述掺杂单晶层2与所述单晶薄膜3界面以上预设范围内，最终使键合片剥离于所述掺杂单晶层2上表面处，从而精确控制剥离位置。且相对于传统的智能剥离法，本发明的离子注入剂量低，可以降低对材料的损伤，得到高质量的绝缘体上材料。
综上所述，本发明的剥离位置精确可控的绝缘体上材料的制备方法利用掺杂单晶层对注入离子的吸附作用，利用较厚的（大于15nm）掺杂单晶层，使剥离界面为所述掺杂单晶层的上表面、下表面或其中离子分布峰值处。当控制离子注入离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm时，则剥离发生于杂单晶层上表面处；当控制离子注入峰值分布在所述掺杂单晶层中，则剥离发生于离子峰值分布处；当控制离子注入峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm，则剥离发生于所述掺杂单晶层下表面处，从而达到精确控制剥离位置的目的。并且本发明中离子注入剂量小，可以降低对材料的损伤，得到高质量的绝缘体上材料。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种剥离位置精确可控的绝缘体上材料的制备方法，其特征在于，至少包括以下步骤：
S1：提供一Si衬底，在所述Si衬底表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15nm，掺杂浓度为1E18～1E20cm-3；
S2：在所述掺杂单晶层表面外延生长一单晶薄膜；
S3：在所述单晶薄膜表面形成一SiO2层，防止所述单晶薄膜表面氧化，降低界面电荷，提高键合强度，提升器件性能；
S4：从所述SiO2层正面进行离子注入，使离子峰值分布在所述SiO2层以下预设范围内，所述离子注入的剂量范围为1E16～5E16cm-2，降低对材料的损伤，得到高质量的绝缘体上材料，所述离子注入的剂量范围在所述掺杂单晶层的吸附能力范围内；
S5：提供一表面具有绝缘层的基板，将所述基板表面的绝缘层与所述单晶薄膜表面的SiO2层键合形成键合片，并进行退火，在所述离子峰值分布处形成孔洞，进而形成微裂纹，以使所述键合片在预设位置剥离，得到绝缘体上材料，其中，
所述步骤S4中，离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm，所述步骤S5中，所述键合片在所述掺杂单晶层上表面处剥离；或，所述步骤S4中，离子峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm；于所述步骤S5中，所述键合片在所述掺杂单晶层下表面处剥离。
2.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：所述掺杂单晶层厚度大于30nm。
3.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：所述掺杂单晶层的材料选自Si、SiGe、Ge、SiGeC、GaAs及AlGaAs中的任意一种，其中掺杂的元素选自B、P、Ga、In及C中的至少一种。
4.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：于所述步骤S4中，采用H、He或H/He进行离子注入。
5.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：于所述步骤S5中，在N2、Ar或O2气氛下进行退火。
6.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：于所述步骤S5中，首先在150～350℃的温度下退火第一预设时间，然后在大于400℃的温度下退火第二预设时间，实现剥离。
7.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：还包括将剥离得到的绝缘体上材料进行化学腐蚀或抛光的步骤。
8.根据权利要求1所述的剥离位置精确可控的绝缘体上材料的制备方法，其特征在于：所述单晶薄膜的材料选自Si、SiGe、Ge、GaAs及AlGaAs中的任意一种。
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CN107910750B (zh) * 2017-06-28 2021-04-16 超晶科技（北京）有限公司 一种半导体激光器材料的制备方法
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CN109581570B (zh) * 2018-11-23 2021-09-07 京东方科技集团股份有限公司 金属线栅及其制造方法、显示面板、显示装置
CN110600417B (zh) * 2019-08-02 2022-11-18 中国科学院微电子研究所 一种GaAs衬底上的外延转移方法及制得的半导体器件

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AU2003270040A1 (en) * 2002-08-29 2004-03-19 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US20060270190A1 (en) * 2005-05-25 2006-11-30 The Regents Of The University Of California Method of transferring a thin crystalline semiconductor layer
CN101174640A (zh) * 2007-11-14 2008-05-07 中国科学院上海微系统与信息技术研究所 以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法
CN102738060B (zh) * 2012-07-02 2014-04-23 中国科学院上海微系统与信息技术研究所 一种goi晶片结构的制备方法
CN103050432B (zh) * 2012-12-20 2015-08-19 中国科学院上海微系统与信息技术研究所 一种GaAsOI结构及Ⅲ-ⅤOI结构的制备方法

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