CN103329275A - 薄膜半导体器件及其制造方法 - Google Patents

薄膜半导体器件及其制造方法 Download PDF

Info

Publication number
CN103329275A
CN103329275A CN2011800651948A CN201180065194A CN103329275A CN 103329275 A CN103329275 A CN 103329275A CN 2011800651948 A CN2011800651948 A CN 2011800651948A CN 201180065194 A CN201180065194 A CN 201180065194A CN 103329275 A CN103329275 A CN 103329275A
Authority
CN
China
Prior art keywords
insulating barrier
film
size
contact openings
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011800651948A
Other languages
English (en)
Inventor
林宏
川岛孝启
河内玄士朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Liquid Crystal Display Co Ltd
Panasonic Holdings Corp
Original Assignee
Panasonic Liquid Crystal Display Co Ltd
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Liquid Crystal Display Co Ltd, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Liquid Crystal Display Co Ltd
Publication of CN103329275A publication Critical patent/CN103329275A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

形成在栅极绝缘膜（3）上的半导体层（4）的带隙能量为1.6eV以下。形成在半导体层（4）上的绝缘层（5）具有：配置在比第1接触开口部（8）更靠外侧的位置的第1绝缘层区域（5a）、和配置在比第2接触开口部（9）更靠外侧的位置的第2绝缘层区域（5b）。第1绝缘层区域（5a）配置在栅电极（2）的一端部的上方，第2绝缘层区域（5b）配置在栅电极（2）的另一端部的上方。

Description

薄膜半导体器件及其制造方法
技术领域
本发明涉及例如有机EL显示器等的显示装置所使用的薄膜半导体器件及其制造方法。
背景技术
近年来，作为替代液晶显示器的下一代平板显示器之一，利用了有机EL（Electro Luminescence：电致发光）的有机EL显示器受到注目。在有机EL显示器等的有源矩阵方式的显示装置中，使用了被称为薄膜晶体管（TFT：Thin Film Transistor）的薄膜半导体器件。
作为该薄膜半导体器件，通常使用栅电极形成在比半导体层更靠基板侧的底栅型的薄膜半导体器件（例如，参照专利文献1～3）。图13是表示以往的底栅型的薄膜半导体器件的结构的剖面图。在图示的薄膜半导体器件500中，在基板51上形成栅电极52，进而，在栅电极52上以及遍及比其两端部更靠外侧的基板51上形成栅极绝缘膜53。在栅极绝缘膜53上形成具有沟道区域的半导体层54。该半导体层54是通过使非晶硅（无定形硅）结晶化而形成的多晶性硅薄膜。在半导体层54上隔着一对接触层56形成源电极57S以及漏电极57D。另外，在半导体层54的沟道区域的上方，形成作为沟道蚀刻阻止层发挥功能的沟道保护层55。
在薄膜半导体器件500的制造工序中，在通过等离子体CVD（Chemical Vapor Deposition）等形成栅极绝缘膜53时，由于栅电极52的膜厚，导致在与栅电极52的两端部对应的栅极绝缘膜53的部位形成台阶部58。图14是表示以往的薄膜半导体器件中的栅极绝缘膜的台阶部的剖面的电子显微镜照片。如图14所示，栅极绝缘膜53的平坦部59的膜厚t1约为110nm，栅电极52的膜厚t2约为50nm，其膜厚比R为R＝t1/t2＝110nm/50nm＝2.2。栅极绝缘膜53的台阶部58的膜厚t3约为70nm，比栅极绝缘膜53的平坦部59的膜厚t1薄。
现有技术文献
专利文献1：日本特开平4-348041号公报
专利文献2：日本特开平4-360575号公报
专利文献3：日本特开2011-9719号公报
发明内容
发明要解决的问题
在上述以往的薄膜半导体器件500的结构中，由于栅极绝缘膜53的台阶部58的膜厚t3薄，电场集中在与栅极绝缘膜53的台阶部58对应的半导体层54的部位。由此，在薄膜半导体器件500截止工作时，在上述半导体层54的部位产生由隧道（tunnel）电流引起的泄漏（leak）电流。因此，在以往的薄膜半导体器件500中，抑制截止工作时的泄漏电流并改善截止特性成为课题。
通常而言，要使薄膜半导体器件500的布线电阻降低，优选使栅电极52的膜厚t2厚。另外，要使薄膜半导体器件500的导通电流增大，优选使栅极绝缘膜53的平坦部59的膜厚t1薄。即，要使布线电阻的降低以及导通电流的增大同时实现，需要分别设定栅极绝缘膜53的平坦部59的膜厚t1以及栅电极52的膜厚t2，以使上述膜厚比R更小。
然而，若上述膜厚比R减小，则栅极绝缘膜53的台阶部58的形状更陡峭，栅极绝缘膜53的台阶部58的膜厚t3更薄。由此，在截止工作时，由于上述半导体层54的部位的电场强度增大，所产生的泄漏电流的大小也增大。
图15是表示对以往的薄膜半导体器件中截止工作时的电流密度分布进行了模拟的结果的图。在该模拟中，使用了图13所示构造的薄膜半导体器件500，作为栅电极52使用了膜厚50nm的钼钨（MoW），作为栅极绝缘膜53使用了膜厚120nm的氧化硅（SiO），作为半导体层54使用了膜厚50nm的多晶硅，作为沟道保护层55使用了膜厚500nm的氧化硅（SiO），作为接触层56使用了膜厚40nm的非晶硅，作为源电极57S以及漏电极57D使用了膜厚600nm的铝（Al）。另外，作为栅极-源极间电压施加了-20V，作为漏极-源极间电压施加了5.1V。在图15中，将在截止工作时产生的泄漏电流的密度分布由等高线来表示。如图15中的等高线所示，能够了解截止工作时泄漏电流在半导体层54中流动的情形。此外，泄漏电流在由图15中的箭头所示的方向上流动。
另外，图16是表示对以往的薄膜半导体器件中截止工作时的带-带间隧道率（tunnel rate）进行了模拟的结果的图。该模拟条件与上述的图15的模拟条件大致相同。在图16中，将带-带间隧道率（/scm3）的分布由等高线来表示。在图16中，如由实线包围的部分的等高线所示，能够了解截止工作时在与栅极绝缘膜53的台阶部对应的半导体层54的部位产生泄漏电流的情形。
如以上的说明，在以往的薄膜半导体器件的结构中，由于栅极绝缘膜的台阶部的膜厚变薄的原因，导致电场集中在与该台阶部对应的半导体层的部位。因此，存在在截止工作时产生由隧道电流引起的泄漏电流、截止特性不良的问题。另外，若减小上述膜厚比R，则栅极绝缘膜的台阶部的膜厚变得更薄，因此所产生的泄漏电流的大小更加增大。因此，不能减小上述膜厚比R，存在难以同时实现布线电阻的降低以及导通电流的增大的问题。
本发明是为了解决上述以往的问题而完成的，其目的在于，提供一种能够抑制截止工作时的泄漏电流的薄膜半导体器件及其制造方法。
用于解决问题的手段
为了实现上述目的，本发明的一个技术方案涉及的薄膜半导体器件，具备：基板；栅电极，其形成于所述基板上；栅极绝缘膜，其形成于所述栅电极上以及遍及比其两端部更靠外侧的所述基板上，半导体层，其形成于所述栅极绝缘膜上，具有沟道区域；绝缘层，其形成于所述半导体层上，具有隔开间隔配置的第1接触开口部以及第2接触开口部；源电极，其形成于所述绝缘层的上方；以及漏电极，其形成于所述绝缘层的上方，与所述源电极对向地形成，所述半导体层的带隙能量为1.6eV以下，所述绝缘层具有配置在比所述第1接触开口部更靠外侧的位置的第1绝缘层区域、和配置在比所述第2接触开口部更靠外侧的位置的第2绝缘层区域，所述第1绝缘层区域配置在所述栅电极的一端部的上方，所述第2绝缘层区域配置在所述栅电极的另一端部的上方，所述源电极穿过所述第1接触开口部与所述沟道区域电连接，所述漏电极穿过所述第2接触开口部与所述沟道区域电连接。
发明的效果
如以上进行的说明，在本发明的薄膜半导体器件中，第1绝缘层区域配置在栅电极的一端部的上方，第2绝缘层区域配置在栅电极的另一端部的上方。因为能够通过第1绝缘层区域以及第2绝缘层区域切断泄漏电流的路径，所以半导体层的电场集中部位、即与栅电极的两端部对应的半导体层的部位对泄漏电流的传导不起作用。由此，能够抑制所产生的隧道电流作为泄漏电流起作用，能够改善截止特性。另外，通过使栅电极的膜厚变厚，并使栅极绝缘膜的平坦部的膜厚变薄，即使在与栅电极的两端部对应的栅极绝缘膜的膜厚更薄的情况下，因为如上所述能够抑制泄漏电流，所以也能够同时实现布线电阻的降低以及导通电流的增大。
附图说明
图1是表示本发明的实施方式1涉及的薄膜半导体器件的结构的剖面图。
图2是放大表示图1的薄膜半导体器件的一部分的剖面图。
图3A是表示栅电极以及绝缘层的配置关系的俯视图。
图3B是表示栅电极、绝缘层、源电极以及漏电极的配置关系的俯视图。
图4A是表示薄膜半导体器件的制造方法中的第1工序的剖面图。
图4B是表示薄膜半导体器件的制造方法中的第2工序的剖面图。
图4C是表示薄膜半导体器件的制造方法中的第3工序的剖面图。
图4D是表示薄膜半导体器件的制造方法中的第4工序的剖面图。
图4E是表示薄膜半导体器件的制造方法中的第5工序的剖面图。
图4F是表示薄膜半导体器件的制造方法中的第6工序的剖面图。
图4G是表示薄膜半导体器件的制造方法中的形成接触层的工序的剖面图。
图4H是表示薄膜半导体器件的制造方法中的第7工序的剖面图。
图4I是表示薄膜半导体器件的制造方法中的第7工序的剖面图。
图5A是表示对本发明的薄膜半导体器件的电气特性以及以往的薄膜半导体器件的电气特性分别进行了模拟的结果的图。
图5B是表示对本发明的薄膜半导体器件的电气特性以及以往的薄膜半导体器件的电气特性分别使用实际设备进行了试验的结果的图。
图6是表示在本发明的薄膜半导体器件中对截止工作时的电流密度分布进行了模拟的结果的图。
图7A是表示对漏极电流相对于半导体层的带隙能量的变化进行了模拟的结果的图。
图7B是对漏极电流相对于栅极-源极间电压的变化进行了模拟的结果的图。
图8A是用于说明尺寸A、尺寸B以及尺寸C的定义的俯视图。
图8B是用于说明尺寸A、尺寸B以及尺寸C的定义的俯视图。
图9A是表示对尺寸W为5μm、尺寸A为2μm、尺寸B为3μm时的寄生电阻相对于尺寸C的变化进行了评价的实验结果的图。
图9B是表示对尺寸W为50μm、尺寸A为2μm、尺寸B为3μm时的寄生电阻相对于尺寸C的变化进行了评价的实验结果的图。
图9C是通过缩小图9B的纵轴的刻度（scale）来更明确地示出寄生电阻的变化的图。
图10A是表示对尺寸W为5μm、尺寸B为3μm、尺寸C为3μm时的寄生电阻相对于尺寸A的变化进行了评价的实验结果的图。
图10B是表示对尺寸W为50μm、尺寸B为3μm、尺寸C为3μm时的寄生电阻相对于尺寸A的变化进行了评价的实验结果的图。
图11A是表示对尺寸W为5μm、尺寸A为2μm、尺寸C为3μm时的寄生电阻相对于尺寸B的变化进行了评价的实验结果的图。
图11B是表示对尺寸W为50μm、尺寸A为2μm、尺寸C为3μm时的寄生电阻相对于尺寸B的变化进行了评价的实验结果的图。
图11C是用于说明寄生电阻的模型的图。
图12A是表示本发明的实施方式2涉及的薄膜半导体器件中的栅电极以及绝缘层的配置关系的俯视图。
图12B是表示本发明的实施方式2涉及的薄膜半导体器件中的栅电极、绝缘层、源电极以及漏电极的配置关系的俯视图。
图13是表示以往的薄膜半导体器件的结构的剖面图。
图14是表示以往的薄膜半导体器件中的栅极绝缘膜的台阶部的剖面的电子显微镜照片。
图15是表示对以往的薄膜半导体器件中截止工作时的电流密度分布进行了模拟的结果的图。
图16是表示对以往的薄膜半导体器件中截止工作时的带-带间隧道率进行了模拟的结果的图。
具体实施方式
本发明涉及的薄膜半导体器件的一个技术方案，具备：基板；栅电极，其形成于所述基板上；栅极绝缘膜，其形成于所述栅电极上以及遍及比其两端部更靠外侧的所述基板上，半导体层，其形成于所述栅极绝缘膜上，具有沟道区域；绝缘层，其形成于所述半导体层上，具有隔开间隔配置的第1接触开口部以及第2接触开口部；源电极，其形成于所述绝缘层的上方；以及漏电极，其形成于所述绝缘层的上方，与所述源电极对向地形成，所述半导体层的带隙能量为1.6eV以下，所述绝缘层具有配置在比所述第1接触开口部更靠外侧的位置的第1绝缘层区域、和配置在比所述第2接触开口部更靠外侧的位置的第2绝缘层区域，所述第1绝缘层区域配置在所述栅电极的一端部的上方，所述第2绝缘层区域配置在所述栅电极的另一端部的上方，所述源电极穿过所述第1接触开口部与所述沟道区域电连接，所述漏电极穿过所述第2接触开口部与所述沟道区域电连接。
根据本技术方案，第1绝缘层区域配置在栅电极的一端部的上方，第2绝缘层区域配置在栅电极的另一端部的上方。因为能够通过第1绝缘层区域以及第2绝缘层区域切断泄漏电流的路径，所以半导体层的电场集中部位、即与栅电极的两端部对应的半导体层的部位对泄漏电流的传导不起作用。由此，能够抑制所产生的隧道电流作为泄漏电流起作用，能够改善截止特性。另外，通过使栅电极的膜厚变厚，并使栅极绝缘膜的平坦部的膜厚变薄，即使在与栅电极的两端部对应的栅极绝缘膜的膜厚变得更薄的情况下，因为如上所述能够抑制泄漏电流，所以也能够同时实现布线电阻的降低以及导通电流的增大。
另外，在本发明涉及的薄膜半导体器件的一个技术方案中，优选，所述绝缘层还具备第3绝缘层区域，所述第3绝缘层区域配置在所述第1接触开口部与所述第2接触开口部之间，所述第3绝缘层区域配置在所述栅电极的中央部的上方，作为覆盖所述沟道区域的沟道蚀刻阻止层发挥功能。
根据本技术方案，通过使第3绝缘层区域作为沟道蚀刻阻止层发挥功能，在薄膜半导体器件的制造工序中的蚀刻处理中，能够防止半导体层的沟道区域被蚀刻。
另外，在本发明涉及的薄膜半导体器件的一个技术方案中，优选，所述源电极以及所述漏电极的沟道宽度方向上的大小分别比所述第3绝缘层区域的沟道宽度方向上的大小大。
根据本技术方案，能够使半导体层的沟道区域与源电极以及漏电极之间的寄生电阻降低。
另外，在本发明涉及的薄膜半导体器件的一个技术方案中，优选，所述源电极以及所述漏电极从所述第3绝缘层区域的沟道宽度方向上的两端部分别突出2μm以上。
根据本技术方案，能够使半导体层的沟道区域与源电极以及漏电极之间的寄生电阻有效地降低。
另外，在本发明涉及的薄膜半导体器件的一个技术方案中，优选，所述源电极以及所述漏电极从所述第3绝缘层区域的沟道宽度方向上的两端部分别突出4μm以上。
根据本技术方案，能够使半导体层的沟道区域与源电极以及漏电极之间的寄生电阻更有效地降低。
另外，本发明涉及的薄膜半导体器件的制造方法的一个技术方案，包括：第1工序，准备基板；第2工序，在所述基板上形成栅电极；第3工序，在所述栅电极上以及遍及比其两端部更靠外侧的所述基板上形成栅极绝缘膜；第4工序，在所述栅极绝缘膜上形成具有沟道区域的半导体层；第5工序，在所述半导体层上形成绝缘层；第6工序，在所述绝缘层形成隔开间隔配置的第1接触开口部以及第2接触开口部；以及第7工序，在所述绝缘层的上方形成源电极以及与所述源电极对向的漏电极，在所述第4工序中，形成带隙能量为1.6eV以下的所述半导体层，在所述第6工序中，通过在所述绝缘层形成所述第1接触开口部以及所述第2接触开口部，在比所述第1接触开口部更靠外侧的位置，形成配置在所述栅电极的一端部的上方的第1绝缘层区域，在比所述第2接触开口部更靠外侧的位置，形成配置在所述栅电极的另一端部的上方的第2绝缘层区域，在所述第7工序中，将所述源电极穿过所述第1接触开口部与所述沟道区域电连接，将所述漏电极穿过所述第2接触开口部与所述沟道区域电连接。
根据本技术方案，在第6工序中，形成配置在栅电极的一端部的上方的第1绝缘层区域，并且形成配置在栅电极的另一端部的上方的第2绝缘层区域。因为能够通过第1绝缘层区域以及第2绝缘层区域切断泄漏电流的路径，所以半导体层的电场集中部位、即与栅电极的两端部对应的半导体层的部位对泄漏电流的传导不起作用。由此，能够抑制所产生的隧道电流作为泄漏电流起作用，能够改善截止特性。另外，通过在第2工序中将栅电极的膜厚形成得厚，并且在第3工序中将栅极绝缘膜的平坦部的膜厚形成得薄，即使在与栅电极的两端部对应的栅极绝缘膜的膜厚变得更薄的情况下，因为如上所述能够抑制泄漏电流，所以也能够同时实现布线电阻的降低以及导通电流的增大。
（实施方式）
以下，参照附图对本发明涉及的薄膜半导体器件及其制造方法进行说明。本发明基于权利要求的记载而确定。由此，以下的实施方式中的构成要素中没有记载在权利要求中的构成要素，不一定是实现本发明的课题所需要的，而是作为构成更优选的方式的构成要素来说明。此外，各图是示意图，不一定是严密的图示。
（实施方式1）
首先，使用图1以及图2对本发明的实施方式1涉及的薄膜半导体器件的结构进行说明。图1是表示本发明的实施方式1涉及的薄膜半导体器件的结构的剖面图。图2是放大表示图1的薄膜半导体器件的一部分的剖面图。
如图1所示，本实施方式涉及的薄膜半导体器件100是底栅型的薄膜晶体管器件。该薄膜半导体器件100具备基板1、栅电极2、栅极绝缘膜3、半导体层4、绝缘层5、一对接触层6、源电极7S以及漏电极7D。以下，对本实施方式涉及的薄膜半导体器件100的各构成要素进行详细说明。
基板1例如为由石英玻璃、无碱玻璃或高耐热性玻璃等的玻璃材料形成的玻璃基板。此外，为了防止玻璃基板中包含的钠、磷等杂质渗入半导体层4，也可以在基板1上形成由氮化硅膜（SiNx）、氧化硅（SiOy）或氮氧化硅膜（SiOyNx）等形成的底涂层。该底涂层在激光退火等高温热处理工艺中有时也起到缓和热对基板1的影响的作用。
栅电极2在基板1上图案形成为预定形状。栅电极2可以为导电性材料以及其合金等的单层构造或多层构造，例如可以由钼（Mo）、铝（Al）、铜（Cu）、钨（W）、钛（Ti）、铬（Cr）以及钼钨（MoW）等构成。栅电极2的膜厚t2（参照图2）例如约为50nm。
栅极绝缘膜3形成于栅电极2上以及遍及其沟道长度方向（图1中为左右方向）上的两端部的外侧的基板1上。即，栅极绝缘膜3形成于基板1上的整个面，以覆盖栅电极2。栅极绝缘膜3例如可以由氧化硅（SiOy）、氮化硅（SiNx）、氮氧化硅膜（SiOyNx）、氧化铝（AlOz）以及氧化钽（TaOw）的单层膜或它们的层叠膜构成。栅极绝缘膜3的平坦部11的膜厚t1（参照图2）例如约为110nm。另外，如图2所示，在与栅电极2的两端部对应的栅极绝缘膜3的部位形成有台阶部10。栅极绝缘膜3的台阶部10的膜厚t3比上述膜厚t1薄，例如约为70nm。
半导体层4形成于栅极绝缘膜3上，具有沟道区域。该沟道区域是通过栅电极2的电压控制载流子移动的区域。半导体层4由具有结晶性组织构造的多晶硅薄膜构成。多晶硅薄膜例如通过使非结晶性的非晶硅（无定形硅）结晶化来形成。半导体层4的膜厚例如可以为20nm～100nm左右。此外，如后所述，半导体层4的带隙能量构成为1.6eV以下。如本实施方式所示，在由多晶硅薄膜构成半导体层4的情况下，半导体层4的带隙能量约为1.1eV。
绝缘层5构成为主要含有包含硅、氧以及碳的有机材料的有机材料层。在本实施方式中，绝缘层5可以通过使感光性涂敷型的有机材料图案化以及硬化来形成。
构成绝缘层5的有机材料，例如包含有机树脂材料、界面活性剂、溶剂以及感光剂。作为绝缘层5的主成分的有机树脂材料，可以使用由聚酰亚胺、丙烯、聚酰胺、聚酰胺酰亚胺、抗蚀剂或苯并环丁烯等中的一种或多种形成的感光性或非感光性的有机树脂。作为界面活性剂，可以使用由硅氧烷等硅化合物形成的界面活性剂。作为溶剂，可以使用丙二醇甲醚醋酸酯或1，4-二恶烷等有机溶剂。另外，作为感光剂，可以使用萘醌二叠氮化物（naphthoquinone diazide）等正型感光剂。此外，感光剂不仅包含碳还包含硫磺。
绝缘层5可以通过使用了上述有机材料的旋涂法等涂敷法来形成。此外，绝缘层5的形成，不仅可以使用涂敷法，还可以使用例如滴排法等各种方法。例如，通过使用丝网印刷、胶版印刷等能够形成预定图案的印刷法等，也能够选择性地形成预定形状的有机材料。绝缘层5的膜厚例如可以为300nm～1000nm。在本实施方式中，由有机材料构成了绝缘层5，也可以取代该结构而由无机材料构成绝缘层5。
在绝缘层5形成隔开间隔配置的第1接触开口部8以及第2接触开口部9。通过形成第1接触开口部8以及第2接触开口部9，绝缘层5被分割成第1绝缘层区域5a、第2绝缘层区域5b以及第3绝缘层区域5c。图3A是表示栅电极以及绝缘层的配置关系的俯视图。如图3A所示，第1绝缘层区域5a从上方覆盖与栅极绝缘膜3的一方的台阶部10对应的半导体层4的部位，并配置在栅电极2的一端部的上方且比第1接触开口部8更靠沟道长度方向外侧的位置。第2绝缘层区域5b从上方覆盖与栅极绝缘膜3的另一方的台阶部10对应的半导体层4的部位，并配置在栅电极2的另一端部的上方且比第2接触开口部9更靠沟道长度方向外侧的位置。第3绝缘层区域5c从上方覆盖与栅极绝缘膜的平坦部11对应的半导体层4的部位，并配置在栅电极2的中央部的上方且第1接触开口部8与第2接触开口部9之间。
第3绝缘层区域5c作为保护半导体层4的沟道区域的沟道蚀刻阻止（CES）层发挥功能。由此，在形成一对接触层6时的蚀刻处理中，第3绝缘层区域5c防止半导体层4的沟道区域被蚀刻。即，在形成一对接触层6时的蚀刻处理中，作为沟道蚀刻阻止层发挥功能的第3绝缘层区域5c的上面被蚀刻。
一对接触层6在半导体层4的沟道区域的上方隔着绝缘层5而形成。另外，一对接触层6隔开间隔相互对向地配置。接触层6由包含高浓度杂质的非晶半导体膜构成。接触层6例如可以由在无定形硅中作为杂质掺杂了磷（P）的n型半导体膜构成，是包含1×1019atm/cm3以上的高浓度杂质的n+层。接触层6的膜厚例如可以为5nm～100nm。
此外，接触层6也可以由下层的低浓度的电场缓和层（n-层）以及上层的高浓度的接触层（n+层）这2层来构成。在低浓度的电场缓和层中，掺杂了1×1017atm/cm3左右的磷（P）。上述2层可以在CVD装置中连续地形成。或者，接触层6也可以由低浓度的电场缓和层（n-层）、高浓度的接触层（n+层）以及作为没有进行杂质掺杂处理的非晶硅层的i层这3层来构成。
源电极7S隔着一方的接触层6形成在第1绝缘层区域5a以及第3绝缘层区域5c的上方。漏电极7D隔着另一方的接触层6形成在第2绝缘层区域5b以及第3绝缘层区域5c的上方。源电极7S以及漏电极7D隔开间隔相互对向地配置。
源电极7S以及漏电极7D可以为导电性材料以及其合金等的单层构造或多层构造，例如由铝（Al）、钼（Mo）、钨（W）、铜（Cu）、钛（Ti）或铬（Cr）等构成。源电极7S以及漏电极7D的膜厚例如可以为100nm～500nm左右。
图3B是表示栅电极2、绝缘层5、源电极7S以及漏电极7D的配置关系的俯视图。如图3B所示，源电极7S的沟道宽度方向（与沟道长度方向垂直的方向，在图3B中为上下方向）上的大小以及漏电极7D的沟道宽度方向上的大小，分别构成为比第3绝缘层区域5c的沟道宽度方向上的大小大。即，源电极7S以及漏电极7D从第3绝缘层区域5c的沟道宽度方向上的两端部分别突出4μm以上。如后所述，源电极7S以及漏电极7D从第3绝缘层区域5c的沟道宽度方向上的两端部分别突出的长度C（以下，称为“尺寸C”），优选为2μm以上，更优选为4μm以上。此外，在图3B中，半导体层4的全部区域，由第3绝缘层区域5c、源电极7S以及漏电极7D完全覆盖。
接着，使用图4A～图4I对本实施方式涉及的薄膜半导体器件100的制造方法进行说明。图4A～图4I是表示本发明的实施方式1涉及的薄膜半导体器件的制造方法中的各工序的剖面图。
首先，如图4A所示，准备玻璃基板作为基板1（第1工序）。此外，在后述的第2工序中形成栅电极2之前，也可以通过等离子体CVD等在基板1上形成由氮化硅膜、氧化硅膜或氮氧化硅膜等构成的底涂层。
然后，如图4B所示，在基板1上形成栅电极2（第2工序）。在该第2工序中，例如，在基板1上通过溅射成膜由钼钨（MoW）构成的栅极金属膜之后，通过使用光刻法以及湿式蚀刻法使栅极金属膜图案化，能够形成预定形状的栅电极2。钼钨（MoW）的湿式蚀刻，例如可以使用以预定的配比混合磷酸（HPO4）、硝酸（HNO3）、醋酸（CH3COOH）以及水而得到的药液来进行。
然后，如图4C所示，形成栅极绝缘膜3以覆盖栅电极2以及基板1（第3工序）。在该第3工序中，例如，通过等离子体CVD等成膜由氧化硅（SiO）构成的栅极绝缘膜3。氧化硅例如能够通过以预定的浓度比导入硅烷气体（SiH4）和一氧化二氮气体（N2O）来成膜。在该第3工序中形成栅极绝缘膜3时，由于栅电极2的膜厚，导致在与栅电极2的两端部对应的栅极绝缘膜3的部位形成台阶部10。
然后，如图4D所示，在栅极绝缘膜3上形成具有沟道区域的半导体层4（第4工序）。在该第4工序中，例如，在通过等离子体CVD等成膜了由无定形硅（非晶硅）构成的非晶硅薄膜之后，进行脱氢退火处理，然后，通过对非晶硅薄膜进行退火使其结晶化，能够形成由多晶硅薄膜构成的半导体层4。在本实施方式中，在第4工序中，通过使非晶硅薄膜多晶化来调整带隙，将半导体层4的带隙能量Eg调整到1.6eV以下（例如，1.1eV）。
此外，在本实施方式中，通过使用了准分子激光的激光退火来使非晶硅薄膜结晶化，但并不限于此。例如，作为结晶化的方法也可以使用：使用了波长370～900nm左右的脉冲激光的激光退火法；使用了波长370～900nm左右的连续振荡激光的激光退火法；或通过急速热处理（RTP）实现的退火法。另外，也可以不是使非晶硅薄膜结晶化，而是通过由CVD进行的直接生长等的方法来成膜由多晶硅薄膜构成的半导体层4。
然后，通过对半导体层4进行氢等离子体处理，对半导体层4所包含的硅原子进行氢化处理。氢等离子体处理例如通过将含有H2、H2/氩（Ar）等的氢气的气体作为原料通过高频（RF）电力来产生氢等离子体，并对半导体层4照射该氢等离子体来进行。通过该氢等离子体处理，硅原子的悬空键（缺陷）被氢基封端，半导体层4的结晶缺陷密度降低，结晶性提高。
然后，如图4E所示，在半导体层4上形成绝缘层5（第5工序）。接着，如图4F所示，在该绝缘层5的预定部位形成第1接触开口部8以及第2接触开口部9（第6工序）。在该第5工序以及第6工序中，首先，通过预定的涂敷方式将用于形成绝缘层5的预定的有机材料涂覆在半导体层4上，然后进行旋涂或狭缝涂敷，由此在半导体层4上的整个面上成膜绝缘膜形成用膜。有机材料的膜厚能够通过有机材料的粘度和涂覆条件（转速、刮片的速度等）来控制。此外，作为绝缘膜形成用膜的材料，可以使用包含硅、氧以及碳的感光性涂敷型的有机材料。然后，对绝缘膜形成用膜在约110℃的温度下进行约60秒的预烘焙，假定烧成绝缘膜形成用膜。由此，绝缘膜形成用膜所包含的溶剂气化。然后，通过进行使用了光掩膜的曝光和显影使绝缘膜形成用膜图案化，形成预定形状的绝缘层5（即，第1绝缘层区域5a、第2绝缘层区域5b以及第3绝缘层区域5c）。然后，通过对图案形成后的绝缘层5在280℃～300℃的温度下进行约1小时的后烘焙，正式烧成绝缘层5并硬化。由此，绝缘层5中的有机成分的一部分气化并分解，能够形成改善了膜质的绝缘层5。
然后，如图4G所示，在半导体层4上形成接触层6以覆盖绝缘层5。在该工序中，例如，通过等离子体CVD，成膜由掺杂了磷（P）等5价元素的杂质的无定形硅构成的接触层6。
然后，如图4H以及图4I所示，在接触层6上图案形成源电极7S以及漏电极7D（第7工序）。在该第7工序中，首先，如图4H所示，通过例如溅射成膜由源电极7S以及漏电极7D的材料构成的源极漏极金属膜7。然后，为了形成预定形状的源电极7S以及漏电极7D，在源极漏极金属膜7上涂覆抗蚀剂材料，进行曝光以及显影，形成图案化成预定形状的抗蚀剂。接着，通过将该抗蚀剂作为掩膜实施湿式蚀刻使源极漏极金属膜7图案化，如图4I所示，形成预定形状的源电极7S以及漏电极7D。此时，接触层6作为蚀刻阻止层发挥功能。然后，除去源电极7S以及漏电极7D上的抗蚀剂。在该第7工序中，将源电极7S穿过第1接触开口部8并经由一方的接触层6与半导体层4的沟道区域电连接，将漏电极7D穿过第2接触开口部9并经由另一方的接触层6与半导体层4的沟道区域电连接。
然后，通过将源电极7S以及漏电极7D作为掩膜实施干式蚀刻，使接触层6图案化，并使半导体层4图案化成岛状。由此，能够形成预定形状的一对接触层6以及岛状的半导体层4。作为干式蚀刻的条件，可以使用氯系气体。另外，接触层6以及半导体层4的图案化，也可以在对源电极7S以及漏电极7D进行了湿式蚀刻之后通过使用了抗蚀剂掩膜的干式蚀刻来进行。
如上所述，能够制造本发明的实施方式1涉及的薄膜半导体器件100。
接着，对本实施方式涉及的薄膜半导体器件100的作用效果进行说明。如上所述，第1绝缘层区域5a配置成从上方覆盖与栅电极2的一端部对应、即与栅极绝缘膜3的一方的台阶部10对应的半导体层4的部位。另外，第2绝缘层区域5b配置成从上方覆盖与栅电极2的另一端部对应、即与栅极绝缘膜3的另一方的台阶部10对应的半导体层4的部位。通过这样的结构，由隧道电流引起的泄漏电流的路径被第1绝缘层区域5a以及第2绝缘层区域5b截断，所以半导体层4的电场集中部位、即与栅极绝缘膜3的台阶部10对应的半导体层4的部位对泄漏电流的传导不起作用。由此，能够使所产生的隧道电流作为泄漏电流起作用得到抑制。此外，关于热生成电流也同样，能够使所产生的热生成电流作为泄漏电流起作用得到抑制。
图5A是表示对本发明的薄膜半导体器件以及以往的薄膜半导体器件的电气特性分别进行了模拟的结果的图。图5B是表示对本发明的薄膜半导体器件以及以往的薄膜半导体器件的电气特性分别使用实际的设备进行了试验的结果的图。在图5A以及图5B中，横轴表示栅极-源极间的电压的大小，纵轴表示漏极电流的大小。另外，在图5A以及图5B中，实线的曲线表示使用了本实施方式的薄膜半导体器件100的结构的模拟或试验的结果，点划线的曲线表示使用了图13所示以往的薄膜半导体器件500的结构的模拟或试验的结果。
从图5A以及图5B所示的结果可知，在本实施方式的薄膜半导体器件100中，截止工作时（即栅极-源极间的电压为负的状态）的电流值，比以往的薄膜半导体器件低。因此，在本实施方式的薄膜半导体器件100中，在截止工作时，可以说能使所产生的隧道电流作为泄漏电流起作用得到抑制的作用效果。
图6是表示对本实施方式的薄膜半导体器件100中截止工作时的电流密度分布进行了模拟的结果的图。此外，在该模拟中，使用了图1所示构造的薄膜半导体器件100，作为栅电极2使用了膜厚50nm的钼钨（MoW），作为栅极绝缘膜3使用了膜厚120nm的氧化硅（SiO），作为半导体层4使用了膜厚50nm的多晶硅，作为绝缘层5使用了膜厚500nm的氧化硅（SiO），作为接触层6使用了膜厚40nm的非晶硅，作为源电极7S以及漏电极7D使用了膜厚600nm的铝（Al）。另外，作为栅极-源极间电压施加了-20V，作为漏极-源极间电压施加了5.1V。此外，在图6中，将截止工作时产生的泄漏电流的密度分布由等高线来表示。
如图6中的等高线所示，与上述的图15所示的模拟结果相比，在半导体层4中流动的泄漏电流的分布大幅减少。因此，在本实施方式的薄膜半导体器件100中，可以说能获得由第1绝缘层区域5a以及第2绝缘层区域5b切断由图6中的虚线箭头所示的泄漏电流的路径的作用效果。
此外，在本实施方式中，半导体层4的带隙能量构成为1.6eV以下。图7A是表示对漏极电流相对于半导体层的带隙能量的变化进行了模拟的结果的图。在图7A中，正方形的标绘（plot）表示使用了本实施方式的薄膜半导体器件100的模拟结果，菱形的标绘表示使用了图13所示以往的薄膜半导体器件500的模拟结果。在该模拟中，在作为栅极-源极间电压施加了-10V、作为漏极-源极间电压施加了5.1V的状态下，得到了使半导体层4、54的带隙能量从1.0eV到1.7eV变化时的漏极电流的大小。从图7A所示的结果可知，在带隙能量为1.6eV以下的区域内，本实施方式的薄膜半导体器件100中的截止工作时的漏极电流，比以往的薄膜半导体器件500中的截止工作时的漏极电流小。因此，在本实施方式中，通过使半导体层4的带隙能量为1.6eV以下，能够有效地改善截止特性。
另外，图7B是表示对漏极电流相对于栅极-源极间电压的变化进行了模拟的结果的图。在图7B中，实线的曲线表示使用了本实施方式的薄膜半导体器件100的模拟结果，点划线的曲线表示使用了图13所示以往的薄膜半导体器件500的模拟结果。在该模拟中，在作为漏极-源极间电压施加了5.1V的状态下，得到了使半导体层4、54的带隙能量（Eg）变化为1.0eV、1.4eV、1.7eV时的电气特性（即，漏极电流相对于栅极-源极间电压的变化）。从图7B所示的结果可知，在带隙能量为1.4eV、1.6eV的情况下，本实施方式的薄膜半导体器件100中的截止工作时的漏极电流，与以往的薄膜半导体器件500中的截止工作时的漏极电流相比大幅减小。因此，在本实施方式中，通过使半导体层4的带隙能量为1.6eV以下，能够有效地改善截止特性。
接着，对上述的尺寸C与寄生电阻的关系进行说明。在此，寄生电阻意味着半导体层4的沟道区域与源电极7S以及漏电极7D之间的电阻。图8A以及图8B是用于说明尺寸A、尺寸B以及尺寸C的定义的俯视图。此外，关于尺寸A以及尺寸B稍后进行描述。如图8B所示，将源电极7S以及漏电极7D在沟道宽度方向上从第3绝缘层区域5c突出的状态下的尺寸C的符号定义为正，如图8A所示，将源电极7S以及漏电极7D在沟道宽度方向上相对于第3绝缘层区域5c陷入的状态下的尺寸C的符号定义为负。另外，将成为电流路径宽度的狭口（bottleneck）的宽度定义为与沟道宽度对应的尺寸W。即，如图8B所示，在尺寸C的符号为正的情况下，将第3绝缘层区域5c的沟道宽度方向上的大小定义为尺寸W，如图8A所示，在尺寸C的符号为负的情况下，将源电极7S以及漏电极7D的沟道宽度方向上的大小定义为尺寸W。
图9A是表示对尺寸W为5μm、尺寸A为2μm、尺寸B为3μm时的寄生电阻相对于尺寸C的变化进行了评价的实验结果的图。图9B是表示对尺寸W为50μm、尺寸A为2μm、尺寸B为3μm时的寄生电阻相对于尺寸C的变化进行了评价的实验结果的图。图9C是通过缩小图9B中的纵轴的刻度而更明确地示出寄生电阻的变化的图。在图9A、图9B以及图9C中，横轴表示尺寸C的大小，纵轴表示寄生电阻（Rsd）的大小。从图9A、图9B以及图9C所示的结果可知，在尺寸C的符号为负的情况下，与尺寸W为5μm的平面构造相比，在尺寸W为50μm的平面构造时寄生电阻的大小变小。即，可知存在与源电极7S以及漏电极7D和半导体层4接触的接触面积S（大致与尺寸W成比例）成反比例的寄生电阻。另一方面，在尺寸C的符号为正的情况下，在尺寸W为5μm时和尺寸W为50μm时，寄生电阻的大小被控制为大致相同的值。即，可知在该情况下存在与接触面积S的大小无关的一定值的寄生电阻。另外可知：与尺寸W的大小无关，在尺寸C为2μm以上的区域，能够将寄生电阻抑制得低，在尺寸C为4μm以上的区域，能够更有效地将寄生电阻抑制得低。
接着，对尺寸A与寄生电阻的关系进行说明。如图8A以及图8B所示，尺寸A意味着第3绝缘层区域5c与源电极7S以及漏电极7D在沟道长度方向（在图8A以及图8B中为左右方向）上重叠的宽度。图10A是表示对尺寸W为5μm、尺寸B为3μm、尺寸C为3μm时的寄生电阻相对于尺寸A的变化进行了评价的实验结果的图。图10B是表示对尺寸W为50μm、尺寸B为3μm、尺寸C为3μm时的寄生电阻相对于尺寸A的变化进行了评价的实验结果的图。在图10A以及图10B中，横轴表示尺寸A的大小，纵轴表示寄生电阻（Rsd）的大小。从图10A以及图10B所示的结果可知，即使使尺寸A的大小增大，寄生电阻的大小也几乎不变化。因此，可以说尺寸A的大小对寄生电阻的变化几乎不产生影响。另外，与尺寸A的大小无关，在尺寸W为5μm时和尺寸W为50μm时，寄生电阻收敛在大致同等的值。因此，可知尺寸W的大小对寄生电阻的变化几乎不产生影响。
接着，对尺寸B与寄生电阻的关系进行说明。如图8A以及图8B所示，尺寸B意味着在比第3绝缘层区域5c更靠外侧的部分且比第1绝缘层区域5a以及第2绝缘层区域5b更靠内侧的部分的栅电极2与源电极7S以及漏电极7D在沟道长度方向上重叠的宽度。图11A是表示对尺寸W为5μm、尺寸A为2μm、尺寸C为3μm时的寄生电阻相对于尺寸B的变化进行了评价的实验结果的图。图11B是表示对尺寸W为50μm、尺寸A为2μm、尺寸C为3μm时的寄生电阻相对于尺寸B的变化进行了评价的实验结果的图。在图11A以及图11B中，横轴表示尺寸B的大小，纵轴表示寄生电阻（Rsd）的大小。从图11A以及图11B所示的结果可知，当使尺寸B的大小增大时，由于接触面积S同时增大，所以寄生电阻有减小的倾向，寄生电阻的大小则停留在稍有降低。因此，在该情况下，可以说尺寸B的大小对寄生电阻的变化几乎不产生影响。另外，与尺寸B的大小无关，在尺寸W为5μm时和尺寸W为50μm时，寄生电阻收敛在大致同等的值。因此，可以说尺寸W的大小对寄生电阻的变化几乎不产生影响。
对以上的实验结果进行总结描述，如下所述。寄生电阻对尺寸C出现明确的依赖性，所述尺寸C是使源电极7S以及漏电极7D和第3绝缘层区域5c在沟道宽度方向上的大小关系变化的尺寸。此外，尺寸C的符号从负变为正，意味着平面构造从图8A所示的构造变为图8B所示的构造。在尺寸C的符号为正的情况下，寄生电阻相对于使接触面积S变化的尺寸W、尺寸A以及尺寸B的变化小。另一方面，在尺寸C的符号为负的情况下，寄生电阻出现与接触面积S（大致与尺寸W成比例）成反比例的依赖性。关于寄生电阻对尺寸W、尺寸A、尺寸B以及尺寸C的依赖性，不仅是寄生电阻的大小根据接触面积S的大小而变化，如图8A以及图8B所示，寄生电阻的大小也根据源电极7S以及漏电极7D是否覆盖由四边形的平面构造构成的第3绝缘层区域5c的4个角部而变化。
根据以上的考察，推导出图11C所示的寄生电阻Rsd的模型。即，通过使与接触面积S（大致与W成比例）成反比例的寄生电阻成分R1和因第3绝缘层区域5c的角部导致的一定值的寄生电阻成分R2并联存在，构成寄生电阻Rsd。在如图8A所示尺寸C的符号为负的平面构造中，因为是源电极7S以及漏电极7D没有覆盖由四边形的平面构造构成的第3绝缘层区域5c的4个角部的构造，所以寄生电阻Rsd仅由与接触面积S（大致与W成比例）成反比例的寄生电阻成分R1构成。另一方面，在如图8B所示尺寸C的符号为正的平面构造中，因为是第3绝缘层区域5c的角部被源电极7S以及漏电极7D覆盖的构造，所以寄生电阻Rsd由寄生电阻成分R1以及寄生电阻成分R2构成。在此，由于寄生电阻成分R2比寄生电阻成分R1小，所以寄生电阻Rsd主要由因第3绝缘层区域5c的角部导致的寄生电阻成分R2来决定。因此，即使在尺寸W、尺寸A、尺寸B以及尺寸C发生了变化的情况下，寄生电阻Rsd也几乎不变化。
根据以上所述，可知：为了使寄生电阻Rsd降低，优选能够使寄生电阻Rsd主要由寄生电阻成分R2决定的尺寸C的符号为正的平面构造。因此，在尺寸C为2μm以上的区域，能够将寄生电阻抑制得低，在尺寸C为4μm以上的区域，能够更有效地将寄生电阻抑制得低。
（实施方式2）
图12A是表示本发明的实施方式2涉及的薄膜半导体器件中的栅电极以及绝缘层的配置关系的俯视图。图12B是表示本发明的实施方式2涉及的薄膜半导体器件中的栅电极、绝缘层、源电极以及漏电极的配置关系的俯视图。
如图12A以及图12B所示，在本实施方式的薄膜半导体器件200中，绝缘层5′被一体地构成。即，第1绝缘层区域5a′、第2绝缘层区域5b′以及第3绝缘层区域5c′在它们的沟道宽度方向上的两端部相互联结。第1绝缘层区域5a′配置在栅电极2的一端部的上方且比第1接触开口部8′更靠沟道长度方向外侧的位置。第2绝缘层区域5b′配置在栅电极2的另一端部的上方且比第2接触开口部9′更靠沟道长度方向外侧的位置。第3绝缘层区域5c′配置在栅电极2的中央部的上方且第1接触开口部8′与第2接触开口部9′之间。
本实施方式的结构也能够获得与实施方式1同样的作用效果。
以上，对本发明的实施方式1以及2进行了说明，但上述实施方式1以及2所示的结构只是一例，当然能够在不脱离发明主旨的范围内添加各种变形。
产业上的可利用性
本发明涉及的薄膜半导体器件，能够广泛地利用于电视机、个人电脑、便携电话等的显示装置以及其他具有薄膜半导体器件的各种电气设备。
标号的说明
1、51基板
2、52栅电极
3、53栅极绝缘膜
4、54半导体层
5、5′绝缘层
5a、5a′第1绝缘层区域
5b、5b′第2绝缘层区域
5c、5c′第3绝缘层区域
6、56接触层
7S、57S源电极
7D、57D漏电极
8、8′第1接触开口部
9、9′第2接触开口部
10、58台阶部
11、59平坦部
55沟道保护层
100、200、500薄膜半导体器件

Claims (6)

1.一种薄膜半导体器件，具备：
基板；
栅电极，其形成于所述基板上；
栅极绝缘膜，其形成于所述栅电极上以及遍及比其两端部更靠外侧的所述基板上，
半导体层，其形成于所述栅极绝缘膜上，具有沟道区域；
绝缘层，其形成于所述半导体层上，具有隔开间隔配置的第1接触开口部以及第2接触开口部；
源电极，其形成于所述绝缘层的上方；以及
漏电极，其形成于所述绝缘层的上方，与所述源电极对向地形成，
所述半导体层的带隙能量为1.6eV以下，
所述绝缘层具有配置在比所述第1接触开口部更靠外侧的位置的第1绝缘层区域、和配置在比所述第2接触开口部更靠外侧的位置的第2绝缘层区域，
所述第1绝缘层区域配置在所述栅电极的一端部的上方，所述第2绝缘层区域配置在所述栅电极的另一端部的上方，
所述源电极穿过所述第1接触开口部与所述沟道区域电连接，所述漏电极穿过所述第2接触开口部与所述沟道区域电连接。
2.根据权利要求1所述的薄膜半导体器件，
所述绝缘层还具备第3绝缘层区域，所述第3绝缘层区域配置在所述第1接触开口部与所述第2接触开口部之间，
所述第3绝缘层区域配置在所述栅电极的中央部的上方，作为覆盖所述沟道区域的沟道蚀刻阻止层发挥功能。
3.根据权利要求1或2所述的薄膜半导体器件，
所述源电极以及所述漏电极的沟道宽度方向上的大小，分别比所述第3绝缘层区域的沟道宽度方向上的大小大。
4.根据权利要求3所述的薄膜半导体器件，
所述源电极以及所述漏电极从所述第3绝缘层区域的沟道宽度方向上的两端部分别突出2μm以上。
5.根据权利要求4所述的薄膜半导体器件，
所述源电极以及所述漏电极从所述第3绝缘层区域的沟道宽度方向上的两端部分别突出4μm以上。
6.一种薄膜半导体器件的制造方法，包括：
第1工序，准备基板；
第2工序，在所述基板上形成栅电极；
第3工序，在所述栅电极上以及遍及比其两端部更靠外侧的所述基板上形成栅极绝缘膜；
第4工序，在所述栅极绝缘膜上形成具有沟道区域的半导体层；
第5工序，在所述半导体层上形成绝缘层；
第6工序，在所述绝缘层形成隔开间隔配置的第1接触开口部以及第2接触开口部；以及
第7工序，在所述绝缘层的上方形成源电极以及与所述源电极对向的漏电极，
在所述第4工序中，形成带隙能量为1.6eV以下的所述半导体层，
在所述第6工序中，通过在所述绝缘层形成所述第1接触开口部以及所述第2接触开口部，在比所述第1接触开口部更靠外侧的位置，形成配置在所述栅电极的一端部的上方的第1绝缘层区域，在比所述第2接触开口部更靠外侧的位置，形成配置在所述栅电极的另一端部的上方的第2绝缘层区域，
在所述第7工序中，将所述源电极穿过所述第1接触开口部与所述沟道区域电连接，将所述漏电极穿过所述第2接触开口部与所述沟道区域电连接。
CN2011800651948A 2011-11-17 2011-11-17 薄膜半导体器件及其制造方法 Pending CN103329275A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/006407 WO2013072966A1 (ja) 2011-11-17 2011-11-17 薄膜半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN103329275A true CN103329275A (zh) 2013-09-25

Family

ID=48429083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800651948A Pending CN103329275A (zh) 2011-11-17 2011-11-17 薄膜半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9166056B2 (zh)
CN (1) CN103329275A (zh)
WO (1) WO2013072966A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920836A (zh) * 2017-03-29 2017-07-04 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638429B2 (ja) * 1985-02-14 1994-05-18 松下電器産業株式会社 薄膜電界効果トランジスタとその製造方法
JPH01219825A (ja) * 1988-02-29 1989-09-01 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタ
JPH0756894B2 (ja) 1991-02-13 1995-06-14 スタンレー電気株式会社 薄膜トランジスタの製造方法
JPH04360575A (ja) 1991-06-07 1992-12-14 Mitsubishi Electric Corp 表示装置の製造方法
JP3661664B2 (ja) * 2002-04-24 2005-06-15 日産自動車株式会社 炭化珪素半導体装置及びその製造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR102526493B1 (ko) * 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011141954A1 (ja) 2010-05-11 2011-11-17 パナソニック株式会社 表示装置用薄膜半導体装置及びその製造方法
JP5820402B2 (ja) 2011-06-30 2015-11-24 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013001579A1 (ja) 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
CN103038887A (zh) 2011-08-09 2013-04-10 松下电器产业株式会社 薄膜半导体器件及薄膜半导体器件的制造方法
CN103189990A (zh) 2011-10-28 2013-07-03 松下电器产业株式会社 薄膜半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920836A (zh) * 2017-03-29 2017-07-04 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
US11094799B2 (en) 2017-03-29 2021-08-17 Boe Technology Group Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate and display device

Also Published As

Publication number Publication date
US9166056B2 (en) 2015-10-20
WO2013072966A1 (ja) 2013-05-23
US20130299837A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
CN102959712A (zh) 薄膜晶体管以及薄膜晶体管的制造方法
WO2012117439A1 (ja) 薄膜半導体装置及びその製造方法
CN103053026A (zh) 薄膜晶体管器件以及薄膜晶体管器件的制造方法
JP5658978B2 (ja) 薄膜トランジスタ回路基板及びその製造方法
CN105324835A (zh) 薄膜晶体管及其制造方法
US20150295094A1 (en) Thin film transistor, manufacturing method thereof, array substrate and display device
US9431543B2 (en) Thin-film semiconductor device for display apparatus and method of manufacturing same
CN104979215B (zh) 低温多晶硅薄膜晶体管及其制备方法
US11843057B2 (en) Oxide semiconductor transistor having dual gate structure and method of fabricating the same
KR101423907B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
JP2007273919A (ja) 半導体装置及びその製造方法
KR101600887B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
WO2021134423A1 (zh) 一种薄膜晶体管的制备方法
CN111524959A (zh) 薄膜晶体管
KR102293486B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
WO2013001579A1 (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
CN103329275A (zh) 薄膜半导体器件及其制造方法
CN104617151B (zh) 低温多晶硅薄膜晶体管及制作方法、阵列基板及显示装置
WO2021134422A1 (zh) 一种薄膜晶体管的制作方法
KR20100006832A (ko) 산화아연계 반도체 박막의 제조방법, 이를 이용한 박막트랜지스터 및 그 제조방법
WO2014153853A1 (zh) 薄膜晶体管及其制造方法、阵列基板和显示装置
JP2015005705A (ja) 薄膜トランジスタ素子及びその製造方法
JPH0227771A (ja) 薄膜半導体素子
JP5641371B2 (ja) 半導体装置及びその製造方法
JP6357664B2 (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130925