CN103299405A - 氮化镓系半导体装置及半导体装置的制造方法 - Google Patents

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Tohoku University NUC
Advanced Power Device Research Association
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Abstract

提供一种用于制造氮化镓系半导体装置的半导体装置的制造方法，所述制造方法包括以下工序：第1半导体层形成工序，形成由氮化镓系半导体形成的第1半导体层；以及凹进部形成工序，使用溴系气体通过微波等离子工艺对第1半导体层的一部分进行干式蚀刻，从而形成凹进部。

Description

氮化镓系半导体装置及半导体装置的制造方法
技术领域
本发明涉及氮化镓(GaN)系半导体装置及半导体装置的制造方法。
背景技术
在GaN系半导体的干式蚀刻中，能够采用使用了氯系气体的ICP-RIE(电感耦合等离子体反应性离子蚀刻)。(比如，参照非专利文献1)。
非专利文献1信学技报，电子信息通讯学会，2009年，ED2009-43
发明内容
发明要解决的问题
可是，电感耦合等离子体的电子温度高。在ICP-RIE中，高能离子种冲撞半导体表面，被蚀刻的表面变得凹凸不平，同时，损坏半导体，半导体装置的电特性下降。另外，在GaN系半导体的蚀刻法中，将氯(Cl2)或三氯化硼(BCl3)等的氯系气体用于蚀刻用气体的话，则在表面形成氯化物等，在被蚀刻的的表面残留氯。残留的氯，作为杂质，在GaN系半导体装置中，阻碍载流子的流动等，使电特性下降。
因此，在本发明的1个侧面中，以提供能解决上述课题的氮化镓系半导体装置及半导体装置的制造方法为目的。该目的通过权利要求的独立权利要求记载的特征的组合达成。另外，从属权利要求规定了本发明的更有利的具体例。
用于解决问题的方案
根据本发明的第1方式，提供半导体装置的制造方法，具有如下工序：第1牺牲层形成工序，形成与第1半导体层的至少一部分接触、第1半导体层中包含的杂质的固溶度比第1半导体层高的第1牺牲层；退火工序，对第1牺牲层及第1半导体层进行退火；除去工序，用湿法工艺除去第1牺牲层；在除去工序之后，形成覆盖第1半导体层的至少一部分的绝缘层的绝缘层形成工序，及对第1半导体层的一部分进行蚀刻的蚀刻工序的至少一个工序；以及电极形成工序，形成与第1半导体层电性地连接的电极层。
在本发明的第2方式中，提供GaN系半导体装置，其具有第1半导体层；将第1半导体层的一部分除去后得到的凹进部；以及形成在第1半导体层之下、由GaN系半导体形成的第2半导体层，在凹进部中的、第2半导体层的凹进面存在的卤素是3atom%以下。
在本发明的第3方式中，提供用于制造GaN系半导体装置的半导体装置的制造方法，所述制造方法包括以下工序：第1半导体层形成工序，形成由GaN系半导体形成的第1半导体层；以及凹进部形成工序，使用溴系气体通过微波等离子工艺对第1半导体层的一部分进行干式蚀刻，从而形成凹进部。
另外，上述的发明概要并未列举出本发明的必要特征的全部，而这些特征群的子组合也能够成为发明。
附图说明
【图1】是本发明的半导体装置的剖面图。
【图2A】表示图1所表示的第1实施方式涉及的半导体装置的、第1实施方式涉及的制造方法。
【图2B】表示图1所表示的第1实施方式涉及的半导体装置的、第1实施方式涉及的制造方法。
【图2C】表示图1所表示的第1实施方式涉及的半导体装置的、第1实施方式涉及的制造方法。
【图3】是微波等离子装置的剖面图。
【图4】是用第1实施方式涉及的制造方法制造的半导体装置的表面的AFM像。
【图5】是比较例的半导体装置的表面的AFM像。
【图6A】表示图1所示的第1实施方式涉及的半导体装置的、第2实施方式的制造方法。
【图6B】表示图1所示的第1实施方式涉及的半导体装置的、第2实施方式涉及的制造方法。
【图6C】表示图1所示的第1实施方式涉及的半导体装置的、第2实施方式涉及的制造方法。
【图6D】表示图1所示的第1实施方式涉及的半导体装置的、第2实施方式涉及的制造方法。
【图6E】表示图1所示的第1实施方式涉及的半导体装置的、第2实施方式涉及的制造方法。
【图7】是用第2实施方式涉及的制造方法制造出的半导体装置的表面的AFM像。
【图8】表示用第1及第2实施方式涉及的制造方法制造出的半导体装置的C-V特性。
【图9】表示用第1及第2实施方式涉及的制造方法制造的半导体装置的J-E特性。
【图10】表示用第1及第2实施方式涉及的制造方法制造的半导体装置的传输特性。
【图11】用第1及第2实施方式涉及的制造方法制造的半导体装置的、载流子的场效应迁移率。
【图12】是有关第3实施方式的HFET的剖面图。
【图13】是在基板上，形成缓冲层、沟道层、漂移层、电子供给层、和第1牺牲层的半导体基板的剖面图。
【图14】表示对图13所示的半导体基板的SIMS测量结果。
【图15】是在基板上，形成了缓冲层、沟道层、和第2牺牲层的半导体基板的剖面图。
【图16】表示对图14所示的半导体基板的SIMS测量结果。
具体实施方式
以下，通过发明的实施的方式说明本发明的(一)侧面，不过，以下的实施方式并不限定权利要求范围所涉及的发明，另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。
图1，是用本发明的第1或第2实施方式涉及的制造方法制造出的半导体装置100的模式性的剖面图。半导体装置100，比如，是GaN系MOS型场效应晶体管。半导体装置100具有基板102、缓冲层104、沟道层106、漂移层108、电子供给层110、栅极绝缘膜120、源极电极122，漏极电极124、以及栅极电极126。
基板102，可以是将(111)表面作为主表面的硅基板。同时，基板102，也可以是把(0001)c面作为主表面的蓝宝石基板。并且，基板102，也可以是SiC基板，或，GaN基板。缓冲层104形成在基板102上面。缓冲层104，比如，是将由GaN形成的半导体层和、由AlN形成的半导体层交替各自层积8层而得到的半导体层。由GaN形成的半导体层的厚度，比如是200nm。由AlN形成的半导体层的厚度，比如，是20nm。沟道层106形成在缓冲层104上面。沟道层106，比如，是由厚度500nm的掺杂了1×1017cm-3左右Mg的p型GaN形成的半导体层。在沟道层106中的掺杂剂也可以是Zn或Be。
漂移层108形成在沟道层106上面。漂移层108，比如，是由厚度20nm的未掺杂的GaN形成的半导体层(u-GaN层)。对于漂移层108，可以采用与沟道层106相比，p型的杂质浓度更低的GaN形成的半导体层。电子供给层110形成在漂移层108上面。电子供给层110，比如，是由厚度20nm的AlYGa1-YN(Y=0.25)形成的半导体层。在电子供给层110中的Al的形成比，可以设定在0<Y<1范围。AlYGa1-YN，比GaN带隙大。根据带隙的差和压电效果，在漂移层108的、与电子供给层110的界面附近，形成2维电子气。
在源极电极122和漏极电极124之间的一部分形成凹进部116。在凹进部116中，电子供给层110及漂移层108的一部分被除去。另外，电子供给层110及漂移层108之下形成的、沟道层106的表面的一部分被除去，形成有凹进面128。
栅极绝缘膜120，接触沟道层106的凹进面128、漂移层108的侧面、及电子供给层110的侧面和表面，并覆盖这些而形成。栅极绝缘膜120，比如，是厚度60nm的SiO2膜。但，形成源极电极122及漏极电极124的部分，栅极绝缘膜120被除去。
源极电极122及漏极电极124，在电子供给层110上的局部形成。源极电极122及漏极电极124，比如，都是在厚度25nm的Ti层上形成厚度300nm的Al层而得到的复合层。源极电极122及漏极电极124可以在电子供给层110上的全体形成。源极电极122及漏极电极124，可以用功函数大的其他的金属材料，比如，可以是由Ti/AlSi/Mo形成的复合层。
栅极电极126，形成在凹进部116中的栅极绝缘膜120上。栅极电极126，比如，是在厚度25nm的Ti层上，形成了厚度300nm的Al层的复合层。栅极电极126也可以是由Ti/Au形成的复合层。
在半导体装置100的端部电子供给层110及漂移层108被除去，与邻接的其他元件绝缘。并且，还可以在半导体装置100的端部除去沟道层106及缓冲层104的全部或一部分，提高与邻接的其他元件的绝缘性。
图2A～图2C，表示图1所示的半导体装置100的、本发明的第1实施方式涉及的制造方法。在图2A～图2C中赋予和图1同样的符号的要素，可以具有曾在图1中说明过的要素同样的功能及构成。图2A，表示在基板102上面形成了缓冲层104、沟道层106、漂移层108、及电子供给层110的状态。
在基板102上面，可以用三甲基镓(TMGa)、三甲基铝(TMAl)、和氨(NH3)，通过MOCVD法外延生长多层层积GaN层和AlN层得到的缓冲层104、和由p型GaN形成的沟道层106。作为沟道层106的Mg的掺杂源，可以使用双（环戊二烯基）镁（Cp2Mg）。
可以在沟道层106上面，用TMGa及NH3，通过MOCVD法外延生长由u-GaN形成的漂移层108。另外，可以在漂移层108上面，用TMGa，TMAl及NH3，通过MOCVD法外延生长由AlYGa1-YN形成的电子供给层。缓冲层104、沟道层106、漂移层108及电子供给层110的生长温度为1050℃，载气可以使用氢气。
图2B，表示在图2A所示的电子供给层110上面形成了掩膜层114的状态。掩膜层114，比如由非晶硅形成。使用等离子体化学气相沉积(PCVD)法，在电子供给层110上面，形成厚度500nm的非晶硅(a-Si)层。通过使用光刻和CF4气体的干式蚀刻法将所形成的a-Si层形成图案，作为掩膜层114。
图2C，表示形成了凹进部116的状态。在形成了图2B所示的掩膜层114之后，使用溴系气体，用微波等离子工艺进行干式蚀刻，形成凹进部116。所谓微波等离子工艺，是用被微波等离子化后的蚀刻用气体，对对象进行蚀刻的工艺。将电子供给层110及漂移层108的、没用掩膜层114覆盖的部分进行干式蚀刻，深度方向贯通，在漂移层108的下面形成的沟道层106可以在该部分局部露出，形成凹进面128。并且，可以将沟道层106的表面的一部分，进行干式蚀刻，形成沟道层106的凹进面128。
因为通过干式蚀刻法，掩膜层114也同时被蚀刻，所以为了在电子供给层110及在漂移层108的蚀刻中，不将掩膜层114全部蚀刻，而优选掩膜层114具有充分的厚度。溴系的蚀刻用气体，比如，是溴化氢(HBr)。溴系的蚀刻用气体，也可以是溴(Br2)，三溴化硼(BBr3)或这些气体的混合气体。
此后，除去残留的掩膜层114，形成栅极绝缘膜120、源极电极122、漏极电极124、和栅极电极126，作为半导体装置100。可以将SiH4及N2O作为原料气体，用PCVD法形成由SiO2形成的栅极绝缘膜120。可以用氢氟酸除去栅极绝缘膜120的一部分，露出电子供给层110。可以通过剥离法在电子供给层110露出的部分形成源极电极122及漏极电极124。也可以在凹进部116的栅极绝缘膜120上面通过剥离法形成栅极电极126。
图3，是进行微波等离子工艺的干式蚀刻的微波等离子装置250的模式性的剖面图。微波等离子装置250，具有台254、供给微波的天线262、导入微波的介电质256、在介电质和处理基板之间导入蚀刻用气体的淋浴头260、及使用等离子进行处理的处理室258。在台254上面配置处理基板252。
通过从介电质256导入的微波，从淋浴头260导入的溴系气体被等离子化，将处理基板252上面形成的半导体层进行干式蚀刻。天线262，比如，是具有多个缝隙状的孔的平面天线。天线262，可以使用RLSA(径向线缝隙天线)。
比如，在微波等离子工艺中使用频率915MHz的微波。其他，能使用频率900MHz到2.5GHz之间的频率的微波。比如，能使用1.98GHz，或2.45GHz的微波。
图4，是通过图2C所示的工艺形成的、沟道层106的凹进面128的AFM照片。微波等离子工艺，因为均匀性好，所以使沟道层106的凹进面128的算术平均粗糙度Ra为1nm以下，凹进面128的剖面曲线的最大峰高和最大谷深度之差P-V为15nm以下，及，凹进面128的均方根粗糙度RMS变成1.4nm以下。在使用第1实施方式涉及的制造方法制造出的半导体装置中，变成了凹进面128算术平均粗糙度Ra为0.6773nm，剖面曲线的最大峰高和最大谷深度之差P-V为11.61nm，均方根粗糙度RMS为1.235nm。
图5，是作为比较例，用ICP-RIE进行电子供给层110及漂移层108的一部分的蚀刻、以及沟道层106表面的一部分的蚀刻，呈图2C的状态的时候的、凹进面128的AFM照片。凹进面128的算术平均粗糙度Ra为1.1112nm，剖面曲线的最大峰高和最大谷深度之差P-V为16.27nm，均方根粗糙度RMS变成了1.436nm。电感耦合等离子体因为电子温度高，高能离子种撞上凹进面128，所以被蚀刻的表面的凹凸变大。
表1，是用Ｘ射线光电子光谱(XPS)分析了图4所示的凹进面128的元素的组成的结果。作为比较例示出了，电子供给层110及漂移层108一部分，和沟道层106表面的一部分，通过使用了氯气(Cl2)的微波等离子工艺进行干式蚀刻，形成图2C的状态时的、凹进面128的表面组成。在表1中记载为0.0atom%的元素，是用XPS分析检测下限以下的值。
【表1】
Figure BDA00003484024400081
在蚀刻用气体中使用溴系的气体的话，在沟道层的凹进面128中存在的卤素变成3atom%以下。第1实施方式涉及的制造方法中，在蚀刻用气体中使用HBr，在凹进面128中存在的卤素变成了0.2atom%。与此相反，如果蚀刻用气体使用氯系气体的话，则在蚀刻后，将在GaN系半导体表面残留很多的卤素。在表1的比较例中，在凹进面128残留了4.6atom%的氯。这源于氯容易残留在半导体表面。沟道层106的表面如果残留卤原子的话，则载流子的场效应迁移率下降。因此，最好降低沟道层106的表面残留的卤素。
图6A～图6E，表示图1半导体装置100的、本发明的第2实施方式涉及的制造方法。在图6A～图6E中对图1或图2A～图2C赋予同样的符号的要素，可以具有图1或图2A～图2C中说明的要素同样的功能及构成。图6A，是在基板102上面，形成了缓冲层104、沟道层106、漂移层108、及电子供给层110后的状态。
图6B，表示接触于图6A所示的电子供给层110的上面形成了第1牺牲层112的状态。在作为接触第1牺牲层112的下面形成的半导体层的电子供给层110中包含的杂质的固溶度，第1牺牲层112比电子供给层110高。这里，在半导体层的杂质中，包含在半导体层表面被氧化后形成的氧化物，以及在半导体层表面存在的杂质。
电子供给层110可以用AlYGa1-YN形成。在由AlYGa1-YN形成的电子供给层110的表面，蒸气压高的氮选择性地脱离，Al及Ga高于化学计量大量地存在，变成杂质。同时，在由AlYGa1-YN形成的电子供给层110的表面，镓氧化物、铝氧化物等作为杂质存在。在这里，比如，该杂质的固溶度，SiO2比AlYGa1-YN高。因此，第1牺牲层112可以由SiO2形成。
第1牺牲层112，可以与电子供给层110的全面接触。或，为了处理电子供给层110的一部分，可以与电子供给层110的一部分接触形成第1牺牲层112。比如，由SiO2形成的第1牺牲层112，以SiH4及N2O作为原料气体，用PCVD法形成。第1牺牲层112的薄膜厚度，比如，是60nm。
可以对第1牺牲层112及电子供给层110进行退火。退火的温度是600℃以上为好。比如，在氮气氛中，以800℃的温度对第1牺牲层112及电子供给层110进行30分钟的退火。退火可以使用电炉。因为电子供给层110的杂质对第1牺牲层112的固溶度比对电子供给层110的固溶度还高，所以在退火中该杂质从电子供给层110向第1牺牲层112扩散。比如，作为由AlYGa1-YN形成的电子供给层110的杂质的、电子供给层110的表面的镓及镓氧化物向第1牺牲层112扩散。
对第1牺牲层112及电子供给层110退火之后，用湿法工艺除去第1牺牲层112。该湿法工艺中，可以使用相对于电子供给层110能够选择性地湿式蚀刻第1牺牲层112的蚀刻剂。将能选择性地蚀刻SiO2（二氧化硅）的氢氟酸作为蚀刻剂使用。比如，使用将液温控制在23℃的缓冲氢氟酸(buffered oxideetchant)。根据湿蚀刻法，扩散到第1牺牲层112的电子供给层110的杂质，与第1牺牲层112一起被除去。这样，能得到干净且平坦的电子供给层110的表面。
作为变形例，可以反复2次以上形成第1牺牲层112的工序、第1牺牲层112和电子供给层110的退火工序，和除去第1牺牲层112的工序。这样，能够使电子供给层110表面更加干净。
图6C，表示在图6B所示的电子供给层110的上面，形成了掩膜层114的状态。可以由a-Si形成掩膜层114。掩膜层114，可以用图2B所示的掩膜层114同样的方法形成。图6D，表示形成了凹进部116的状态。本例的凹进部116，可以用图2C的凹进部116同样的方法形成。沟道层106的一部分露出，可以形成凹进面128。因为在将电子供给层110及漂移层108的一部分干式蚀刻之前，除去了在电子供给层110表面中的杂质，所以能形成平坦的凹进面128。
图6E，表示形成了第2牺牲层118的状态。接触沟道层106的露出的凹进面128而形成第2牺牲层118。作为与第2牺牲层118的下面接触形成的半导体层的沟道层106中包含的杂质的固溶度，第2牺牲层118比沟道层106高。
沟道层106可以用p型GaN形成。在由p型GaN形成的沟道层106的表面，蒸气压高的氮选择性地脱离后，Ga高于化学计量大量地存在，变成杂质。同时，在由p型GaN形成的沟道层106的表面，作为杂质存在镓氧化物等。再者，这里所说的沟道层的杂质，不包含p型GaN的掺杂剂。比如，该杂质的固溶度，SiO2比p型GaN高。因此，第2牺牲层118可以由SiO2形成。
第2牺牲层118，接触沟道层106露出的凹进面128。第2牺牲层118也可以覆盖被形成图案后的漂移层108及电子供给层110。比如，由SiO2形成的第2牺牲层118，以SiH4及N2O作为原料气体，用PCVD法形成。第2牺牲层118的薄膜厚度，比如，是60nm。
此后，第2牺牲层118及沟道层106的退火，以及第2牺牲层118的去除和第1牺牲层112同样进行。沟道层106的凹进面128的杂质，因为第2牺牲层118及沟道层的退火而向第2牺牲层118扩散。由于该退火，作为沟道层106的杂质的Ga及Ga氧化物等，向第2牺牲层118扩散。该杂质，在用湿法工艺除去第2牺牲层118的时候，与第2牺牲层118一起被除去，能得到干净、且平坦的沟道层106的凹进面128。此后，可以将栅极绝缘膜120与沟道层106的凹进面128、漂移层108的侧面、及电子供给层110的侧面和表面接触并覆盖这些而形成。可以在电子供给层110表面的一部分除去栅极绝缘膜120，并在栅极绝缘膜120被除去的部分形成源极电极122及漏极电极124，制造图1的半导体装置100。
作为变形例，可以反复2次以上形成第2牺牲层118的工序、退火第2牺牲层118和沟道层106的工序、和除去第2牺牲层118的工序。
上述以外的制造方法，是与第1实施方式涉及的制造方法相同的。这样，得到图1的半导体装置100。
第1牺牲层112及第2牺牲层118优选在基板102的温度为500℃以下形成。基板102的温度超过500℃的话，则氮(N)从GaN系半导体脱离，成分偏离化学计量。
第1牺牲层112及第2牺牲层118，不被限定为通过CVD成膜的SiO2，也可以是通过CVD法，溅射，或蒸镀成膜的SiOX(0<X≤2)，AlOX(0<X≤1.5)，SiNX(0<X≤4/3)，GaOX(0<X≤1.5)，HfOX(0<X≤2)，GdOX(0<X≤1.5)，MgOX(0<X≤1)，ScOX(0<X≤1.5)，ZrOX(0<X≤2)，TaOX(0≤X≤2.5)，TiOX(0≤X≤2)，NiOX(0≤X≤1.5)和钒(V)的任意一个以上形成的膜。因为GaN系半导体的杂质对这些材料的固溶度比对GaN系半导体的固溶度还高。
更优选由SiOX(0<X≤2)，AlOX(0<X≤1.5)，SiNX(0<X≤4/3)，GaOX(0<X≤1.5)，HfOX(0<X≤2)，GdOX(0<X≤1.5)，MgOX(0<X≤1)，ScOX(0<X≤1.5)，ZrOX(0<X≤2)，TaOX(0<X≤2.5)，TiOX(0<X≤2)，和NiOX(0<X≤1.5)的任意一个以上形成的第1牺牲层112或第2牺牲层118，可以通过CVD法形成。同时，由Ta，Ti，Ni，及V的任意一个以上形成的第1牺牲层112或第2牺牲层118，可以通过溅射法或蒸镀法形成。
图7，是通过图6D所示的工艺形成的沟道层106的凹进面128的AFM照片。微波等离子工艺均一性优良。同时，通过使用第1牺牲层112的预处理使电子供给层110的表面变得干净且平坦。由此，沟道层106的凹进面128的算术平均粗糙度Ra变为0.5nm以下、凹进面128的剖面曲线的最大峰高和最大谷深度之差P-V变为10nm以下，及，凹进面128的均方根粗糙度RMS变成1.1nm以下。因此，能均一进行电子供给层110及漂移层108的一部分的干式蚀刻。在用第2实施方式涉及的制造方法制造出的半导体装置中，凹进面128的算术平均粗糙度Ra变为0.4322nm、剖面曲线的最大峰高和最大谷深度之差P-V变为5.618nm，均方根粗糙度RMS变成了0.5494nm。
图8，表示用第1及第2实施方式涉及的制造方法制造的半导体装置100的栅极电极126和沟道层106之间的电压-容量特性(C-V特性)。虚线对应于根据第1实施方式制造的半导体装置100，实线对应于根据第2实施方式制造的半导体装置100。C-V特性的测量，在1MHz下进行。栅极电压(Vg)是0V的时候，根据第1实施方式制造的半导体装置100中，C/Cox是0.9。根据第2实施方式制造的半导体装置100中，C/Cox超过0.95。根据第2实施方式制造的半导体装置100的C-V特性曲线的倾斜度，比根据第1实施方式制造的半导体装置100大。这表示，与根据第1实施方式制造的半导体装置100相比，根据第2实施方式制造的半导体装置100，沟道层106和栅极绝缘膜120界面的界面能级密度小。
图9，表示用第1及第2实施方式涉及的制造方法制造的半导体装置100的J-E特性。横轴表示沟道的电场强度，纵轴表示沟道的电流密度。虚线对应于第1实施方式制造的半导体装置100，实线对应于第2实施方式制造的半导体装置100。根据第1实施方式制造的半导体装置100中，从电场强度4.5MV/cm2附近，电流密度开始上升，在11MV/cm2发生击穿现象。以第2实施方式制造的半导体装置100，从电场强度6.5MV/cm2附近电流密度开始上升，发生击穿现象是从电场强度超过12MV/cm2之后。
图10，表示用第1及第2实施方式有关的制造方法制造的半导体装置100的传输特性。虚线对应于第1实施方式制造的半导体装置100，实线对应于第2实施方式制造的半导体装置100。设源极电极122和漏极电极124之间的电压(Vds)为0.1v，设沟道长为6μm，设沟道幅度为0.84mm。沟道长，在图1中，与在源极电极122下形成的漂移层108的靠近栅极电极126一侧的端部和在漏极电极124下形成的漂移层108的靠近栅极电极126一侧的端部之间的长度相对应。在第1实施方式制造的半导体装置100中，栅极电压10V时漏极电流是0.37mA，栅极电压15V时漏极电流是0.7mA。在第2实施方式制造的半导体装置100中，栅极电压10V时漏极电流是0.5mA，栅极电压15V时漏极电流是0.9mA。
图11，表示用第1及第2实施方式有关的制造方法制造的半导体装置100的、载流子的场效应迁移率。黑的四角形对应于第1实施方式制造的半导体装置100，中间白的四角形对应于第2实施方式制造的半导体装置100。设源极电极122和漏极电极124之间的电压(Vds)为0.1V。在第1实施方式制造的半导体装置100，沟道长是30μm以上，载流子的场效应迁移率超过140cm2/Vs，沟道长是50μm，场效应迁移率变成160cm2/Vs。以第2实施方式制造的半导体装置100中，沟道长如果是15μm以上，则载流子的场效应迁移率超过140cm2/Vs，沟道长是30μm，场效应迁移率是170cm2/Vs以上，沟道长是50μm，场效应迁移率变为190cm2/Vs。
图12，是有关本发明的第3实施方式的HFET130(GaN系异质结场效应晶体管)的模式性的剖面图。在图12中赋予和图1同样的符号的要素，可以具有与在图1中曾说明过的要素同样的功能及构成。HFET130，具有基板102、缓冲层104、电子渡越层132，电子供给层110，绝缘层134，源极电极122，漏极电极124，和栅极电极126。作为基板102，可以用把(111)表面作为主表面的硅基板。也能用蓝宝石基板，SiC基板，或GaN基板。缓冲层104形成在基板102上面。缓冲层104可以是由AlGaN形成的半导体层。电子渡越层132形成在缓冲层104上面。电子渡越层132，可以是由GaN形成的半导体层。电子供给层110，形成在电子渡越层132上面。电子供给层110，可以是由Al0.25Ga0.75N形成的半导体层。在电子渡越层132的与电子供给层110的界面附近形成2维电子气。在电子供给层110上面的一部分上形成源极电极122、漏极电极124、和栅极电极126。
HFET130可以如以下所示形成。在以下说明中，使用与图6A～图6E同样的符号说明中说明的要素，可以具有与在图6A～图6E中说明的要素同样的功能及构成。首先，在基板102上面，形成缓冲层104，电子渡越层132，和电子供给层110。此后，接触电子供给层110，形成电子供给层110的杂质的固溶度比电子供给层110高的第1牺牲层。电子供给层110及第1牺牲层退火之后，用湿法工艺除去第1牺牲层。根据这个，除去电子供给层110的杂质，使电子供给层110表面平坦。用了第1牺牲层的预处理，可以和第2实施方式涉及的制造方法和同样进行。
在用第1牺牲层对电子供给层110的表面进行预处理之后，在电子供给层110上面形成绝缘层134。绝缘层134，可以是用CVD法形成的SiO2膜。除去形成源极电极122，漏极电极124，和栅极电极126的部分的绝缘层134。该除去，可以通过使用了溴系蚀刻用气体的微波等离子工艺的干式蚀刻法进行。微波等离子工艺可以和第1实施方式的制造方法和同样进行。通过使用了溴系的蚀刻用气体的微波等离子工艺，电子供给层110的表面变平坦，表面余留的卤素的量变少。在除去了绝缘层134的部分的电子供给层110上面形成源极电极122、漏极电极124、和栅极电极126。源极电极122、漏极电极124、和栅极电极126，可以是用蒸镀法形成的Ti/Al/Au。
在以上的实施方式中，说明了GaN系的MOS型场效应晶体管及GaN系异质结场效应晶体管的制造方法，不过，不受此限定，还可以在使用了含III-V系化合物半导体的、其他的半导体的MOS型场效应晶体管及异质结场效应晶体管上也使用通过第1及第2实施方式涉及的制造方法说明过的牺牲层。比如，在GaAs及AlGaAs等的GaAs系半导体装置中，在GaAs系半导体层的表面，As超过化学计量过剩存在，变成杂质。同时，As氧化物存在于ＧaAs系半导体层的表面。因此，可以在GaAs系半导体层上形成GaAs系半导体层的杂质的固溶度比GaAs系半导体层还高的牺牲层。对GaAs系半导体层及该牺牲层退火后，能够用湿法工艺除去该牺牲层。因此，用牺牲层前处理GaAs系半导体层表面，能使GaAs系半导体层表面干净且平坦。用于GaAs系半导体层的该牺牲层，比如，可以是As的固溶度比GaAs系半导体层高的多晶硅膜，或是非晶硅膜。
同时，可以将使用了微波等离子的蚀刻法和使用了牺牲层的预处理，应用在MISFET、双极晶体管、肖特基二极管及其他的半导体设备的制造方法中。
图13，表示在基板102上面形成了缓冲层104、沟道层106、漂移层108、电子供给层110、和第1牺牲层112的状态。在图13中赋予和图6B同样的符号的要素，可以在图6B中说明过的要素具有同样的功能及构成。在本例中，缓冲层104是交替层积GaN层及AlN层得到的复合层。沟道层106由p型GaN形成。漂移层108由u-GaN形成。电子供给层110由AlYGa1-YN(0<Y<1)形成。第1牺牲层112由厚度60nm的SiO2形成。这个构成，相当于在图6B所示的电子供给层110上面形成了第1牺牲层112的状态。
图14的图表，表示以图13所示的状态，通过SIMS分析测量硅、氧及镓的原子的深度方向分布的结果。在SIMS分析的一次离子中用了铯离子。图表的横轴表示自表面起的深度，纵轴表示离子计数。在图表中，两点划线表示在形成第1牺牲层112并在退火之前进行测量的结果。一点划线表示形成第1牺牲层112并在氮气氛中以800℃温度退火30分钟后的状态下进行测量的结果。用实线表示在退火后，用缓冲氢氟酸除去第1牺牲层112，再一次形成第1牺牲层112后，进行了SIMS分析的结果。此后，用虚线表示以800℃的温度在氮气氛中退火30分钟后，进行了SIMS分析的结果。
从SIMS分析的结果明白，通过退火，Ga原子从由AlYGa1-YN形成的电子供给层110的表面，向由SiO2形成的第1牺牲层112扩散。在这里，在电子供给层110的表面，比化学计量过剩的Ga作为杂质存在，另外，Ga的氧化物作为杂质而存在。SIMS分析的结果，表示该杂质被吸除到第1牺牲层112。这是由于Ga对SiO2的固溶度比对AlYGa1-YN的固溶度还高造成的。
另外，图14表示的SIMS分析的结果，表示形成第1牺牲层112，并对第1牺牲层112及电子供给层110进行退火，此后，通过除去第1牺牲层112而除去电子供给层110的表面的氧化物的情况。该结果，表示通过重复使用了第1牺牲层112的预处理，AlYGa1-YN的杂质的除去进展，使电子供给层110的表面变得干净的情况。
图15，表示在基板102上面形成了将GaN层及AlN层交替层积得到的缓冲层104、由p型GaN形成的沟道层106、和由厚度60nm的SiO2形成的第2牺牲层118的状态。在图15中与图6E赋予同样的符号的要素，可以具有在图6E中所说明的要素同样的功能及构成。该构成，相当于在图6E所示的沟道层106的凹进面128上面形成了第2牺牲层118的状态。
图16图表，表示以图15所示的状态，通过SIMS测量了硅、氧及镓的原子的深度方向分布的结果。SIMS分析与图14所示的分析同样进行。二点划线表示形成第2牺牲层118并在进行退火之前测量的结果。一点划线，表示形成第2牺牲层118，并在氮气氛中以800℃温度退火30分钟后的状态下进行测量的结果。实线表示退火后，用缓冲氢氟酸除去第2牺牲层118，再一次形成第2牺牲层118，进行了SIMS分析的结果。此后，虚线表示以800℃温度在氮气氛中退火30分钟后，进行了SIMS分析的结果。
从SIMS分析的结果明白了，通过退火，Ga原子从由p型GaN形成的沟道层106的表面，向由SiO2形成的第2牺牲层118扩散。在这里，沟道层106的表面，比化学计量过剩的Ga作为杂质存在，同时，Ga的氧化物作为杂质而存在。SIMS分析的结果，表示在第2牺牲层118该杂质被吸除（Gettering）。这是由于Ga对SiO2的固溶度比对p型GaN的固溶度还高造成的。另外，图16所示的SIMS分析的结果，表示形成第2牺牲层118，将第2牺牲层118及沟道层106退火，此后通过除去第2牺牲层118，沟道层106的表面的氧化物被除去。
以上，用实施的方式说明了本发明，不过，本发明的技术范围并不受上述实施方式所记载的范围所限定。熟悉本领域技术者明白可对上述实施方式施加各种变更或改良。根据权利要求的记载可知该施加有各种变更或改良的方式也包含于本发明的技术范围内。
应该注意的是，在权利要求、说明书和附图中表示的装置、系统、程序，和在方法中的动作、次序、步骤，和阶段等的各处理的执行顺序，只要没有特别注明“比…先”、“在…之前”等，或者只要不是后边的处理必须使用前面的处理的输出，就可以以任意的顺序实施。有关权利要求、说明书和附图中的动作流程，为了说明上的方便，说明中使用了“首先”、“其次”、等字样，但即使这样也不意味着以这个程序实施是必须的条件。
附图标记说明
100半导体装置，102基板，104缓冲层，106沟道层，108漂移层，110电子供给层，112牺牲层，114掩膜层，116凹进部，118牺牲层，120栅极绝缘膜，122源极电极，124漏极电极，126栅极电极，128凹进面，130HFET，132电子渡越层，134绝缘层，250微波等离子装置，252处理基板，254台，256介电质，258处理室，260淋浴头，262天线。

Claims (16)

1.一种氮化镓系半导体装置，其特征在于具有：
第1半导体层；
将所述第1半导体层的一部分除去后得到的凹进部；以及
形成在所述第1半导体层之下、由氮化镓系半导体形成的第2半导体层，
在所述凹进部中的、所述第2半导体层的凹进面存在的卤素为3atom%以下。
2.根据权利要求1所述的氮化镓系半导体装置，其中，
所述第2半导体层的、所述凹进面的算术平均粗糙度Ra为1nm以下，所述凹进面剖面曲线的最大峰高和最大谷深度之差P-V为15nm以下，以及所述凹进面的均方根粗糙度RMS为1.4nm以下的任何一个。
3.根据权利要求2所述的氮化镓系半导体装置，其中，
所述第2半导体层的、所述凹进面的算术平均粗糙度Ra为0.5nm以下，所述凹进面的剖面曲线的最大峰高和最大谷深度之差P-V为10nm以下，以及所述凹进面的均方根粗糙度RMS为1.1nm以下的任何一个。
4.根据权利要求1至3项的任何一项所述的氮化镓系半导体装置，其中，
形成与所述第2半导体层的所述凹进面接触的绝缘层。
5.根据权利要求4所述的氮化镓系半导体装置，其中，
所述第2半导体层是沟道层，所述绝缘层为栅极绝缘膜。
6.一种用于制造氮化镓系半导体装置的半导体装置的制造方法，所述制造方法包括以下工序：
第1半导体层形成工序，形成由氮化镓系半导体形成的第1半导体层；以及
凹进部形成工序，使用溴系气体通过微波等离子工艺对所述第1半导体层的一部分进行干式蚀刻，从而形成凹进部。
7.根据权利要求6所述的半导体装置的制造方法，其中，
所述微波等离子工艺是通过微波等离子装置进行的，所述微波等离子装置具有用等离子进行处理的处理室、用于导入微波的介电质、和对所述介电质和所述第1半导体层之间导入蚀刻用气体的淋浴头。
8.根据权利要求6或7所述的半导体装置的制造方法，还包括：
第1牺牲层形成工序，形成与所述第1半导体层接触、所述第1半导体层中包含的杂质的固溶度比所述第1半导体层高的第1牺牲层；
第1退火工序，将所述第1牺牲层及所述第1半导体层进行退火；
第1除去工序，用湿式工艺除去所述第1牺牲层；
在所述凹进部形成工序中，通过所述微波等离子工艺蚀刻所述第1牺牲层被除去后的区域。
9.根据权利要求8所述的半导体装置的制造方法，其中，
在500℃以下形成所述第1牺牲层。
10.根据权利要求8或9所述的半导体装置的制造方法，其中，
所述第1牺牲层是由SiOX(0<X≤2)，AlOX(0<X≤1.5)，SiNX(0<X≤4/3)，GaOX(0<X≤1.5)，HfOX(0<X≤2)，GdOX(0<X≤1.5)，MgOX(0<X≤1)，ScOX(0<X≤1.5)，ZrOX(0<X≤2)，TaOX(0≤X≤2.5)，TiOX(0≤X≤2)，NiOX(0≤X≤1.5)，以及V的任意一个以上形成的。
11.根据权利要求6至10的任何一项所述的半导体装置的制造方法，还包括：
第2半导体层形成工序，在所述第1半导体层之下形成第2半导体层；
在所述凹进部形成工序形成的所述凹进部，沿深度方向贯通所述第1半导体层，所述第2半导体层在所述凹进部部分地露出；
还包括：
第2牺牲层形成工序，形成与所述凹进部中的、所述第2半导体层的露出面接触、所述第2半导体层中包含的杂质的固溶度比所述第2半导体层高的第2牺牲层；
第2退火工序，将所述第2牺牲层及所述第2半导体层退火；以及
第2除去工序，通过湿式工艺除去所述第2牺牲层。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述第2半导体层由氮化镓系半导体形成。
13.根据权利要求12所述的半导体装置的制造方法，其中，
还包括电极层形成工序，形成与第1半导体层电性地连接的源极电极以及漏极电极。
14.根据权利要求12或13所述的半导体装置的制造方法，
在500℃以下形成所述第2牺牲层。
15.根据权利要求12至14任意一项所述的半导体装置的制造方法，所述第2牺牲层是由SiOX(0<X≤2)，AlOX(0<X≤1.5)，SiNX(0<X≤4/3)，GaOX(0<X≤1.5)，HfOX(0<X≤2)，GdOX(0<X≤1.5)，MgOX(0<X≤1)，ScOX(0<X≤1.5)，ZrOX(0<X≤2)，TaOX(0≤X≤2.5)，TiOX(0≤X≤2)，NiOX(0≤X≤1.5)，以及V的任意一个以上形成的。
16.根据权利要求11至15任意一项所述的半导体装置的制造方法，其中，
在形成所述第2牺牲层的工序中，通过CVD法、溅射、或蒸镀使所述第2牺牲层成膜。
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