CN103165415B - 具有偏移部件的半导体器件 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法，包括：在提供的衬底上形成多个线元件。所述多个线元件包括：第一线元件，具有第一宽度的第一区和第二宽度的偏移区。所述第二宽度不同于所述第一宽度。然后形成与多个线部件中的包括偏移区的每一个的侧壁邻接的间隔元件，在偏移区所述间隔元件可被移位。在形成所述间隔元件后，从所述衬底去除从衬底开始的所述多个线元件。在去除所述多个线元件后使用所述间隔元件蚀刻下面的层。本发明还公开了具有偏移部件的半导体器件。

Description

具有偏移部件的半导体器件
优先权数据
本申请要求2011年12月16日提交的、临时申请号为61/576,663、名称为“SEMICONDUCTORDEVICEWITHBIASEDFEATURE”的优先权，该申请的全部公开内容通过引用全部并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及具有偏移部件的半导体器件。
背景技术
集成电路(IC)工业已经历快速增长。IC材料，设计以及制造设备方面的技术进步已经生产了几代IC，其中每代IC具有比前代更小和更复杂的电路。在这些进步的历程中，已经研发出用于实现期望的更小部件尺寸的制造方法。例如，已经研发了减小衬底上部件的间距而不改变使用的光刻技术的方法。
然而，这些方法和技术进步引起了挑战。例如，随着技术节点减少，IC的层间对准变得更关键并且更困难。因此，所期望的是使部件间距减小的器件和方法，同时保持与上方部件的对准。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成多个线元件，包括：
第一线元件，具有第一宽度的第一区和第二宽度的偏移区，所述第二宽度不同于所述第一宽度；
形成与所述多个线部件中的每一个的侧壁邻接的间隔元件；
在形成所述间隔元件后，从所述衬底去除所述多个线元件；
在去除所述多个线元件后使用所述间隔元件蚀刻下面的层。
在可选实施例中，形成所述间隔元件包括在所述衬底上形成材料的共形层以及蚀刻所述共形层以形成所述间隔元件。
在可选实施例中，所述第二宽度小于所述第一宽度。
在可选实施例中，所述方法进一步包括：在所蚀刻的下面的层上形成接触元件。
在可选实施例中，所述方法进一步包括：使用所蚀刻的下面的层作为掩模元件以形成栅极结构；以及在所述栅极结构上形成接触元件。
在可选实施例中，所述接触元件形成在所述栅极结构的偏移区上，所述偏移区被与所述线元件的所述偏移区的侧壁邻接的所述间隔元件限定。
在可选实施例中，所述栅极结构形成在从所述衬底延伸的鳍状件上。
在可选实施例中，形成所述间隔元件包括形成邻接所述第一线元件的第一间隔元件，其中与所述第一线元件的所述偏移区邻接的所述第一间隔元件的第一区与邻接所述第一线元件的所述第一区的所述第一间隔元件的第二区不共线。
在可选实施例中，所述方法进一步包括：使用所述第一间隔元件作为掩模元件以形成在所述衬底上的栅极结构，其中所述栅极结构包括第一区，其与所述栅极结构的第二区不共线，所述栅极结构的所述第一区由所述第一间隔元件的所述第一区限定并且所述栅极结构的所述第二区由所述第二间隔元件的所述第二区限定；以及
在所述栅极结构的所述第一区上形成接触元件。
在可选实施例中，形成间隔元件包括形成邻接所述第一线元件的第一间隔元件，其中与所述第一线元件的所述偏移区邻接的所述第一间隔元件的第一区偏移与所述第一线元件的所述第一区邻接的所述第一间隔元件的第二区。
在可选实施例中，所述方法进一步包括：使用所述第一间隔元件的所述第一区和所述第二区作为掩模元件以蚀刻在所述衬底上设置的所述下面的层。
根据本发明的另一个方面，提供了一种finFET晶体管，包括：
衬底，具有从所述衬底延伸的鳍状件；
形成在所述衬底上的栅极结构，其中所述栅极结构包括：
第一部分和第二部分，其中所述第一部分和第二部分每一个都具有第一边缘和相对的第二边缘，并且其中第一边缘基本共线以及第二边缘基本共线；以及
介于所述第一部分和所述第二部分的偏移部分，所述偏移部分具有第一边缘和第二边缘，其中第一边缘和第二边缘与所述栅极结构的所述第一部分和所述第二部分的第一边缘和第二边缘不共线；以及
接触元件，连接至所述栅极结构的所述偏移部分。
在可选实施例中，所述偏移部分直接覆在所述鳍状件上。
在可选实施例中，所述第一部分包括侧壁，并且其中所述第一部分侧壁接触所述鳍状件的横向侧壁。
在可选实施例中，所述栅极结构包括金属栅电极。
根据本发明的又一个方面，提供了一种半导体器件，包括：
形成在半导体衬底上的栅极结构，其中所述栅极结构包括：
第一部分和第二部分，其中所述第一部分和所述第二部分每一都具有第一边缘和相对的第二边缘，并且其中第一边缘基本共线以及第二边缘基本共线；以及
介于所述第一部分和所述第二部分的偏移部分，所述偏移部分具有第一边缘和第二边缘，其中第一边缘和第二边缘与所述栅极结构的所述第一部分和所述第二部分的第一边缘和第二边缘不共线。
在可选实施例中，所述栅极结构包括金属栅电极。
在可选实施例中，所述半导体器件进一步包括：接触元件，连接至所述栅极结构的所述偏移部分。
在可选实施例中，所述栅极结构接触所述半导体衬底的单一平坦表面。在可选实施例中，所述栅极结构是连续结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于考虑的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1示出了设计诸如IC的半导体器件的实施例的流程图。
图2、图3和图4示出了根据本发明一个或者多个方面的与半导体器件设计关联的图案的实施例的俯视图。
图5是根据本发明一个或者多个方面的制造半导体器件的实施例的流程图。
图6-图11示出了根据方法500的一个或者多个方面的半导体器件600的实施例的剖视图和俯视图。
图12示出了根据方法500一个或者多个方面的finFET器件的实施例的透视图。
图13a和图13b示出了根据方法500一个或者多个方面的另一种晶体管的实施例的剖视图和俯视图。
图14示出了可操作实施图1、2、3、4和/或5一个或者多个方面的信息处理系统(例如，计算机)的实施例。
具体实施方式
应当理解下面公开文本提供了用于实施发明的不同部件的许多不同的实施例，或者例子。下面描述了部件和布置的具体例子以简化本发明。当然，这些仅是例子并且并不旨在限制本发明。而且，在下面考虑书中第一部件形成在第二部件上方或者形成在第二部件上可以包括第一和第二部件直接接触形成的实施例，并且还包括附加部件可以在第一和第二部件之间形成的实施例中，使得第一和第二部件可以不直接接触。为了简便和清楚，各种部件可以不同比例任意绘制。
图1中示出的是设计和提供半导体器件的方法100。图2-图4是根据图1的方法100提供的图案的俯视图。在本申请描述的“图案”可以被提供在布局设计文件(GDSII文件)中，被提供在衬底上形成的光掩模中，和/或以其他合适的形式提供。
在一种实施例中，图1、2、3和/或4描述的半导体器件包括晶体管。在一种实施例中，晶体管是场效应晶体管(FET)，例如FinFET(多栅晶体管)器件，或者它们的部分。在其他实施例中，晶体管可包括具有金属或者多晶硅栅极结构的平面型晶体管。所述方法开始于框102，提供第一图案。第一图案限定了元件的配置，所述元件的配置提供牺牲线结构(或者部件)，也称为杆。例如，在一种实施例中，第一图案可限定牺牲(伪)线结构，其被用于形成间隔元件(例如，邻接牺牲线结构)。间隔元件的宽度和间距可限定半导体器件(例如，finFET器件)的部件(例如，栅极结构)的宽度和间距。提供的间隔元件的宽度和间距可小于利用的光刻工艺的临界尺寸(例如，1/2临界尺寸工艺)。
参考图2的例子，示出了第一图案200。第一图案200包括间隔202被介于之间的多个线元件204。第一图案200可包括任何数目的线元件204。第一图案200可以提供在布局设计文件中。在一种实施例中，第一图案200限定元件(限定牺牲线结构或者杆)的配置。在半导体器件制造期间，这些牺牲线结构可被用于形成间隔元件210(例如，邻接线结构)，并且后续被去除。间隔元件210的宽度和间距可限定半导体器件的部件(例如，栅极结构)的宽度和间距。在一种实施例中，间隔元件限定了晶体管(例如，finFET元件)的部件的一部分(值得注意的是，图2中示出的间隔元件210仅供参考并且图案可不包括限定这些元件的部件。相反，可在线元件204形成在衬底上之后使用制造工艺形成间隔元件210，如下面进一步详述的)。
然后，方法100进行至框104，在框104中，接收限定半导体器件的第二层的第二图案。第二图案可覆盖第一图案(例如，被提供在用于制造半导体器件的掩模组中的后续掩模上)。在一种实施例中，第二图案限定了提供与下面的层或者部件连接的多个部件。在一种实施例中，第二图案限定了接触元件。
再次参考图2的例子，示出了第二图案206覆盖第一图案200。第二图案206包括限定接触元件的多个部件208。在一种实施例中，接触元件208限定了将连接至由牺牲线结构(并且邻接间隔元件)限定的部件(如栅极结构)的接触件，如参考上面参考框102描述的。
框102和104中提供的设计的一种挑战是第二图案与第一图案的对准。换句话说，第二图案(例如，接触件)与第一图案(例如，由邻接牺牲线部件的间隔元件限定的栅极结构)的适当部分对准很重要。在典型的制造工艺中，由于加工和/或设备变化可在期望的对准中存在偏差。
然后，方法100进行到框106，在框106中，第一图案在第二图案下面的区域处被修正(例如，偏移)。在一种实施例中，修正第一图案以说明制造工艺中第一和第二图案之间的失准或者潜在失准。修正或者偏移量或者方向可由指示对准公差的模型和/或实验数据确定。在一种实施例中，偏移值可指示第一图案的修正量或者移位量。偏移值可由模型和/或实验数据确定。
第一图案的修正或者偏移可包括增加和/或减少第一图案的线元件的宽度。偏移可在第二图案下面的区域处实施。修正可包括移位第一图案的线元件的一个或者多个边缘使得其与线元件的边缘的剩余部分不共线(或者不再与剩余部分共线)。可偏移任意数量的线元件。
参考图3的例子，第一图案200(参考上述图2讨论的)已经被修正以提供修正的图案300。修正的图案300包括具有偏移区302的牺牲线元件204。牺牲线元件204具有宽度w1。偏移区302处的牺牲线元件204具有宽度w2。宽度w2不同于宽度w1。在一种实施例中，宽度w2在小于宽度w1大约0纳米(nm)和大约10nm之间。在一种实施例中，宽度w2小于w1大约5nm。如所示例的，宽度w2小于宽度w1，然而，其他实施例是可能的。在一个或者多个这样的实施例，w2可与w1相差小于10nm。偏移区302位于第二图案206之下。在其他实施例中，偏移区302可延伸到第二图案206下面的区域之外。偏移区302示出了牺牲线元件204的区域，在该区域，元件的边缘被偏移使得其与牺牲线元件204的边缘的剩余部分不共线。
值得注意的是牺牲线型形元件204的偏移区302为邻接的间隔元件210提供移位。由于移位，邻接偏移区302的间隔元件210不再与形成的邻接牺牲线元件204的剩余(非偏移)区的间隔元件210共线。
参考图4的例子，第一图案200(参考上述图2描述的)已经被修正以提供修正图案400。修正图案400包括具有偏移区402的牺牲线元件204。牺牲线元件204具有宽度w1。偏移区402处的牺牲线元件204具有宽度w3。宽度w3不同于宽度w1。在一种实施例中，宽度w3在大于w1大约0nm和大约10nm之间。在一种实施例中，宽度w3大于宽度w1大约5nm。如所示的，宽度w3大于宽度w1，然而，其他实施例是可能的。偏移区402位于第二图案206下方。偏移区402可延伸到第二图案206下面的区域之外。值得注意的是修正图案400包括至少一个牺牲线元件204没有偏移的实施例。
值得注意的是牺牲线元件204的偏移区402为邻接的间隔元件210提供移位。由于移位，邻接偏移区402的间隔元件210不再与形成的邻接牺牲线元件204的剩余(非偏移)区的间隔元件210共线。
参考方法100的框106和/或图3和4的实施例描述的修正图案可提供给布局设计文件上。例如，GDSII文件，或者其他合适的技术形式。图案也可形成在光掩模上。光掩模可为衰减相移掩模(att-PSM)，交替式相移掩模(alt-PSM)，无铬相移掩模(CPL)和/或其他合适的掩模类型。光掩模包括衬底。光掩模衬底可为透明衬底，例如，熔融二氧化硅(SiO2)，或者相对无缺陷的石英、氟化钙或者其他合适的材料。光掩模可包括限定第一或者第二图案的衰减材料；衰减材料可包括铬或者其他材料，例如，Au，MoSi，CrN，Mo，Nb2O5，Ti，Ta，MoO3，MoN，Cr2O3，TiN，ZrN，TiO2，TaN，Ta2O5，NbN，Si3N4，ZrN，Al2O3N，Al2O3R，或者它们的组合。在一种实施例中，第一修正图案提供在第一光掩模上并且第二图案提供在第二光掩模上。第一和第二光掩模可以为多个掩模中的两个，所述多个掩模限定用于关联半导体器件的掩模组。
然后，方法100进行到框108，在框108，修正的第一图案和第二图案被用于图案化器件的一层。在一种实施例中，如上面参考图3和图4描述的，修正的第一图案被提供在第一光掩模上。在一种实施例中，如上面参考图3和图4描述的，第二图案被提供在第二光掩模上。形成在光掩模上的修正的第一图案可被用于图案化形成在衬底上的半导体器件的一层。形成在光掩模上的修正的第一图案可被用于图案化半导体器件的另一层，该层形成在衬底上并且覆盖具有第一图案的层。
在一种实施例中，修正的第一图案形成在衬底上并且限定多个杆或者牺牲线结构。牺牲线结构可被使用在如下面参考图5描述的减少间距的制造方法中。在一种实施例中，第二图案形成在衬底上并且限定多个接触元件。接触元件可包括提供与栅极结构和互连部件(例如，多层互连(MLI))连接或者连接在栅极结构和互连部件之间的导电部件。
因此，提供偏移与半导体器件关联的第一图案的部件的设计方法，该偏移基于半导体器件的上覆的第二图案的位置来实现。在一种实施例中，偏移牺牲线结构使得后续制造的间隔元件也将移动其在衬底上的位置。下面参考图5描述了一种实施方法100的设计部件的实施例
现在参考图5，示出了制造半导体器件的方法500。在一种实施例中，半导体器件包括晶体管。在一种实施例中，半导体器件包括一个或者多个finFET器件。图6-图11是根据图5的方法500制造的器件600的实施例的各种视图。应当理解，图6-图11和器件600仅是代表性的而且并不旨在限制本发明。图12示出了具有finFET器件的半导体器件的实施例。图13示出了具有晶体管(例如，平面晶体管)的半导体的实施例。
可理解方法500包括具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤并且仅在本文简要描述。附加步骤可在方法之前，之后，和/或之中实施。相似地，人们可认识到：可从本文描述的方法受益的器件的其他特征
还可理解可由互补金属氧化物半导体(CMOS)技术工艺流程制造半导体器件600的部分，并且因此一些工艺仅在本文简要描述。进一步地，半导体器件600可包括各种其他器件和部件，例如附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等等，但是为了更好理解本发明的发明内容被简化了。半导体器件600包括可互连的多个半导体器件(例如，晶体管)。在一种实施例中，半导体器件600包括晶体管。在又一种实施例中，半导体器件600为finFET器件。
方法500开始于框502，提供衬底。衬底可具有形成在其上多层和/或多个部件。衬底可为提供的半导体衬底，例如半导体晶圆。衬底可包括晶体结构中的硅。在可选的实施例中，衬底可包括元素半导体(例如，锗)或者可包括复合半导体(例如，碳化硅、砷化镓、砷化铟或者磷化铟)。衬底可包括绝缘体上硅(SOI)衬底。衬底可进一步包括形成在衬底上的一层或者多层。可形成的层的例子包括绝缘层，外延层，抗反射涂层，包括多晶硅层的导电层，介电层和/或包括如下面实施例描述的现有技术已知的其他层。
方法100进行到框104，多个线部件形成在衬底上。多个部件可包括多个牺牲线部件，如上面参考方法100的框102中的第一图案描述的。多个部件具有间距。用于本发明目的的间距包括一个部件的宽度加上该部件与下一部件之间的一个间隔的宽度。这种度量标准还可表示为线/间隔，其中“线”包括任何部件(例如，线、接触元件、栅极、通孔、沟槽)的宽度，并且间隔包括一个间隔的宽度。多个部件的每个都包括至少两个基本上垂直的侧壁。
多个线部件包括至少一个已被偏移的线部件。偏移的线部件包括线元件的一个或者多个区与线元件的剩余宽度相比已经增加或者减少宽度的部件。偏移的线部件可基本上与上面参考图1和/或图3和图4讨论的相类似。在一种实施例中，偏移包括通过调整线元件的一个(或者多个)边缘来增加或者减少线元件的宽度。在一种实施例中，偏移量可以在大约0nm和大约10nm之间。线部件的偏移区可包括接触元件后续将形成在此的区域。
可使用合适的光刻工艺形成多个线部件。在一种实施例中，感光材料(例如，光刻胶)形成在衬底上。然后，使用具有穿过光掩模的合适的射线将光刻胶曝光图案下。在一种实施例中，光刻胶被曝光在与上面参考图3描述的第一修正图案300或者与上面参考图4描述的第一修正图案400基本类似的图案下。然后，将曝光的光刻胶烘烤，显影和/或其他适合实施工艺。
参考图6a和图6b的例子，示出了半导体器件600。半导体器件600包括衬底602，设置在衬底602上的多个层606、608和610。多个层606、608和610可包括硬掩模层、抗反射涂层、绝缘层、半导体层、导电层和/或其他层。进一步地，多个层606、608和610仅是示例性的并不旨在限制本发明；衬底602可包括任何数量的层。层606、608和610可包括相互之间具有蚀刻选择比的材料。
硬掩模材料(可包括在一个或者多个层606、608和/或610中)可包括非晶碳材料(amorphouscarbonmaterial)。在其他实施例中，硬掩模材料可包括氧化物、氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料。在另一些实施例中，附加层和/或少数层可在衬底602上。层606、608和/或610可使用本领域已知的常规工艺形成，例如，化学气相沉积(CVD)、氧化、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、常压CVD(APCVD)、原子层沉积(ALD)、低压CVD(LPCVD)、高密度等离子CVD(HDPCVD)、原子层CVD(ALCVD)和/或其他合适的工艺。
多个部件，如示出为元件612a、612b和612c，设置在衬底602上。多个部件612a、612b和612c可包括感光材料，例如，光刻胶。光刻胶部件612a、612b和612c包括宽度W。光刻胶部件612a、612b和612c具有间隔S。间距P包括宽度W和间隔S的和。在一种实施例中，宽度W等于间隔S。
部件612a和612b示出为偏移部件(例如，具有修正宽度的区域)；然而任何数量的偏移部件可以是可能的。偏移部件612a和612b每个都包括具有修正宽度Wm的区域。偏移部件和修正宽度Wm可由用于在衬底上形成部件的图案限定，例如，上面参考图1描述的。
在一种实施例中，宽度Wm不同于宽度W并且大约小于宽度W大约10nm。在一种实施例中，宽度Wm小于宽度W大约5nm。然而，其他实施例是可能的并且在本发明的范围内。值得注意的是，图6b示出了部件612a和612b的偏移，部件612a和612b的偏移通过修正每个部件612a和612b的边缘使得边缘不再共线但是向内移位获得。然而，其他实施例也是可能的。
现在参考图7a和图7b，部件612a、612b和612c被用作掩模元件来蚀刻下面层610(见图6a)以分别形成多个部件702a、702b和702c。在一种实施例中，元件702a、702b和702c为多晶硅。可选的组成成分包括非晶硅。元件702a、702b和702c可以为牺牲线元件或者杆。蚀刻可使用合适的湿蚀刻、干蚀刻、离子体蚀刻和/或其他蚀刻工艺形成。在蚀刻之后，光刻胶部件612a、612b和/或612c可从衬底602剥离。
然后，方法500进行到框506，在框506，形成邻接在框504形成的线部件的每个侧壁的多个间隔元件。间隔元件可使用常规间隔元件形成工艺形成。例如，诸如氧化物材料层可沉积在框504形成的部件的上方并且使用各向异性蚀刻法蚀刻以形成邻接部件侧壁的间隔元件。
在形成间隔元件的实施例中，氧化物层(例如二氧化硅)沉积在原子层沉积(ALD)腔室中。然后，在介电蚀刻器(例如，为蚀刻诸如氧化硅的介电膜设计的等离子体蚀刻器)中蚀刻氧化物层。在其他实施例中，间隔材料可包括氮化硅、碳化硅、氮氧化硅和/或它们的组合。在实施例中，间隔材料层可由本领域已知的常规工艺形成，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、常压CVD(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)，原子层CVD(ALCVD)、ALD和/或本领域已知的其他工艺。然后，形成的间隔材料层可使用本领域已知的干蚀刻工艺蚀刻。
参考图8a和图8b的例子，间隔材料层802形成在衬底上。间隔材料802可为共形层。间隔材料802可包括介电材料，例如，氧化硅、氮化硅、氮氧化硅和/或其他合适的组成成分。在一种实施例中，仅是例子并且不旨在限制本发明，间隔材料层802具有大约10nm的厚度。
参考图9a和图9b的例子，然后，蚀刻间隔材料层802(图8a，图8b)从而形成间隔元件902。间隔元件902被形成为邻接部件702a、702b和702c的侧壁。在一种实施例中，使用多种蚀刻工艺蚀刻间隔材料层802。例如，第一次蚀刻可形成在侧壁上的元件(例如，去除线元件顶部上和衬底表面上的材料)，并且第二次蚀刻可去除间隔元件的端部覆盖物。间隔元件902的形成可进一步包括附加的光刻工艺(例如，以去除间隔元件902的端部覆盖物)。图9b示出了部件702a和702b的偏移区，间隔元件902被移位或者偏移。换句话说，偏移区处的间隔元件902不再与间隔元件902的剩余部分(例如，非偏移区)共线。在本例子中，间隔元件902在偏移区向内偏移或者移位，然而，其他实施例是可能的。
方法500进行到框508，在框508，去除具有第一间距的线部件(并且已经在上面描述的框504中形成)。在一种实施例中，线部件可通过湿蚀刻去除。在框506中形成的间隔元件保留在衬底上。这些间隔元件具有的间距可小于在框504中形成的部件的间距。在一种实施例中，提供的间距可小于适用于方法500的光刻设备的分辨率。根据半导体器件600的设计需求大量其他结构是可能的。在一种实施例中，使用湿蚀刻工艺去除部件。湿蚀刻可包括磷酸蚀刻。
参考图10a和10b的例子，牺牲线元件702a，702b和702c已经从衬底去除，而留下间隔元件902。
然后，方法500进行到框510，在框510，间隔元件被用作掩模元件以蚀刻下面的层。在一种实施例中，间隔元件被用于限定在下面的硬掩模层中的图案。硬掩模材料可包括非晶碳材料。在其他实施例中，硬掩模材料可包括氧化物、氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料。下面的硬掩模层，由于被图案化，然后可被用作掩模元件来蚀刻下面的目标层。在一种实施例中，层被蚀刻以形成多个栅极结构。在另一种实施例中，多晶硅层被蚀刻以形成多个多晶硅栅极结构。这些多晶硅栅极结构可为牺牲或伪栅极结构。例如，多晶硅栅极结构可后续被金属栅极置换。在一种实施例中，栅极结构被形成在从衬底延伸的鳍状件上(例如，为finFET器件提供栅结构)。在可选的实施例中，栅极结构与平面晶体管关联。
参考图11a和图11b的例子，间隔元件902被用作掩模元件以蚀刻下面层608(图10a)从而形成图案1102。在一种实施例中，层608为氧化物硬掩模层，图案1102可被用作掩模元件以蚀刻下面的层和/或衬底。间隔元件902可从衬底602去除。
在一种实施例中，上面参考图6a，6b，7a，7b，8a，8b，9a，9b，10a，10b，11a和11b描述的半导体器件60提供了finFET器件。该finFET器件作为图12的例子示出。在图12的例子中，图案1102被用作掩模元件以将图案引入到层304(见图11a)。在一种实施例中，层304是多晶硅层。层304被蚀刻成多个栅极结构1202。栅极结构1202可包括栅极介电层和/或栅电极。栅极介电层可包括介电材料，例如，氧化硅、氮化硅、氮氧化硅、具有高介电常量(高k)的电介质，和/或它们的组合。高k材料的例子包括氧化铪、氧化锆、氧化铝，二氧化铪-氧化铝(HfO2-Al2O3)合金或者它们的组合。栅极介电层可使用常规工艺形成，例如，光刻、氧化、沉积、蚀刻和/或本领域已知的各种其他工艺。栅电极层包括导电材料。在一种实施例中，栅电极包括多晶硅。在其他实施例中，栅极可以是具有栅电极的金属栅极，其中栅电极包括金属成分。用于形成栅电极的合适的金属例子包括Cu，W，Ti，Ta，TiN，TaN，NiSi，CoSi和/或它们的组合。栅电极材料层可通过本领域已知的常规工艺形成，例如物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)和/或本领域已知的其他工艺(包括光刻和蚀刻工艺)。
在框510形成的栅极结构包括移位或者偏移区(如间隔元件的移位位限定的)。该移位位或偏移区可以是栅极结构的一部分，该设计为后续形成(例如连接至)接触元件。在一个实施例中，提供移位区以说明制造工艺中的对准公差和/或误差(例如，栅极结构和关联的接触元件之间)。移位区可直接覆在自衬底延伸的鳍状件的顶面上。参考图12的例子，示例了在栅极结构1202中的移位区1204。
在一个实施例中，上面参考图6a，6b，7a，7b，8a，8b，9a，9b，10a，10b，11a，和11b描述的半导体器件600提供了晶体管(例如平面晶体管)。这通过图13中的例子示例说明。在图13的例子中，图案1102被用作掩模元件以将图案引入至层304(见图11a)。在一个实施例中，层304是多晶硅层。层304被蚀刻成多个栅极结构1302。栅极结构1302可包括栅极介电层和/或栅电极。在一个实施例中，栅极结构是牺牲或伪栅极结构(如多晶硅)。在一个实施例中，栅极结构1302可以在后续从衬底去除和金属栅电极形成在栅极结构1302的位置中。
栅极结构1302，或者形成在伪栅极结构1302位置处的替换栅极，可包括栅极介电层，栅极介电层具有诸如氧化硅、氮化硅、氮氧化硅、具有高k介电常量(高k)的电介质、和/或它们的组合的介电材料。高k材料的例子包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金，或者它们的组合。栅极介电层可使用常规工艺形成，例如光刻、氧化、沉积、蚀刻和/或现有技术中的各种其他工艺。
栅极结构1302，或者形成在伪栅极结构1302位置处的替换栅极，可包括导电材料。在一个实施例中，栅电极包括多晶硅。在其他的实施例中，栅极结构1302或者去除栅极结构1302后形成的替换栅极可以是具有包括金属成分的栅电极的金属栅极。用于形成栅电极的合适的金属例子包括Cu，W，Ti，Ta，TiN，TaN，NiSi，CoSi和/或它们的组合。栅电极材料层可通过现有已知的常规工艺形成，如物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、增强等离子体化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压CVD、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)、和/或现有已知的包括光刻和蚀刻工艺的其他工艺。
在框510中形成的栅极结构包括移位或者偏移区(如间隔元件的移位限定的)。该移位或者偏移区可以是栅极结构的一部分，该设计为后续形成(如连接至)接触元件。在一个实施例中，提供移位区以说明制造工艺中的对准公差和/或误差(例如，栅极结构和关联的接触元件之间)。移位区可直接覆在自衬底延伸的鳍状件的顶面上。参考图12的例子，移位区1204被示例为在栅极结构1202中。参考图13b的例子，移位区1304被示例为在栅极结构1302中。
然后方法500继续以形成半导体器件的其他部件。在一个实施例中，方法500包括在上面框510描述的栅极结构上形成接触元件。接触元件可形成在通过间隔元件的移位区限定的栅极结构的区域上。接触元件可包括在衬底上蚀刻的通孔，具体地贯通形成在衬底上的一层或多层，例如绝缘层。然后用导电材料填充通孔，导电材料例如是铜、铝、钨、钽、钛、镍、钴、金属硅化物、金属氮化物、多晶硅和/或可能包括耐火层或衬里的其他材料。可使用合适的光刻、蚀刻和/或沉积工艺(例如CVD、PVD、ALD)形成接触元件。接触元件在图13b中示例为部件1304。
在一个实施例中，在框510形成的部件包括牺牲栅极结构。然后方法500可继续(遵循替换栅极工艺)以提供将牺牲栅极结构从衬底去除然后用金属栅极结构(例如包括金属栅电极)替换。牺牲结构的去除提供金属栅极将形成其内的开口，如典型地用替换栅极工艺实施。牺牲栅极结构去除可包括去除伪栅电极和/或伪栅极介电层。牺牲栅极结构可通过诸如NH4OH、稀释HF和/或其他合适蚀刻剂的蚀刻溶液形成。在可选实施例中，可用合适的干蚀刻工艺去除牺牲栅极结构。蚀刻剂的例子包括氟和/或氯基蚀刻剂。去除伪栅极介电层的示例性工艺包括液相或气相稀释HF。
然后，金属栅极结构可形成在通过去除牺牲栅极结构提供的开口中。在一个实施例中，这些开口通过在框510形成的具有移位或偏移区的部件限定。因而，开口包括偏移区(如具有不同宽度的区域)。然后可在开口中形成栅极结构。金属栅极结构可包括界面层、栅极介电层、功函数层、填充金属层和/或其他合适的用于金属栅极结构的材料。在其他的实施例中，金属栅极结构可进一步包括覆盖层、蚀刻停止层和/或其他合适的材料。界面层可包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料层。界面介电层可通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其它合适的工艺形成。栅极介电层可包括二氧化硅或其他合适的电介质。在一个实施例中，栅极介电层是高k介电层，(如上指出的，在可选实施例中，方法100可包括栅极介电层第一工艺，在该第一工艺形成在伪栅电极下的栅极介电层没有去除)。高k介电层可包括氧化铪(HfO2)。可选地，高k介电层可以任选地包括其他高k电介质，例如TiO2，HfZrO，Ta2O3，HfSiO4，ZrO2，ZrSiO2，它们的组合，和/或其他合适的材料。可以通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)和/或其他的合适工艺形成栅极介电层。
示例性p型功函数金属包括TiN，TaN，Ru，Mo，Al，WN，ZrSi2，MoSi2，TaSi2，NiSi2，WN，其他合适的p型功函数材料，或者它们的组合。示例性n型功函数金属包括Ti，Ag，TaAl，TaAlC，TiAlN，TaC，TaCN，TaSiN，Mn，Zr，其他合适的n型功函数材料，或者它们的组合。功函数值与功函数层的材料成分关联，并因此选择第一功函数层的材料以调整它的功函数值使得期望的阈值电压Vt在器件(将形成在对应区域中)中实现。可用CVD、PVD和/或其他合适的工艺沉积功函数层。填充金属层可包括Al，W，或Cu和/或其他合适的材料。填充金属可通过CVD、PVD、电镀和/或其他合适的工艺形成。填充金属可沉积在功函数层的上方并因此填充在通过去除伪栅电极形成的沟槽或开口的剩余部分中。
因此，在一实施例中，在方法500中的框510形成的部件提供牺牲栅极结构，其在后续被去除并且用金属栅极结构替代。由于牺牲栅极结构包括移位或偏移区(如与牺牲线结构的偏移区邻接的间隔元件的移位限定的)。移位或偏移区也存在在后续形成的替换栅极(例如金属栅极)中。移位或偏移区可以是栅极结构的一部分，其中该设计为了接触元件形成到(连接到)栅极结构。在一个实施例中，提供移位区以说明制造工艺中的对准公差和/或误差(例如，在栅极结构和关联的接触元件之间)。参考图13的例子，移位区1304示例为在栅极结构1302中。在一个实施例中，栅极结构1302是通过诸如上述讨论的替换栅极方法形成的金属栅极结构。
当方法500如上面描述的图案化多个栅极部件，本领域普通技术人员将意识到可提供包括器件部件的其他部件，例如包括鳍状件的沟槽、浅沟槽隔离(STI)结构，包括互连件(例如金属线、接触通孔)的线、包括接触元件(包括通孔)的栅极结构和/或现有技术中已知的其他部件。
图14示例了提供所公开实施例的一种系统。示例了用于实施包括本发明在此描述的系统和方法实施例的计算机系统1400的实施例。在一种实施例中，计算机系统1400包括为设计电路或芯片的一个或多个步骤提供的功能，包括实施仿真、验证分析(如DRC、LVS)、参数提取、布局、置放和布线、DFM、和/或其他合适的手段和/或程序。
计算机系统1400包括通过一条或多条总线1402都互连的微处理器1404、输入设备1410、存储设备1406、系统存储器1408、显示器1414和通信设备1412。存储设备1406可以是软盘驱动器、硬盘驱动器、CD-ROM、光线设备或任何其他存储设备。另外，存储设备1406可有能力放入可包含计算机可运行指令的软盘、CD-ROM、DVD-ROM或者其他形式的计算机可读介质。通信设备1412可以是调制解调器、网卡或者其他合适的能够使计算机系统与其他节点通信的设备。应当理解，任何计算机系统1400能够表示多个互连的计算机系统，如个人计算机、大型机、智能手机和/或其他的电话设备。
计算机系统1400包括能够执行机器可读指令的硬件以及用于执行产生期望结果的动作(通常机器可读指令)的软件。软件包括存储在任何存储介质(例如，RAM或者ROM)中的任何机器代码，以及存储在其他存储设备(例如，软盘、闪存或者CDROM)上的机器代码。软件可包括例如源代码或者目标代码。在附加的软件中包含能够在客户机或者服务器中执行的任意指令组。任何硬件和软件的组合可包括计算机系统。系统存储器1408可被设置成存储设计数据库、程序库、技术文件、设计规则、PDK，模型、卡片组(deck)，布局文件和/或使用在半导体器件设计中的其他信息。
计算机可读介质包括无源数据存储，例如，RAM以及半永久数据存储，例如，光盘只读存储器(CD-ROM)。在本发明的一种实施例中可被包含在计算机的RAM中以将标准计算机转换成新的特定计算机器。数据结构由可使本发明实施例实现的数据组织限定。例如，数据结构可提供数据组织，或者可执行代码的组织。数据信号能被携带经过传输介质并且存储和传送各种数据结构，并且因此可被用于传送本发明的实施例。
计算机系统1400可被用于实施本文描述的一种或者多种方法和/或器件。尤其是，计算机系统1400可操作以生成，存储，处理和/或执行与集成电路关联的布局图案(例如，GDSII文件)的其他动作。例如，在一种实施例中，可用计算机系统1400生成、处理和/或存储上述的一种或者多种图案(图2，3，4)。由计算机系统1400提供的图案可以是典型的布局设计文件格式，其被传送到一个或者多个用于制造包括所限定图案的光掩模的其他计算机系统。在其他实施例中，可操作计算机系统1400的部分以接收、生成、存储或者计算与制造工艺中两个部件的偏移量有关的模型或者数据。
总之，本文公开的方法和器件提供了修正包括偏移线部件的布局以说明与上覆部件的对准。例如，牺牲线元件可被偏移使得间隔材料的共形涂层会在偏移处提供移位的图案(例如，偏移或者移位元件)。这可允许使用移位的间隔元件来图案化下面的层使得产生的部件较好地适合与后续形成的部件(例如，与接触元件对准的栅极)进行对准。这种方法与提供“jog(凸出或凹入部)”或者形成为邻接杆的间隔元件的附加宽度相比可以有优势，因为间隔元件图案化不能容易地支持附加宽度。偏移或者移位元件不仅可帮助改善用于上覆部件(例如，接触元件)的接触面积的容限，还可以改善器件性能(例如，Rc)。
因此，在一种实施例中，描述的是包括具有从衬底延伸的鳍状件的衬底。栅极结构形成在鳍状件上。栅极结构包括第一部分和第二部分；第一和第二部分每个都包括第一边缘和相对的第二边缘，其中第一边缘基本上共线并且第二边缘基本上共线。栅极结构还包括介于第一部分和第二部分之间的偏移部分。偏移部分具有第一边缘和第二边缘。第一边缘和第二边缘与多晶硅栅极结构的第一部分和第二部分的第一边缘和第二边缘不共线。换句话说，偏移部分相对于第一和第二部分偏移或者移位。接触元件连接至多晶硅栅极结构的偏移部分。在一种实施例中，栅极结构是连续的，或者换句话说，第一部分、第二部分和偏移部分所有都物理连接。
在一种实施例中描述的是包括设置在其上的栅极结构的一种晶体管。栅极结构包括第一部分和第二部分；第一和第二部分每一个都具有第一边缘和相对的第二边缘，其中第一边缘基本共线并且第二边缘基本共线。栅极结构还包括介于第一部分和第二部分的偏移部分。偏移部分具有第一边缘和相对的第二边缘。第一边缘和第二边缘与栅极结构的第一部分和第二部分的第一边缘和第二边缘不共线。换句话说，偏移部分相对于第一和第二部分偏移或者移位。在一种实施例中，接触元件连接至栅极结构的偏移部分。在一种实施例中，栅极结构式连续的，或者换句话说，第一部分、第二部分和偏移部分所有都物理连接。栅极结构可以是平面晶体管的栅极结构，例如，与下面衬底具有单一界面。
在另一种实施例中，描述了一种方法，该方法包括提供包括多个晶体管的器件的布局。所述布局包括限定多个牺牲线元件的第一层以及限定接触元件的第二层。所述方法继续修正接触元件下面的区域中的多个牺牲线元件的第一牺牲线元件以形成修正的布局。所述布局可被用于制造半导体器件。
还描述了一种制造半导体器件的方法，该方法包括在提供的衬底上形成多个线元件。多个线元件包括具有第一宽度的第一区的第一线元件以及具有第二宽度的偏移区。第二宽度不同于第一宽度。(在一种实施例中，多个线元件是被用于形成减小的间距的牺牲结构)。然后，形成邻接多个线元件的每一个的侧壁的间隔元件。在形成间隔元件以后，从衬底去除从衬底开始的多个线元件。在去除多个线元件后使用间隔元件蚀刻下面的层。

Claims (20)

1.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成多个线元件，其中，所述多个线元件中的每个线元件均是连续的，包括：
第一线元件，具有第一宽度的第一区和第二宽度的偏移区，所述第二宽度不同于所述第一宽度，所述第一区与所述偏移区连接；
形成与所述多个线元件中的每一个的侧壁邻接的，等宽度且部分偏移的间隔元件；
在形成所述间隔元件后，从所述衬底去除所述多个线元件；
在去除所述多个线元件后使用所述间隔元件蚀刻下面的层；
形成等宽度且部分偏移的栅极结构。
2.根据权利要求1所述的方法，其中形成所述间隔元件包括在所述衬底上形成材料的共形层以及蚀刻所述共形层以形成所述间隔元件。
3.根据权利要求1所述的方法，其中所述第二宽度小于所述第一宽度。
4.根据权利要求1所述的方法，进一步包括：
在所蚀刻的下面的层上形成接触元件。
5.根据权利要求1所述的方法，进一步包括：
使用所蚀刻的下面的层作为掩模元件以形成栅极结构；以及
在所述栅极结构上形成接触元件。
6.根据权利要求5所述的方法，其中所述接触元件形成在所述栅极结构的偏移区上，所述偏移区被与所述线元件的所述偏移区的侧壁邻接的所述间隔元件限定。
7.根据权利要求6所述的方法，其中所述栅极结构形成在从所述衬底延伸的鳍状件上。
8.根据权利要求1所述的方法，其中形成所述间隔元件包括形成邻接所述第一线元件的第一间隔元件，其中与所述第一线元件的所述偏移区邻接的所述第一间隔元件的第一区与邻接所述第一线元件的所述第一区的所述第一间隔元件的第二区不共线。
9.根据权利要求8所述的方法，进一步包括：
使用所述第一间隔元件作为掩模元件以形成在所述衬底上的栅极结构，其中所述栅极结构包括第一区，其与所述栅极结构的第二区不共线，所述栅极结构的所述第一区由所述第一间隔元件的所述第一区限定并且所述栅极结构的所述第二区由所述第一间隔元件的所述第二区限定；以及
在所述栅极结构上的所述第一区上形成接触元件。
10.根据权利要求1所述的方法，其中形成间隔元件包括形成邻接所述第一线元件的第一间隔元件，其中与所述第一线元件的所述偏移区邻接的所述第一间隔元件的第一区偏移与所述第一线元件的所述第一区邻接的所述第一间隔元件的第二区。
11.根据权利要求10所述的方法，进一步包括：
使用所述第一间隔元件的所述第一区和所述第二区作为掩模元件以蚀刻在所述衬底上设置的所述下面的层。
12.一种多栅晶体管，包括：
衬底，具有从所述衬底延伸的鳍状件；
形成在所述衬底上的栅极结构，其中所述栅极结构包括：
第一部分和第二部分，其中所述第一部分和第二部分每一个都具有第一边缘和相对的第二边缘，并且其中第一边缘共线以及第二边缘共线；以及
介于所述第一部分和所述第二部分的偏移部分，所述偏移部分具有第一边缘和第二边缘，其中第一边缘和第二边缘与所述栅极结构的所述第一部分和所述第二部分的第一边缘和第二边缘不共线，其中，所述栅极结构的所述第一部分，所述第二部分和所述偏移部分的宽度一致；以及
接触元件，连接至所述栅极结构的所述偏移部分。
13.根据权利要求12所述的多栅晶体管，其中所述偏移部分直接覆在所述鳍状件上。
14.根据权利要求12所述的多栅晶体管，其中所述第一部分包括侧壁，并且其中所述第一部分侧壁接触所述鳍状件的横向侧壁。
15.根据权利要求12所述的多栅晶体管，其中所述栅极结构包括金属栅电极。
16.一种半导体器件，包括：
形成在半导体衬底上的栅极结构，其中所述栅极结构包括：
第一部分和第二部分，其中所述第一部分和所述第二部分每一都具有第一边缘和相对的第二边缘，并且其中第一边缘共线以及第二边缘共线；以及
介于所述第一部分和所述第二部分的偏移部分，所述偏移部分具有第一边缘和第二边缘，其中第一边缘和第二边缘与所述栅极结构的所述第一部分和所述第二部分的第一边缘和第二边缘不共线，其中，所述栅极结构的所述第一部分，所述第二部分和所述偏移部分的宽度一致。
17.根据权利要求16所述的半导体器件，其中所述栅极结构包括金属栅电极。
18.根据权利要求16所述的半导体器件，进一步包括：
接触元件，连接至所述栅极结构的所述偏移部分。
19.根据权利要求16所述的半导体器件，其中所述栅极结构接触所述半导体衬底的单一平坦表面。
20.根据权利要求16所述的半导体器件，其中所述栅极结构是连续结构。
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