CN103140897B - 确定相变存储器的访问信息的方法、装置和系统 - Google Patents

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Abstract

确定描述相变存储器(PCM)器件的访问的访问信息的技术。在一个实施例中，基于PCM单元的最后读取时间、置位阈值电压信息和复位阈值电压漂移确定PCM的最初读取时间，其中最后读取时间和最初读取时间定义对PCM单元进行读取的时间窗。在另一实施例中，基于复位阈值电压漂移确定时间窗扩展。

Description

确定相变存储器的访问信息的方法、装置和系统
背景技术
1.技术领域
本发明总地涉及访问相变存储器器件。更具体地，某些实施例涉及确定描述相变存储器单元的访问的访问信息。
2.背景技术
相变存储器(PCM)使用在与两种不同的晶体结构关联、具有独特电气特性的两个相之间切换的一类材料。更具体地，PCM单元可以多种方式在无定形、无序相和晶体(或多晶)有序相之间改变。这两个相因此关联于值不同的电阻率。
当前，被称为硫族化物或硫属化物（chalcogenic）材料的周期表中VI族元素(例如Te或Se)的合金可以较为有利地用于相变存储器单元。一种有前途的硫族化物形成自Ge、Sb和Te的合金——即Ge2Sb2Te5。相变材料的电阻率在完全置位(晶体)状态和完全复位(无定形)状态之间切换时可变动几个数量级。
计算机组件和/或平台的数据存储和访问速率的改善带来许多要求，这些要求对于总体系统设计而言越来越难以负担，而PCM也未能幸免。用于实现PCM的先前技术——包括确定如何和/或何时能访问PCM单元的技术——日益与系统设计者和工业标准引入的新的、更严格的设计规范相冲突。
附图说明
以解说方式且非限定地在如下附图中示出本发明的多个实施例，在附图中：
图1A是示出根据实施例对其确定访问信息的相变存储器(PCM)单元的框图。
图1B是示出PCM单元电流相关于PCM单元电压的概念表示的曲线图。
图1C是示出PCM单元的阈值电压分布的概念表示的曲线图。
图2A是示出PCM单元的漂移阈值电压分布的概念表示的曲线图。
图2B是示出PCM单元的阈值电压与时间的对数关系的概念表示的曲线图。
图3A是示出根据实施例用于确定访问PCM单元中使用的分界电压的技术的曲线图。
图3B是示出根据实施例用于确定访问PCM中使用的时间窗的技术的曲线图。
图4是示出根据实施例用于确定访问PCM单元中使用的分界电压的技术的曲线图。
图5是示出根据实施例用于确定访问PCM单元中使用的访问信息的计算机系统的元件的方框图。
图6是示出根据实施例用于确定访问PCM单元中使用的访问信息的访问器件的元件的方框图。
图7是示出根据一实施例用于确定访问信息的实施例的方法的流程图。
详细说明
图1示出包括根据实施例对其确定访问信息的相变存储器(PCM)单元102的系统100的挑选出的元件。系统100可包括寄存器、队列、高速缓存、阵列或其它数据存储结构，例如具有一个或多个附加的PCM单元(未示出)。
在一个实施例中，系统100包括耦合至PCM单元102相对两侧以选择性地允许将数据写至PC单元102和/或从PC单元102读取数据的列线105和行线130。列线105和/或行线130各自被称为地址线，其中给定的线可被用来在编程或读取期间对PCM单元102寻址。列线105和/或行线130也被可称为位线和/或字线，这取决于列线105和/或行线130是否或如何用于访问特定的一个PCM单元或多个不同的PCM单元。
PCM单元102（例如在列线105和行线130之间的连续层中）可包括选择性地使PCM单元102与传导电流隔离的双向阈值开关(OTS)110、中间电极115、维持表示具体存储的数据值和OTS110的PCM状态材料120以及底部电极125。要理解，PCM单元102可包括根据各实施例的多种附加和/或替代结构的任何一种，其中这些结构单独或组合地向PCM单元102提供如本文描述的一种或多种阈值电压漂移特性。
在一个实施例中，PCM状态材料120包括相变材料。相变材料可以是具有可通过施加能量（诸如热、光、电压电位或电流）而改变的电气属性(例如电阻、电容等)的材料。相变材料的示例可包括硫族材料或双向材料。
双向材料可以是当施加电压电位、电流、光、热等时经历电子或结构变化并充当半导体的材料。双向材料可用于存储器元件或电子开关。硫族材料可以是包括来自周期表第VI栏的至少一种元素的材料，或者可以是包括氧属元素的一种或多种——例如碲、硫或硒元素中的任何一种——的材料。在一个实施例中，PCM状态材料120可以是碲-锗-锑(TexGeySbz)类材料或GeSbTe合金的硫族元素化合物，尽管各实施例不仅限于此。
PCM状态材料120可通过向PCM状态材料120施加电信号被编程为至少两种存储器状态中的一种，以在基本上晶体状态和基本上无定形状态之间改变PCM状态材料120的相，其中基本上无定形状态的PCM状态材料120的电阻大于基本上晶体状态的PCM状态材料120的电阻。编程PCM状态材料120以改变材料的状态或相可通过向中间电极115和底部电极125施加电压电位来实现，由此产生跨PCM状态材料120的电压电位。电流可响应于所施加的电压电位流过PCM状态材料120的一部分，并可导致对PCM状态材料120的加热。
该加热和后续的冷却可改变PCM状态材料120的存储器状态或相。改变PCM状态材料120的相或状态可改变PCM状态材料120的电气特性。例如，可通过改变PCM状态材料120的相来改变材料的电阻。PCM状态材料120也被称为可编程电阻性材料或简称为可编程材料。
在一个实施例中，可通过将大约3伏施加至电极115并将大约0伏施加于电极125，跨PCM状态材料的一部分施加大约3伏的电压电位差。电流可响应于所施加的电压电位流过PCM状态材料120，并可导致对PCM状态材料120的加热。该加热和后续的冷却可改变PCM状态材料120的存储器状态或相。
在“置位”状态下，PCM状态材料120可处于晶体或半晶体状态，而在“复位”状态下，PCM状态材料120的至少一部分可处于无定形或半无定形状态。处于无定形或半无定形状态的PCM状态材料120的电阻可大于处于晶体或半晶体状态的PCM状态材料120的电阻。要理解，分别将复位和置位与无定形和晶体状态相关联是惯例，并且至少可采用相反的惯例。
使用电流，PCM状态材料120可被加热至相对较高的温度以使PCM状态材料120无定形化并“复位”PCM状态材料120(例如将PCM状态材料120编程至逻辑“0”值)。将PCM状态材料120加热至相对较低的结晶温度可使PCM状态材料120结晶并“置位”PCM状态材料120(例如将PCM状态材料120编程至逻辑“1”值)。可通过改变流过PCM状态材料120体积的电流量和持续时间来实现PCM状态材料120的多个电阻，以存储信息。
存储在PCM状态材料120中的信息可通过测量PCM状态材料120的电阻来读取。例如，可使用电极115、125将读取——诸如“边界”——电压提供给PCM状态材料120，并使用例如感测放大器(未示出)将跨PCM状态材料120的结果读取电压与基准电压进行比较。读取电压可与存储器单元表现出的电阻成比例。因此，较高的电压可指示PCM状态材料120处于相对高的电阻状态，例如“复位”状态，而较低的电压可指示PCM状态材料120处于相对低的电阻状态，例如“置位”状态。
OTS110可用于在PCM状态材料120编程或读取期间访问PCM状态材料120。OTS110可包括双向材料以作为开关操作，该开关根据跨双向材料施加的电压电位的量“截止”或“导通”。截止状态可以是基本上不导电状态，并且导通状态可以是基本上导电状态。例如，OTS110可具有阈值电压并且如果跨OTS110施加低于OTS110的阈值电压的电压电位，则OTS110可保持“截止”或处于相对高电阻状态以使很少或没有电流流过存储器单元。替代地，如果跨OTS110施加高于OTS110的阈值电压的电压电位，则OTS110可“导通”，即工作在相对低电阻状态以使电流流过存储器单元。换句话说，如果跨OTS110施加小于预定电压电位(例如阈值电压)的电压，则OTS110可处于基本上不导电状态。如果跨OTS110施加高于预定电压电位的电压，则OTS110可处于基本上导电状态。OTS110也被称为访问器件或隔离器件。
在一个实施例中，OTS110可包括开关材料（例如硫族或双向材料），并可被称为双向阈值开关，或简称为双向开关。OTS110的开关材料可以是位于两电极之间基本上无定形状态的材料，它可通过施加预定的电流或电压电位在较高电阻“截止”状态(例如大于约10兆欧)和相对较低电阻“导通”状态(例如大约0欧)之间重复地和可逆地切换。在该实施例中，OTS110可以是双端器件，它可具有与处于无定形状态下的相变存储器元件相同的电流-电压(I-V)特征。然而，与相变存储器元件不同，OTS110的开关材料可以不改变相。也就是说，OTS110的开关材料可以不是可编程材料，结果OTS110可以不是能够存储信息的存储器器件。例如，OTS110的开关材料可永久保持无定形，并且I-V特征可在整个工作寿命中保持相同。
图1B是示出给定PCM单元的单元电流152相关于施加至PCM单元的单元电压154的概念表示的曲线图150。更具体地，曲线图150包括当对于跨存储器单元的PCM状态材料施加的电压范围，单元的PCM材料处于晶体或半晶体状态(在这里被称为“置位”状态)时，由PCM单元携带的单元电流的曲线156。曲线156可例如表示当PCM状态材料120处于置位状态时PCM单元102的电流传导特性。曲线图150还包括当对于跨存储器单元的PCM状态材料施加的电压范围，单元的PCM材料处于无定形或半无定形状态(在这里被称为“复位”状态)时，由PCM单元携带的单元电流的曲线158。曲线158可例如表示当PCM状态材料120处于复位状态时PCM单元102的电流传导特性。
如曲线图150所示，单元电压范围154内的置位阈值电压VTH_SET170对应于曲线156中的拐点，在此处由曲线156表示的存储器单元——处于置位状态下的单元——对于单元电压的小变化开始呈现很大的单元电流变化。例如，在低电压或低电场模式下，即在跨PCM单元102施加的电压小于阈值电压(例如VTH_SET170)的情形下，PCM单元102可“截止”或有效地不导电，并表现出相对较高的电阻，例如大于约10兆欧。PCM单元102可保持在截止状态，直到施加可将PCM单元102切换至导电的相对低电阻的“导通”状态的充足电压(例如VTH_SET170)。如果跨PCM单元102施加大于约VTH_SET170的电压电位，则由PCM单元102携带的电流对于所施加电压的小变化会有很大改变。
同样，单元电压范围154内的复位阈值电压VTH_RESET180对应于曲线158中的拐点，在此处由曲线158表示的存储器单元——处于复位状态下的单元——对于单元电压的小变化也开始呈现很大的单元电流变化。例如，如果跨PCM单元102施加大于约VTH_RESET180的电压电位，则由PCM单元102携带的电流对于所施加电压的小变化会有很大改变。
图1C是示出多个PCM单元沿单元电压范围154的电压阈值分布165的概念表示的曲线图160。更具体地，曲线图160示出多个PCM单元的置位阈值电压和复位阈值电压如何沿单元电压范围154分布。
曲线图160的第一分布DSET172表示多个PCM单元在其PCM状态材料各自处于相应的置位状态时的一组示例性置位阈值电压。DSET172可由一个或多个参数表征，这些参数包括但不仅限于一个或多个静态度量(例如分布平均值、中值、标准差等)的多种组合中的任一种。类似地，曲线图160的第二分布DRESET182表示多个PCM单元在其均处于复位状态时的一组示例性复位阈值电压。DRESET182也可由一个或多个参数表征，例如统计度量。
作为示例而非限制，DSET172被图示为以VTH_SET170为中心并具有展宽174，所有的置位阈值电压均落在该展宽174内。作为对比，DRESET182被图示为以VTH_RESET180为中心，具有展宽184。要理解，DSET172和DRESET182中的任何一者或两者沿单元电压范围154的位置和/或形状可根据不同的实施例发生改变。
图2A是示出多个PCM单元的电压阈值分布205如何沿单元电压范围210随时间增加偏移的概念表示的曲线图200。曲线图200可包括例如曲线图160的一些或全部的特征。曲线图200的分布DSET(t1)220表示多个PCM单元中的每一个单元的一组示例性置位阈值电压，其中每一置位阈值电压是针对在对相应的PCM单元断言置位状态之后t1时间单位的。曲线图200的另一分布DRESET(t1)224表示多个PCM单元中的每一个单元的一组示例性复位阈值电压，其中每一复位阈值电压是针对在对相应的PCM单元断言复位状态之后t1时间单位的。
由于PCM系统的双向或其它PCM状态材料中的结构弛豫，置位和复位阈值电压两者均随时间而增加。这种增加在这里被称为阈值电压漂移。在一个实施例中，对由分布DSET(t1)220中的对应置位阈值电压表示的每个PCM单元，在该存储器单元中断言置位状态时，该PCM单元的OTS和/或PCM状态材料将单独或结合地在PCM单元中呈现结构应变程度。该结构应变程度在置位状态断言后将随时间减小，这将造成该PCM单元的置位阈值电压的电压电平向上漂移。当作为组进行考量时，多个PCM单元可例如呈现增加230，该增加230使得在断言置位状态之后t1时间单位的分布DSET(t1)220移动至在断言置位状态后的t2时间单位的分布DSET(t2)222。
同样，对由分布DRESET(t1)224中的对应复位阈值电压表示的每个PCM单元，在该存储器单元中断言复位状态时，PCM单元的OTS和/或PCM状态材料单独或结合地在PCM单元中呈现结构应变程度。该结构应变程度在复位状态断言后将随时间减小，这将造成该PCM单元的复位阈值电压的电压电平向上漂移。当作为组进行考量时，多个PCM单元可例如呈现相似的增加235，该增加235使得在断言复位状态之后的t1时间单位的分布DRESET(t1)224移动至在断言复位状态后的t2时间单位的分布DRESET(t2)226。
图2B是示出PCM单元的复位阈值电压的阈值电压漂移ΔVdriftRESET260的概念表示的曲线图240。ΔVdriftRESET260包括在时间范围250上沿复位阈值电压域VTH_RESET245的变化。相似的阈值电压漂移ΔVdriftSET(未示出)可针对置位阈值电压域VTH_SET的变化沿对数时间标度绘出。在一实施例中，置位阈值电压漂移ΔVdriftSET可具有与ΔVdriftRESET的斜率Rdrift.RESET不同的斜率Rdrift.SET，尽管各实施例不仅限于这个方面。要理解，ΔVdriftRESET260仅是示例性的，并且ΔVdriftRESET260和/或ΔVdriftSET可不同地呈现各种阈值电压值变化的任一种，这些变化与任何多种时间值的对数成线性关系。
基于阈值电压变化——例如复位阈值电压漂移(例如ΔVdriftRESET260)或置位阈值电压漂移(ΔVdriftSET，未示出)——随着时间250的对数线性地变化这一事实，多个实施例确定PCM器件的访问信息。更具体地，根据一个实施例，确定访问信息可包括计算或以其它方式获得表述斜率Rdrift.RESET的信息。
在一个实施例中，阈值电压漂移ΔVdrift的斜率Rdrift可通过设计PCM器件性能的测试而确定。作为解说而非限定，可重复地估算PCM单元(或多个PCM单元)的阈值电压VTH——例如在PCM单元中已断言特定状态(例如置位状态或复位状态)之后的时间t1处，并在断言后的时间t2处再次进行。斜率Rdrift可被计算为例如：
(1)Rdrift=[VTH(t2)–VTH(t1)]/[log(t2)–log(t1)]=[VTH(t2)–VTH(t1)]/[log(t2/t1)].
如果估算是针对具有处于置位状态的PCM状态材料的PCM单元的，则Rdrift是Rdrift.SET值，如果估算是针对处于复位状态的PCM状态材料的PCM单元的，则Rdrift是Rdrift.RESET值。
图3A是示出使用沿单元电压范围310的电压阈值分布305来标识分界电压VDM340的有效值的曲线图300。曲线图300的特征可例如包括曲线图160的相应特征。在一实施例中，分界电压VDM340被确定以用于标识给定的PCM单元是否处于特定状态——例如置位状态或复位状态。为了确定所研究的PCM单元的状态，可以跨PCM单元施加VDM340，例如跨PCM单元的PCM状态材料施加，其中PCM单元携带的结果电流可指示PCM状态材料处于SET状态，而PCM单元不携带电流则指示PCM状态材料处于复位状态。
多个实施例通过将阈值电压漂移的效果考虑在内，确定所使用的VDM340。曲线图300示出对于某个时间tfin的置位阈值电压分布DSET(tfin)，它被给出作为包括PCM单元的PCM器件的性能要求。在一实施例中，tfin表示PCM单元中的数据在该数据已在PCM单元中被断言(例如置位或复位)后必须保持可读的所需最小时间段。
从PCM器件性能的设计测试来看，可以确定，tfin时间单位之后的阈值电压将使该PCM器件的置位阈值电压漂移至DSET(tfin)320。也可从这种设计测试中确定DSET(tfin)320的形状。作为解说而非限定，DSET(tfin)320的形状可被确定为由一个或多个参数表征，诸如平均电压VTH_SET(tfin)322和VTH_SET(tfin)322周围的DSET展宽324，DSET(tfin)320的置位阈值电压停留在该DSET展宽324内。
根据一实施例，通过所确定的DSET(tfin)320，可以标识高于DSET(tfin)320的某些VDM340。作为解说而非限定，VDM340可计算为：
(2.1)VDM>VTH_SET(tfin)+(DSET展宽),或
(2.2)VDM=VTH_SET(tfin)+(DSET展宽)+(ε1)
其中ε1是清楚地辨别PCM单元处于置位状态的某一标称值。在一个实施例中，ε1是例如将通过控制电路和/或存储器阵列寄生效应造成的测得电压变化计入在内所需的电压裕量。将VDM340设定为高于DSET(tfin)320会确保对于由性能要求规定的整个tfin时间单位，VDM340会激活处于置位状态的任一或全部PCM单元。
所确定的DSET(tfin)320和/或关联的VDM340可为PCM器件的复位阈值建立下限。例如，在不冒在置位状态下被错误读取的风险的情况下，PCM单元的VTH_RESET在规定的tfin时间单位期间不能与DSET(tfin)320重叠。为了降低这种风险，多个实施例标识在对最初时间断言复位(或其它)状态之后期满的多个时间单位tinit，在最初时间之前PCM单元不能被读取。
可确定例如tinit的值，以确保最初低于VDM340——例如最初与DSET(tfin)320重叠——的任一和全部复位PCM单元的VTH_RESET在其数据被读取之前已漂移至VDM340之上。在一个实施例中，PCM器件的复位阈值电压分布DRESET(tinit)330以VTH_RESET(tinit)332为中心并具有展宽334。DRESET(tinit)330可通过下列方式被设置在VDM340之上：
(3.1)VTH_RESET(tinit)>VDM+(DRESET展宽),或
(3.2)VTH_RESET(tinit)=VDM+(DRESET展宽)+(ε2)
其中ε2是清楚地辨别PCM单元处于复位状态的某一标称值。在一个实施例中，ε2是例如将通过控制电路和/或存储器阵列寄生效应造成的测得电压变化计入在内所需的电压裕量。将DSET(tfin)320设置成高于VDM340可确保对于在PCM单元中已断言复位状态后超过tinit时间单位，VDM340在其处于复位状态时不激活该PCM单元。
图3B是根据一实施例示出使用沿单元电压范围360的阈值电压漂移和电压阈值分布355来标识PCM单元中数据可被读取的时间窗(tfin-tinit)的曲线图350。曲线图350的特征可例如包括曲线图300的相应特征。
最终的复位阈值电压分布DRESET(tfin)366可针对给定的性能要求tfin来确定。在一实施例中，DRESET(tfin)366被设置成低于或正好等于向PCM单元供电的供电电压VCC375。作为解说而非限定，可通过下列关系来确定DRESET(tfin)的位置：
(4.1)VTH_RESET(tfin)<VCC–(DRESET展宽),或者
(4.2)VTH_RESET(tfin)=VCC–(DRESET展宽)–(ε3)
其中DRESET(tfin)以VTH_RESET(tfin)为中心，并且ε3是清楚地辨别DRESET不包括VCC的某一标称值。在一个实施例中，ε3是例如将通过控制电路和/或存储器阵列寄生效应造成的测得电压变化计入在内所需的电压裕量。要理解，PCM器件的多种附加或替代操作要求中的任一项任何可能影响DRESET(tfin)366的位置。
如前面针对图3A所讨论的，tfin可以是对最初时间tinit确定置位阈值电压分布DSET(tfin)362、分界电压VDM370和复位阈值电压分布DRESET(tinit)364中的一个或多个的基础。更具体地，DSET(tfin)362、VDM370和DRESET(tinit)364可分别对应于DSET(tfin)320、VDM340和DRESET(tinit)330。
可使用所确定的DRESET(tinit)330来确定时间tinit的实际量。作为解说而非限定，DRESET(tfin)366和DRESET(tinit)364之间的差——例如其相应的平均值VTH_RESET(tfin)和VTH_RESET(tinit)之间的差——可确定在时间窗(tfin–tinit)内发生的总复位电压漂移ΔVdrift.RESET380。从ΔVdrift.RESET380可确定tinit385的值，例如通过：
(5)tinit>tfin/10X
其中
(6)X=ΔVdrift.RESET/Rdrift.RESET=[VTH_RESET(tfin)–VTH_RESET(tinit)]/Rdrift.RESET
图4是根据一实施例示出使用沿单元电压范围410的电压阈值分布405来标识扩展时间窗和/或扩展时间窗的第二分界电压VDM’430的曲线图400。曲线图400的特征可例如包括曲线图350的相应特征。曲线图400包括置位阈值电压分布DSET(t1)424、分界电压VDM435以及复位阈值电压分布DRESET(tref)426。在一实施例中，DSET(t1)424、VDM435和DRESET(tref)426的确定可根据本文描述的用于确定DSET(tfin)362、VDM370和DRESET(tinit)364的技术。
多个实施例将用于读取PCM单元中数据的时间窗(tfin–tinit)扩展成较长的时间窗(tfin–t0)，其中t0表示比tinit时间单位更早的新最初时间，它定义了在断言复位(或其它)状态后PCM单元最早何时可读取。在一实施例中，t0是包括PCM单元的PCM器件的另一性能要求，例如需要至少在PCM单元中断言特定状态(例如置位或复位)后t0时间单位使读取可行。
为了避免扩展时间窗的讨论中的混乱，性能要求时间tfin将被表示为时间t1，而之前的最初时间tinit将被表示为时间tref。在一个实施例中，扩展时间窗(t1–t0)是通过在时间窗扩展期间——从t0至tref的时间段——使用较低分界值VDM’430在处于置位状态和处于复位状态的PCM单元之间进行区分来实现的。更具体地，可将VDM’430施加于已在当前时间的最后tref时间单位内断言某种状态(例如置位和/或复位)并且其中PCM单元已处于被断言状态超过t0时间单位的那些PCM单元。
可例如通过将在时间窗(t1–tref)内发生的置位电压漂移ΔVdrift.SET440计入在内，确定VDM’430的值。在一实施例中，可通过DSET(t1)424和DSET(tref)426之间的差——例如其相应的平均值VTH_SET(t1)and VTH_SET(tref)之间的差——来确定ΔVdrift.SET440。作为解说而非限定，可将ΔVdrift.SET440应用于VDM435以确定VDM’430，例如通过如下方式：
(7.1)VDM’>VDM–[用于(t1–tref)的ΔVdrift.SET]=VDM–Rdrift.SET[log(t1/tref)]
(7.2)VDM’=VDM–Rdrift.SET[log(t1/tref)]+(ε4)
其中ε5是清楚地辨别PCM单元处于置位状态的某一标称值。在一个实施例中，ε4是例如将通过控制电路和/或存储器阵列寄生效应造成的测得电压变化计入在内所需的电压裕量。
替代地，可在已通过将ΔVdrift.SET440应用于DSET(t1)424而确定DSET(tref)422之后基于DSET(tref)422确定VDM’430。这种确定可根据下列关系作出：
(8.1)VTH_SET(tref)=VTH_SET(t1)–RDriftSET[log(t1/tref)]
(8.2)VDM’>VTH_SET(tref)+(DSET展宽)
(8.3)VDM’=VTH_SET(tref)+(DSET展宽)+(ε4)
其中DSET(tref)422——已从时间t0的某个先前分布DSET(t0)420漂移的分布——以时间tref的平均VTH_SET(tref)为中心。
在图5中示出根据一实施例用于确定PCM访问信息的计算系统500。要理解，计算系统500仅为解说性的，并可包括实现本文所述技术的各种附加或替代的组件和/或架构中的任一个。系统500可包括各种有线或无线计算系统中的任一种，包括但不仅限于台式计算机、大型机、服务器、个人数字助理(PDA)、膝上计算机或便携计算机、网络平板、无线电话、寻呼机、即时消息设备、数字音乐播放机、数字相机或其它这类设备。系统500可用于和/或耦合至局域网(LAN)、无线LAN(WLAN)、虚拟LAN(VLAN)、因特网、个域网(WPAN)、蜂窝网等中的一个或多个，但是本发明的范围在这方面并不受限。
系统500可包括经由总线550彼此耦合的控制器510、输入/输出(I/O)设备520(例如键区、显示器)、数据存储530、网络接口540以及随机存取存储器(RAM)560。在一个实施例中，电池580或其它电源可向系统500供电。应当理解，本发明的范围不仅限于具有这些组件中任一个或全部的实施例。
控制器510可包括例如一个或多个微处理器、数字信号处理器、微控制器等等。数据存储530可用来存储被发送至系统500或由系统500发送的消息。RAM560也可任选地用于存储在系统500操作期间由控制器510执行的指令，并可用于存储用户数据。
I/O设备520可用来产生消息。系统500可使用网络接口540来向和/或从有线或无线通信网络发送和/或接收消息——例如通过射频(RF)信号。网络接口540的示例可包括天线或无线收发机，例如偶极天线，但是本发明的范围在这一方面并不受限。
图6示出根据一实施例的用以确定一个或多个PCM单元的访问信息的访问器件600的摘选元件。在一个实施例中，访问器件600可包括计算机（诸如计算系统100）或组件(例如处理器、存储器控制器、控制器中枢、存储、RAM、网络接口等)，诸如计算系统100内的一个或多个组件，该计算系统100包括硬件逻辑(例如电路、状态机、数据存储等)和/或软件逻辑(例如通过处理器和存储器执行的程序)以执行本文描述的技术。
在一实施例中，由访问器件600确定的访问信息可确定是否、何时和/或如何访问一个或多个PCM单元——例如读取、刷新、断言到置位状态、断言到复位状态等。例如，访问信息可描述或以其它方式指示可从PCM单元读取数据的时间窗。例如，访问信息可标识或以其它方式指示置位阈值电压(或其分布)和/或复位阈值电压(或其分布)的一个或多个特征以用于确定该时间窗。作为替代或附加，访问信息可标识或以其它方式指示用于访问PCM单元——例如确定PCM单元的当前设置(例如置位状态还是复位状态)——的一个或多个分界电压。要理解，根据多个实施例，可通过访问器件600确定多种附加或替代类型的访问信息。
访问器件600可耦合至外部逻辑(未示出)以接收一个或多个性能要求、操作条件或其它输入数据，以用于确定访问信息。可在访问器件600制造期间提供这些输入数据的一些或全部。作为替代或附加，可在访问器件600工作期间提供这些输入数据的一些或全部，以便例如动态地重新配置所述操作来改善PCM单元的访问。作为解说而非限定，访问器件600可接收描述tfin、t0、VCC、VTH_SET(tfin)等中的一个或多个的输入数据。作为替代或附加，访问器件600可包括评估PCM结构的性能以在本地计算这些输入数据中的一个或多个的逻辑。
访问器件600可包括一个或多个PCM结构(寄存器、队列、高速缓存、缓存器等)，例如存储器单元的PCM阵列650，用以存储例如根据由访问器件600确定的访问信息访问的数据。作为解说而非限定，PCM阵列650可包括行解码器655和列解码器660以有选择地访问Y×X的PCM单元阵列中的单元。作为替代或附加，访问器件600可确定用于访问位于访问器件600远程的一个或多个PCM单元的访问信息——例如，在访问器件600本身不包括PCM结构（诸如PCM阵列650）的情形下。
访问器件600可包括硬件逻辑(例如FPGA、ASIC、状态机等)和/或软件逻辑(例如执行存储器中的程序的处理器)中的一个或多个以产生本文描述的访问信息。这种逻辑可另称为电路逻辑和/或电路，至少就处理器或其它电路处于该逻辑之下的情形而言。
作为解说而非限定，访问器件600可包括阈值电压逻辑610以标识多个PCM单元的阈值电压和/或阈值电压分布的一个或多个特征。这些特征可包括但不仅限于，VTH_SET、VTH_RESET、DSET展宽、DRESET展宽等。在一实施例中，这些特征中的一些或全部可各自专门针对特定相应时间——例如专门针对tfin、tinit、t0等中的一个或多个。
作为附加或替代，访问器件600可包括时间窗逻辑615，用以确定一个或多个时间窗——例如(tfin–tinit)和/或(tfin–t0)，该时间窗定义了可从PCM单元进行读取的最早时间和最晚时间。在一实施例中，时间窗逻辑615可根据本文描述的技术确定时间窗信息——例如基于被提供至访问器件600的输入数据和/或由阈值电压逻辑610提供的阈值电压信息。
作为附加或替代，访问器件600可包括分界电压逻辑620以确定用于读取PCM单元中的数据的一个或多个分界电压——例如VDM和/或VDM’。在一实施例中，分界电压逻辑620可根据本文描述的技术确定分界电压信息——例如基于被提供至访问器件600的输入数据和/或由阈值电压逻辑610提供的阈值电压信息。
作为附加或替代，访问器件600包括根据所确定的访问信息访问PCM结构——例如PCM阵列650——的读/写逻辑625。在一实施例中，读/写逻辑625与PCM阵列650交换地址和/或数据信号640，以对PCM阵列650中的一个或多个位进行读、写、刷新等。在一实施例中，地址和/或数据信号640的定时可基于由时间窗逻辑615提供的时间窗信息。作为替代或附加，读/写逻辑625可提供分界电压信号DM645以确定在评估PCM阵列650的一个或多个位的状态时应用的分界电压——例如其中由分界电压信号DM645指示的电压电平基于由访问器件600确定和/或被提供给访问器件600的阈值电压分布信息。
作为附加或替代，访问器件600可包括定时器逻辑605，用以控制何时允许读/写逻辑625访问特定PCM单元。在一实施例中，访问器件600还包括与定时器逻辑605配合工作的年龄跟踪列表630。随着PCM阵列650中的多个位置被访问，定时器逻辑605可将它们各自的地址信息632以及相应的时戳信息634写至年龄跟踪列表630，该时戳信息634指示访问PCM阵列650中的相应位置的时间。
作为替代或附加，定时器逻辑605可访问时钟或其它基于时间的信息，以便在条目的时戳信息指示它们已留驻在年龄跟踪列表630中长达某一最大时间段时，将条目过时剔出（age out）年龄跟踪列表630中。作为解说而非限定，这些条目可在自从被最后一次访问起经过tref时间单位后被过时剔出年龄跟踪列表630。
在一实施例中，将PCM位置期满剔出年龄跟踪列表630对应于从使用一个分界电压(例如VDM’430)访问该PCM位置转换成使用另一分界电压(例如VDM435)访问该PCM位置。在一替代实施例中，将PCM位置期满剔出年龄跟踪列表630对应于该PCM位置的时间窗的开始，在这种情形下该PCM位置重新可供读取。
在一实施例中，定时器逻辑605可附加地或替代地控制读/写逻辑625以实现刷新机制。作为解说而非限定，定时器逻辑605可引导读/写逻辑625在前一刷新循环的每tfin时间单位内执行刷新循环。这种刷新循环的定时会降低PCM单元的复位阈值电压向上漂移至供电电压电平Vcc的风险，若这种情况发生则PCM单元不再可写。
在一实施例中，通过定时器逻辑605和读/写逻辑625执行的刷新循环包括读取PCM阵列650中的所有数据。读操作使处于置位状态的PCM单元的存储器材料重新初始化至用于其置位阈值电压VTH_SET的较低值。
PCM阵列650中所有数据的读取允许（例如通过读/写逻辑625）标识当前处于复位状态的那些PCM单元。读/写逻辑625可之后再断言所标识的PCM单元的复位状态，从而再初始化至用于其相应复位阈值电压VTH_RESET的较低值。在一实施例中，刷新机制仅对处于复位状态的PCM单元进行再断言，即不会也对处于置位状态的PCM单元进行再断言。这种仅对复位PCM单元的选择性再断言降低了刷新循环的功耗。
图7示出根据一实施例用于确定PCM器件的访问信息的方法700的摘选要素。方法700例如可由访问器件600执行。
在一实施例中，方法700包括在710标识访问PCM单元的最后读取时间，例如tfin。如本文描述的，最后读取时间可作为PCM器件的性能要求来提供和/或可以表示一个或多个PCM单元的复位阈值电压处于或刚好低于某一电压上限——例如向PCM器件的单元供电的供电电压电平Vcc——的时间。
方法700可进一步包括在710标识PCM单元的置位阈值电压信息、与最后读取时间关联的置位阈值电压信息。作为解说而非限定，可例如基于PCM器件性能的设计测试，标识DSET(tfin)、VTH_SET(tfin)和/或Dset展宽中的一个或多个。
方法700可进一步包括在720标识与PCM单元关联的复位阈值电压漂移。在一实施例中，复位阈值电压漂移随着在断言复位状态之后期满的时间的对数而变化。
基于所标识的最后读取时间、置位阈值电压信息和复位阈值电压漂移，方法700可在730确定PCM单元的最初读取时间，其中最后读取时间和最初读取时间定义时间窗，在该时间窗之外不允许使用第一分界电压访问PCM单元。此外，基于在740的确定，方法700可在750产生指示所确定的最初读取时间的输出信号。作为解说而非限定，可发送信号以存储tinit和或时间窗(tfin–tinit)的标识符。
在本文中描述用于操作数据存储设备的技术和架构。在前面的描述中，为了便于说明，阐述了很多具体细节以便提供对特定实施例的透彻理解。然而，对本领域技术人员显而易见的是，某些实施例可在无需这些具体细节的情况下实施。在其他情况下，以框图形式示出结构和设备以避免使说明变得晦涩。
在本说明书中对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的具体特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
以对计算机存储器内数据位的操作的算法和符号表示，来呈现本文描述的一些部分。这些算法描述和表示是计算机领域内技术人员使用的手法，它最有效地将其工作本质传达给本领域内其它技术人员。算法在本文中被一般地构思成达到所要求结果的自恰步骤序列。这些步骤需要对物理量进行物理操控。通常但非必须，这些量采用能被存储、传输、组合、比较、以及以其他方式操控的电信号或磁信号的形式。主要出于常见用途的考虑，将这些信号称为位、值、要素、符号、字符、项、数字等被证明是方便的。
然而，应当铭记，所有这些和类似术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便标记。除非明确指明，否则如从本文描述中显而易见的，可以理解，在全文中，利用诸如“处理”或“计算”或“运算”或“确定”或“显示”等术语的讨论，指的是计算机系统或类似电子计算设备的动作和进程，该计算机系统或类似电子计算设备操纵在该计算机系统的寄存器和存储器内表示为物理（电子）量的数据并将其转换成在该计算机系统存储器或寄存器或其他这样的信息存储、传输或显示设备内类似地表示为物理量的其他数据。
某些实施例还涉及用于执行本文操作的装置。这些装置可专门构造来用于所需目的，或其可包括通用计算机，该通用计算机由存储在该计算机内的计算机程序有选择地激活或重新配置。这种计算机程序可以存储在计算机可读存储介质中，这些计算机可读存储介质例如但不限于任何类型的磁盘，包括软盘、光盘、CD-ROM、磁光盘、只读存储器（ROM）、诸如动态RAM(DRAM)的随机存取存储器（RAM）、EPROM、EEPROM、磁卡或光卡、或适用于存储电子指令且都耦合至计算机系统总线的任何类型的介质。
本文呈现的算法和显示并非固有地相关于任何特定计算机或其他装置。可以将各种通用系统与根据本文教示的程序一起使用，或可以证明构造更专门的装置来实现所要求的方法步骤是方便的。从本文的描述可以预见各种这些系统的所需结构。另外，不参考任何特定编程语言来描述某些实施例。可以理解，可以使用多种编程语言来实现本文所描述的这些实施例的示教。
除了本文描述的，可对所披露的实施例及其实现作出多种修改而不脱离其范围。因此，本文中的示例和范例应当被解释成解说性的，而非限制性的。本发明的范围应当仅参照所附权利要求书予以界定。

Claims (20)

1.一种用于确定相变存储器的访问信息的方法，包括：
标识访问相变存储器PCM单元的最后读取时间；
标识所述PCM单元的置位阈值电压信息，所述置位阈值电压信息与所述最后读取时间相关联；
标识与所述PCM单元相关联的复位阈值电压漂移；
基于所标识的最后读取时间、置位阈值电压信息和复位阈值电压漂移，确定所述PCM单元的最初读取时间，其中所述最后读取时间和所述最初读取时间定义时间窗，在所述时间窗以外不允许使用第一分界电压访问所述PCM单元；以及
产生指示所确定的最初读取时间的输出信号。
2.如权利要求1所述的方法，其特征在于，最初复位阈值电压信息与所述最初读取时间相关联，并且确定所述PCM单元的最初读取时间包括：
将所述PCM单元的最后复位阈值电压信息与所述最后读取时间相关联；
基于所述置位阈值电压信息，确定所述PCM单元的所述最初复位阈值电压信息；
基于所述复位阈值电压漂移以及所述最后复位阈值电压信息和所述最初复位阈值电压信息之间的差异来确定时间差；以及
将所确定的时间差应用于所述最后读取时间以确定所述最初读取时间。
3.如权利要求1所述的方法，其特征在于，还包括基于所述PCM单元的所述置位阈值电压信息，确定所述第一分界电压。
4.如权利要求1所述的方法，其特征在于，还包括：
标识在所述最初读取时间之前的第三读取时间；
标识与所述PCM单元相关联的置位阈值电压漂移；
基于所述第三读取时间、所述置位阈值电压漂移和所述置位阈值电压信息，确定在所述时间窗之前的时间窗扩展，其中对于所述时间窗扩展期间对所述PCM单元的任何访问使用第二分界电压。
5.如权利要求4所述的方法，其特征在于，还包括：
对于一个或多个PCM单元中的每一个，将相应的条目存储在年龄跟踪列表中，所述条目包括指示所述PCM单元和对所述PCM单元的最近访问的时戳的信息；
从所述条目之一的时戳检测所述条目的相应PCM单元的最近访问的年龄大于所述时间窗扩展的大小；以及
响应于所述检测，将所述条目之一从所述年龄跟踪列表中去除。
6.如权利要求5所述的方法，其特征在于，还包括：
从所述年龄跟踪列表确定排除在数据刷新循环之外的PCM单元。
7.如权利要求6所述的方法，其特征在于，所述刷新循环包括：
读取一组PCM单元；
从所述一组PCM单元的读取，标识PCM单元子集，其中所述PCM单元子集中的每一个处于复位状态；以及
仅对所述PCM单元子集中的每一个进行写入，以仅再断言所述PCM单元子集的相应复位状态。
8.一种用于确定相变存储器的访问信息的设备，包括：
用于标识访问相变存储器PCM单元的最后读取时间的装置；
用于标识所述PCM单元的置位阈值电压信息的装置，所述置位阈值电压信息与所述最后读取时间相关联；
用于标识与所述PCM单元相关联的复位阈值电压漂移的装置；
用于基于所标识的最后读取时间、置位阈值电压信息和复位阈值电压漂移，确定所述PCM单元的最初读取时间的装置，其中所述最后读取时间和所述最初读取时间定义时间窗，在所述时间窗以外不允许使用第一分界电压访问所述PCM单元；以及
用于产生指示所确定的最初读取时间的输出信号的装置。
9.如权利要求8所述的设备，其特征在于，最初复位阈值电压信息与所述最初读取时间相关联，并且用于确定所述PCM单元的最初读取时间的装置包括：
用于将所述PCM单元的最后复位阈值电压信息与所述最后读取时间相关联的装置；
用于基于所述置位阈值电压信息，确定所述PCM单元的最初复位阈值电压信息的装置；
用于基于所述复位阈值电压漂移以及所述最后复位阈值电压信息和所述最初复位阈值电压信息之间的差异来确定时间差的装置；以及
用于将所确定的时间差应用于所述最后读取时间以确定所述最初读取时间的装置。
10.如权利要求8所述的设备，其特征在于，还包括用于基于所述PCM的所述置位阈值电压信息，确定所述第一分界电压的装置。
11.如权利要求8所述的设备，其特征在于，还包括：
用于标识在所述最初读取时间之前的第三读取时间的装置；
用于标识与所述PCM单元相关联的置位阈值电压漂移的装置；
用于基于所述第三读取时间、所述置位阈值电压漂移和所述置位阈值电压信息，确定在所述时间窗之前的时间窗扩展的装置，其中对于所述时间窗扩展期间对所述PCM单元的任何访问使用第二分界电压。
12.如权利要求11所述的设备，其特征在于，还包括：
用于对于一个或多个PCM单元中的每一个，将相应的条目存储在年龄跟踪列表中的装置，所述条目包括指示所述PCM单元和对所述PCM单元最近访问的时戳的信息；
用于从所述条目之一的时戳检测所述条目的相应PCM单元的最近访问的年龄大于所述时间窗扩展的大小的装置；以及
用于响应于所述检测，将所述条目之一从所述年龄跟踪列表中去除的装置。
13.如权利要求12所述的设备，其特征在于，还包括：
用于从所述年龄跟踪列表确定排除在数据刷新循环之外的PCM单元的装置。
14.如权利要求13所述的设备，其特征在于，所述刷新循环包括：
读取一组PCM单元；
从所述一组PCM单元的读取标识PCM单元子集，其中所述PCM单元子集中的每一个处于复位状态；以及
仅对所述PCM单元子集中的每一个进行写入，以仅再断言所述PCM单元子集的相应复位状态。
15.一种用于确定相变存储器的访问信息的设备，包括：
用于标识访问相变存储器PCM单元的最后读取时间的电路；
用于标识所述PCM单元的置位阈值电压信息的电路，所述置位阈值电压信息与所述最后读取时间相关联；
用于标识与所述PCM单元相关联的复位阈值电压漂移的电路；
用于基于所标识的最后读取时间、置位阈值电压信息和复位阈值电压漂移确定所述PCM单元的最初读取时间的电路，其中所述最后读取时间和所述最初读取时间定义时间窗，在所述时间窗以外不允许使用第一分界电压访问所述PCM单元；以及
用于产生指示所确定的最初读取时间的输出信号的电路。
16.如权利要求15所述的设备，其特征在于，最初复位阈值电压信息与所述最初读取时间相关联，并且所述用于确定所述PCM单元的最初读取时间的电路包括：
用于将所述PCM单元的最后复位阈值电压信息与所述最后读取时间相关联的电路；
用于基于所述置位阈值电压信息来确定所述PCM单元的所述最初复位阈值电压信息的电路；
用于基于所述复位阈值电压漂移以及所述最后复位阈值电压信息和所述最初复位阈值电压信息之间的差异来确定时间差的电路；以及
用于将所确定的时间差应用于所述最后读取时间以确定所述最初读取时间的电路。
17.如权利要求15所述的设备，其特征在于，还包括用于基于所述PCM单元的所述置位阈值电压信息来确定所述第一分界电压的电路。
18.如权利要求15所述的设备，其特征在于，还包括：
用于标识在所述最初读取时间之前的第三读取时间的电路；
用于标识与所述PCM单元相关联的置位阈值电压漂移的电路；
用于基于所述第三读取时间、所述置位阈值电压漂移和所述置位阈值电压信息确定在所述时间窗之前的时间窗扩展的电路，其中对于所述时间窗扩展期间对所述PCM单元的任何访问使用第二分界电压。
19.如权利要求18所述的设备，其特征在于，还包括：
用于对于一个或多个PCM单元中的每一个将相应的条目存储在年龄跟踪列表中的电路，所述条目包括指示所述PCM单元和对所述PCM最近访问的时戳的信息；
用于从所述条目之一的时戳检测所述条目的相应PCM单元的最近访问的年龄大于所述时间窗扩展的大小的电路；以及
用于响应于所述检测将所述条目之一从所述年龄跟踪列表中去除的电路。
20.如权利要求19所述的设备，其特征在于，还包括：
用于从所述年龄跟踪列表确定排除在数据刷新循环之外的PCM单元的电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374392A (zh) * 2010-09-24 2016-03-02 英特尔公司 确定相变存储器的访问信息的方法、装置和系统

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8607089B2 (en) 2011-05-19 2013-12-10 Intel Corporation Interface for storage device access over memory bus
US9294224B2 (en) 2011-09-28 2016-03-22 Intel Corporation Maximum-likelihood decoder in a memory controller for synchronization
US9342453B2 (en) 2011-09-30 2016-05-17 Intel Corporation Memory channel that supports near memory and far memory access
CN103946813B (zh) 2011-09-30 2017-08-25 英特尔公司 基于使用统计量追踪的远存储器访问信号的生成
EP2761480A4 (en) 2011-09-30 2015-06-24 Intel Corp APPARATUS AND METHOD FOR IMPLEMENTING MULTINIVE MEMORY HIERARCHY ON COMMON MEMORY CHANNELS
WO2013048490A1 (en) 2011-09-30 2013-04-04 Intel Corporation Non-volatile random access memory (nvram) as a replacement for traditional mass storage
CN103946811B (zh) 2011-09-30 2017-08-11 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
WO2013048491A1 (en) 2011-09-30 2013-04-04 Intel Corporation Apparatus, method and system that stores bios in non-volatile random access memory
US9378133B2 (en) 2011-09-30 2016-06-28 Intel Corporation Autonomous initialization of non-volatile random access memory in a computer system
WO2013077867A1 (en) 2011-11-22 2013-05-30 Intel Corporation Access control for non-volatile random access memory across platform agents
CN104106057B (zh) 2011-12-13 2018-03-30 英特尔公司 用非易失性随机存取存储器提供对休眠状态转变的即时响应的方法和系统
WO2013089685A1 (en) 2011-12-13 2013-06-20 Intel Corporation Enhanced system sleep state support in servers using non-volatile random access memory
BR112014013390A2 (pt) 2011-12-20 2017-06-13 Intel Corp redução de potência parcial dinâmica de cache de lado de memória em hierarquia de memória de 2 níveis
CN103999161B (zh) * 2011-12-20 2016-09-28 英特尔公司 用于相变存储器漂移管理的设备和方法
US9448922B2 (en) 2011-12-21 2016-09-20 Intel Corporation High-performance storage structures and systems featuring multiple non-volatile memories
WO2013095559A1 (en) 2011-12-22 2013-06-27 Intel Corporation Power conservation by way of memory channel shutdown
US9396118B2 (en) 2011-12-28 2016-07-19 Intel Corporation Efficient dynamic randomizing address remapping for PCM caching to improve endurance and anti-attack
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
TWI571872B (zh) * 2013-06-21 2017-02-21 旺宏電子股份有限公司 相變化記憶體、其寫入方法及其讀取方法
US9582190B2 (en) * 2014-05-13 2017-02-28 Nxp B.V. Time management using time-dependent changes to memory
US10438658B2 (en) * 2014-12-26 2019-10-08 Intel Corporation Refresh logic to refresh only memory cells having a first value
US9379321B1 (en) * 2015-03-20 2016-06-28 Intel Corporation Chalcogenide glass composition and chalcogenide switch devices
US10204047B2 (en) 2015-03-27 2019-02-12 Intel Corporation Memory controller for multi-level system memory with coherency unit
KR102514350B1 (ko) * 2015-03-31 2023-03-28 소니 세미컨덕터 솔루션즈 가부시키가이샤 스위치 소자 및 기억 장치
US10073659B2 (en) 2015-06-26 2018-09-11 Intel Corporation Power management circuit with per activity weighting and multiple throttle down thresholds
US10387259B2 (en) 2015-06-26 2019-08-20 Intel Corporation Instant restart in non volatile system memory computing systems with embedded programmable data checking
US10108549B2 (en) 2015-09-23 2018-10-23 Intel Corporation Method and apparatus for pre-fetching data in a system having a multi-level system memory
US10261901B2 (en) 2015-09-25 2019-04-16 Intel Corporation Method and apparatus for unneeded block prediction in a computing system having a last level cache and a multi-level system memory
US10185501B2 (en) 2015-09-25 2019-01-22 Intel Corporation Method and apparatus for pinning memory pages in a multi-level system memory
US9792224B2 (en) 2015-10-23 2017-10-17 Intel Corporation Reducing latency by persisting data relationships in relation to corresponding data in persistent memory
US10033411B2 (en) 2015-11-20 2018-07-24 Intel Corporation Adjustable error protection for stored data
US10095618B2 (en) 2015-11-25 2018-10-09 Intel Corporation Memory card with volatile and non volatile memory space having multiple usage model configurations
US9747041B2 (en) 2015-12-23 2017-08-29 Intel Corporation Apparatus and method for a non-power-of-2 size cache in a first level memory device to cache data present in a second level memory device
KR102314828B1 (ko) 2016-03-04 2021-10-19 에스케이하이닉스 주식회사 온도 보상형 저항성 메모리 장치
US10007606B2 (en) 2016-03-30 2018-06-26 Intel Corporation Implementation of reserved cache slots in computing system having inclusive/non inclusive tracking and two level system memory
US10185619B2 (en) 2016-03-31 2019-01-22 Intel Corporation Handling of error prone cache line slots of memory side cache of multi-level system memory
US10120806B2 (en) 2016-06-27 2018-11-06 Intel Corporation Multi-level system memory with near memory scrubbing based on predicted far memory idle time
US9978442B2 (en) * 2016-09-07 2018-05-22 Qualcomm Incorporated Lower power high speed decoding based dynamic tracking for memories
US10915453B2 (en) 2016-12-29 2021-02-09 Intel Corporation Multi level system memory having different caching structures and memory controller that supports concurrent look-up into the different caching structures
CN106601911B (zh) * 2016-12-30 2019-03-01 中国科学院上海微系统与信息技术研究所 Ge-Se-Al OTS材料、OTS选通器单元及其制备方法
US10445261B2 (en) 2016-12-30 2019-10-15 Intel Corporation System memory having point-to-point link that transports compressed traffic
KR102646755B1 (ko) 2017-01-06 2024-03-11 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
KR20180083619A (ko) 2017-01-13 2018-07-23 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
US10304814B2 (en) 2017-06-30 2019-05-28 Intel Corporation I/O layout footprint for multiple 1LM/2LM configurations
US10083751B1 (en) 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US11188467B2 (en) 2017-09-28 2021-11-30 Intel Corporation Multi-level system memory with near memory capable of storing compressed cache lines
US10310989B2 (en) * 2017-09-29 2019-06-04 Intel Corporation Time tracking with patrol scrub
US10860244B2 (en) 2017-12-26 2020-12-08 Intel Corporation Method and apparatus for multi-level memory early page demotion
US11099995B2 (en) 2018-03-28 2021-08-24 Intel Corporation Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory
KR20200000904A (ko) 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto
US11055228B2 (en) 2019-01-31 2021-07-06 Intel Corporation Caching bypass mechanism for a multi-level memory
US10861539B1 (en) * 2019-08-21 2020-12-08 Micron Technology, Inc. Neural network memory
CN111554399B (zh) * 2020-05-25 2023-07-25 出门问问信息科技有限公司 一种重置方法和装置、电子设备和计算机存储介质
KR20220049650A (ko) * 2020-10-14 2022-04-22 삼성전자주식회사 메모리 장치
US11501831B2 (en) * 2020-11-05 2022-11-15 Sandisk Technologies Llc Power off recovery in cross-point memory with threshold switching selectors
US11894037B2 (en) 2022-04-12 2024-02-06 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841558A (zh) * 2005-03-30 2006-10-04 奥沃尼克斯股份有限公司 读相变存储器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
KR100634330B1 (ko) * 2002-08-14 2006-10-16 인텔 코포레이션 구조적인 위상 변화 메모리 셀의 동작 방법, 집적 회로 및장치
US6791102B2 (en) 2002-12-13 2004-09-14 Intel Corporation Phase change memory
US6795338B2 (en) 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US7308067B2 (en) 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
US7135696B2 (en) 2004-09-24 2006-11-14 Intel Corporation Phase change memory with damascene memory element
US7391642B2 (en) 2005-01-25 2008-06-24 Intel Corporation Multilevel programming of phase change memory cells
KR100655443B1 (ko) * 2005-09-05 2006-12-08 삼성전자주식회사 상변화 메모리 장치 및 그 동작 방법
EP1883113B1 (en) * 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Phase change memory device
KR100781550B1 (ko) 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
US7796424B2 (en) 2007-06-21 2010-09-14 Qimonda North America Corp. Memory device having drift compensated read operation and associated method
KR100905170B1 (ko) * 2007-08-10 2009-06-29 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR20090117464A (ko) 2008-05-09 2009-11-12 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7864566B2 (en) * 2008-07-02 2011-01-04 International Business Machines Corporation Phase change memory programming method without reset over-write
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US7929338B2 (en) * 2009-02-24 2011-04-19 International Business Machines Corporation Memory reading method for resistance drift mitigation
US8649212B2 (en) * 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841558A (zh) * 2005-03-30 2006-10-04 奥沃尼克斯股份有限公司 读相变存储器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374392A (zh) * 2010-09-24 2016-03-02 英特尔公司 确定相变存储器的访问信息的方法、装置和系统
CN105374392B (zh) * 2010-09-24 2018-04-13 英特尔公司 确定相变存储器的访问信息的方法、装置和系统

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