JP5433878B2 - 相変化メモリのアクセス情報を決定する方法、装置、およびシステム - Google Patents
相変化メモリのアクセス情報を決定する方法、装置、およびシステム Download PDFInfo
- Publication number
- JP5433878B2 JP5433878B2 JP2013530382A JP2013530382A JP5433878B2 JP 5433878 B2 JP5433878 B2 JP 5433878B2 JP 2013530382 A JP2013530382 A JP 2013530382A JP 2013530382 A JP2013530382 A JP 2013530382A JP 5433878 B2 JP5433878 B2 JP 5433878B2
- Authority
- JP
- Japan
- Prior art keywords
- threshold voltage
- pcm
- time
- pcm cell
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 35
- 230000015654 memory Effects 0.000 title claims description 34
- 230000004044 response Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims 3
- 239000000463 material Substances 0.000 description 86
- 150000004770 chalcogenides Chemical class 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000012782 phase change material Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910052714 tellurium Inorganic materials 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 150000001787 chalcogens Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910021476 group 6 element Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
(1)Rdrift=[VTH(t2)−VTH(t1)]/[log(t2)−log(t1)]=[VTH(t2)−VTH(t1)]/[log(t2/t1)]
Rdriftは、SET状態のPCM状態材料を有するPCMセルの評価では、Rdrift.SET値であり、RESET状態のPCM状態材料を有するPCMセルの評価では、Rdrift.RESET値である。
(2.1)VDM≧VTH_SET(tfin)+(DSET広がり)、または、
(2.2)VDM=VTH_SET(tfin)+(DSET広がり)+(ε1)
ここで、ε1は、PCMセルがセット状態にあることを明確に識別するための所定の公称値である。一つの実施形態では、ε1は、たとえば、制御回路および/またはメモリアレイの寄生(parasitics)に起因する測定電圧の変動を説明するのに必要な電圧マージンである。VDM340をDSET(tfin)320より高く設定することにより、SET状態にあるPCMセルのいずれもが、性能要件により規定されるtfin時間単位の全体にわたり、VDM340によって活性化されることが保証される。
(3.1)VTH_RESET(tinit)≧VDM+(DRESET広がり)、または
(3.2)VTH_RESET(tinit)=VDM+(DRESET広がり)+(ε2)
ここで、ε2は、PCMセルがRESET状態にあることを明確に識別するための所定の公称値である。一つの実施形態では、ε2は、とえば、制御回路および/またはメモリアレイの寄生に起因する測定電圧の変動を説明するのに必要な電圧マージンである。DSET(tfin)320をVDM340より高く設定することにより、PCMセルにRESET状態がアサートされた後、tinit時間単位より長時間にわたり、当該PCMセルは、当該RESET状態にある間は、VDM340によって活性化されないことが保証されうる。
(4.1)VTH_RESET(tfin)≦VCC−(DRESET広がり)、または、
(4.2)VTH_RESET(tfin)=VCC−(DRESET広がり)−(ε3)
ここで、DRESET(tfin)は、VTH_RESET(tfin)を中心としており、ε3は、DRESETがVCCを含まないことを明確に識別するための所定の公称値である。一つの実施形態では、ε3は、たとえば、制御回路および/またはメモリアレイの寄生(parasitics)に起因する測定電圧の変動を説明するのに必要な電圧マージンである。PCM装置の多様な追加的もしくは代替的な動作要件のいずれによってもDRESET(tfin)366の配置が影響されうることは理解されよう。
(5)tinit≧tfin/10X
ここで、
(6)X=ΔVdrift.RESET/Rdrift.RESET=[VTH_RESET(tfin)−VTH_RESET(tinit)]/Rdrift.RESET
(7.1)VDM'≧VDM−[(t1−tref)のΔVdrift.SET]=VDM−Rdrift.SET[log(t1/tref)]
(7.2)VDM'=VDM−Rdrift.SET[log(t1/tref)]+(ε4)
ここで、ε4は、PCMセルがSET状態にあることを明確に識別するための所定の公称値である。一つの実施形態では、ε4は、たとえば、制御回路および/またはメモリアレイの寄生に起因する測定電圧の変動を説明するのに必要な電圧マージンである。
(8.1)VTH_SET(tref)=VTH_SET(t1)−RDriftSET[log(t1/tref)]
(8.2)VDM'≧VTH_SET(tref)+(DSET広がり)
(8.3)VDM'=VTH_SET(tref)+(DSET広がり)+(ε4)
ここで、t0における以前の分布DSET(t0)420からドリフトしてきた分布であるDSET(tref)422は、時刻trefにおいて平均値VTH_SET(tref)を中心とする。
Claims (20)
- 相変化メモリ(PCM)セルにアクセスする最終読み出し時刻を特定する段階と、
前記最終読み出し時刻に対応付けられた、前記PCMセルのセット閾値電圧情報を特定する段階と、
前記PCMセルに対応付けられたリセット閾値電圧ドリフトを特定する段階と、
特定した前記最終読み出し時刻、前記セット閾値電圧情報、および前記リセット閾値電圧ドリフトに基づいて、前記PCMセルの初期読み出し時刻を決定する段階と、
決定した前記初期読み出し時刻を示す出力信号を生成する段階と
を備え、
前記最終読み出し時刻および前記初期読み出し時刻は時間ウィンドウを規定し、前記時間ウィンドウの期間外では、第1限界電圧を用いて前記PCMセルにアクセスすることができない
方法。 - 前記初期読み出し時刻には、初期リセット閾値電圧情報が対応付けられ、
前記PCMセルの前記初期読み出し時刻を決定する前記段階は、
前記PCMセルの最終リセット閾値電圧情報を前記最終読み出し時刻に対応付ける段階と、
前記セット閾値電圧情報に基づいて、前記PCMセルの初期リセット閾値電圧情報を決定する段階と、
前記リセット閾値電圧ドリフトに基づく時間差、および前記最終リセット閾値電圧情報と前記初期リセット閾値電圧情報との差を決定する段階と、
決定した前記時間差を前記最終読み出し時刻に適用して、前記初期読み出し時刻を決定する段階と
を有する
請求項1に記載の方法。 - 前記PCMセルの前記セット閾値電圧情報に基づいて、前記第1限界電圧を決定する段階をさらに備える請求項1に記載の方法。
- 前記初期読み出し時刻より前の第3読み出し時刻を特定する段階と、
前記PCMセルに対応付けられたセット閾値電圧ドリフトを特定する段階と、
前記第3読み出し時刻、前記セット閾値電圧ドリフト、および前記セット閾値電圧情報に基づいて、前記時間ウィンドウを前へと延長する時間ウィンドウ延長期間を決定する段階と
をさらに備え、
前記時間ウィンドウ延長期間の間は、前記PCMセルに対するいかなるアクセスにも、第2限界電圧を用いる
請求項1に記載の方法。 - 一つ以上のPCMセルのそれぞれについて、前記PCMセルを示す情報と、前記PCMセルに対する最近時のアクセスを示すタイムスタンプとを含むエントリを、経過追跡リスト(age tracking list)に記憶する段階と、
前記エントリのうちの一つに含まれる前記タイムスタンプから、前記PCMセルに対する前記最近時のアクセスからの経過時間(age)が、前記時間ウィンドウ延長期間の長さより長いことを検出する段階と、
前記検出に応答して、前記経過追跡リストから前記エントリのうちの前記一つを削除する段階と
をさらに備える請求項4に記載の方法。 - データリフレッシュサイクルから除外すべきPCMセルを、前記経過追跡リストから決定する段階をさらに備える請求項5に記載の方法。
- 前記リフレッシュサイクルでは、
一セットのPCMセルを読み出し、
前記一セットのPCMセルの前記読み出しから、それぞれがリセット状態にある一サブセットのPCMセルを特定し、
前記一サブセットのPCMセルのそれぞれに対してだけ書き込みを実行して、前記一サブセットのPCMセルのそれぞれの前記リセット状態を再アサートする
請求項6に記載の方法。 - コンピュータに、
相変化メモリ(PCM)セルにアクセスする最終読み出し時刻を特定する手順と、
前記最終読み出し時刻に対応付けられた、前記PCMセルのセット閾値電圧情報を特定する手順と、
前記PCMセルに対応付けられたリセット閾値電圧ドリフトを特定する手順と、
特定された前記最終読み出し時刻、前記セット閾値電圧情報、および前記リセット閾値電圧ドリフトに基づいて、前記PCMセルの初期読み出し時刻を決定する手順と、
決定した前記初期読み出し時刻を示す出力信号を生成する手順と
を実行させるためのプログラムであって、
前記最終読み出し時刻および前記初期読み出し時刻は時間ウィンドウを規定し、前記時間ウィンドウの期間外では、第1限界電圧を用いて前記PCMセルにアクセスすることができない
プログラム。 - 前記初期読み出し時刻には、初期リセット閾値電圧情報が対応付けられ、
前記PCMセルの前記初期読み出し時刻を決定する手順は、
前記PCMセルの最終リセット閾値電圧情報を前記最終読み出し時刻に対応付ける手順と、
前記セット閾値電圧情報に基づいて、前記PCMセルの初期リセット閾値電圧情報を決定する手順と、
前記リセット閾値電圧ドリフトに基づく時間差、および前記最終リセット閾値電圧情報と前記初期リセット閾値電圧情報との差を決定する手順と、
決定した前記時間差を前記最終読み出し時刻に適用して前記初期読み出し時刻を決定する手順と
を有する
請求項8に記載のプログラム。 - コンピュータに、前記PCMセルの前記セット閾値電圧情報に基づいて、前記第1限界電圧を決定する手順をさらに実行させる請求項8に記載のプログラム。
- コンピュータに、
前記初期読み出し時刻より前の第3読み出し時刻を特定する手順と、
前記PCMセルに対応付けられたセット閾値電圧ドリフトを特定する手順と、
前記第3読み出し時刻、前記セット閾値電圧ドリフト、および前記セット閾値電圧情報に基づいて、前記時間ウィンドウを前へと延長する時間ウィンドウ延長期間を決定する手順と
をさらに実行させ、
前記時間ウィンドウ延長期間の間は、前記PCMセルに対するいかなるアクセスにも、第2限界電圧を用いる
請求項8に記載のプログラム。 - コンピュータに、
一つ以上のPCMセルのそれぞれについて、前記PCMセルを示す情報と、前記PCMセルに対する最近時のアクセスを示すタイムスタンプとを含むエントリを、経過追跡リスト(age tracking list)に記憶する手順と、
前記エントリのうちの一つに含まれる前記タイムスタンプから、前記一つのエントリの前記PCMセルに対する前記最近時のアクセスからの経過時間(age)が、前記時間ウィンドウ延長期間の長さより長いことを検出する手順と、
前記検出に応答して、前記経過追跡リストから前記エントリのうちの前記一つを削除する手順と
をさらに実行させる請求項11に記載のプログラム。 - コンピュータに、データリフレッシュサイクルから除外すべきPCMセルを、前記経過追跡リストから決定する手順をさらに実行させる請求項12に記載のプログラム。
- 前記リフレッシュサイクルでは、
一セットのPCMセルを読み出し、
前記一セットのPCMセルの前記読み出しから、それぞれがリセット状態にある一サブセットのPCMセルを特定し、
前記一サブセットのPCMセルのそれぞれに対してだけ書き込みを実行して、前記一サブセットのPCMセルのそれぞれの前記リセット状態を再アサートする
請求項13に記載のプログラム。 - 相変化メモリ(PCM)セルにアクセスする最終読み出し時刻を特定する回路と、
前記最終読み出し時刻に対応付けられた、前記PCMセルのセット閾値電圧情報を特定する回路と、
前記PCMセルに対応付けられたリセット閾値電圧ドリフトを特定する回路と、
特定された前記最終読み出し時刻、前記セット閾値電圧情報、および前記リセット閾値電圧ドリフトに基づいて、前記PCMセルの初期読み出し時刻を決定する回路と、
決定された前記初期読み出し時刻を示す出力信号を生成する回路と
を備え、
前記最終読み出し時刻および前記初期読み出し時刻は時間ウィンドウを規定し、前記時間ウィンドウの期間外では、第1限界電圧を用いて前記PCMセルにアクセスすることができない
装置。 - 前記初期読み出し時刻には、初期リセット閾値電圧情報が対応付けられ、
前記PCMセルの前記初期読み出し時刻を決定する前記回路は、
前記PCMセルの最終リセット閾値電圧情報を前記最終読み出し時刻に対応付ける回路と、
前記セット閾値電圧情報に基づいて、前記PCMセルの初期リセット閾値電圧情報を決定する回路と、
前記リセット閾値電圧ドリフトに基づく時間差、および前記最終リセット閾値電圧情報と前記初期リセット閾値電圧情報との差を決定する回路と、
決定された前記時間差を前記最終読み出し時刻に適用して前記初期読み出し時刻を決定する回路と
を有する
請求項15に記載の装置。 - 前記PCMセルの前記セット閾値電圧情報に基づいて、前記第1限界電圧を決定する回路をさらに備える請求項15に記載の装置。
- 前記初期読み出し時刻より前の第3読み出し時刻を特定する回路と、
前記PCMセルに対応付けられたセット閾値電圧ドリフトを特定する回路と、
前記第3読み出し時刻、前記セット閾値電圧ドリフト、および前記セット閾値電圧情報に基づいて、前記時間ウィンドウを前へと延長する時間ウィンドウ延長期間を決定する回路と
をさらに備え、
前記時間ウィンドウ延長期間の間は、前記PCMセルに対するいかなるアクセスにも、第2限界電圧を用いる
請求項15に記載の装置。 - 一つ以上のPCMセルのそれぞれについて、前記PCMセルを示す情報と、前記PCMセルに対する最近時のアクセスを示すタイムスタンプとを含むエントリを、経過追跡リスト(age tracking list)に記憶する回路と、
前記エントリのうちの一つに含まれる前記タイムスタンプから、前記一つのエントリの前記PCMセルに対する前記最近時のアクセスからの経過時間(age)が、前記時間ウィンドウ延長期間の長さより長いことを検出する回路と、
前記検出に応答して、前記経過追跡リストから前記エントリのうちの前記一つを削除する回路と
をさらに備える請求項18に記載の装置。 - データリフレッシュサイクルから除外すべきPCMセルを、前記経過追跡リストから決定する回路をさらに備える請求項19に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/890,581 US8649212B2 (en) | 2010-09-24 | 2010-09-24 | Method, apparatus and system to determine access information for a phase change memory |
US12/890,581 | 2010-09-24 | ||
PCT/US2011/053171 WO2012040680A1 (en) | 2010-09-24 | 2011-09-24 | Method, apparatus and system to determine access information for a phase change memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013542545A JP2013542545A (ja) | 2013-11-21 |
JP5433878B2 true JP5433878B2 (ja) | 2014-03-05 |
Family
ID=45870524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013530382A Expired - Fee Related JP5433878B2 (ja) | 2010-09-24 | 2011-09-24 | 相変化メモリのアクセス情報を決定する方法、装置、およびシステム |
Country Status (7)
Country | Link |
---|---|
US (1) | US8649212B2 (ja) |
EP (1) | EP2619764B1 (ja) |
JP (1) | JP5433878B2 (ja) |
KR (1) | KR101410131B1 (ja) |
CN (2) | CN103140897B (ja) |
TW (1) | TWI480874B (ja) |
WO (1) | WO2012040680A1 (ja) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8649212B2 (en) * | 2010-09-24 | 2014-02-11 | Intel Corporation | Method, apparatus and system to determine access information for a phase change memory |
US8607089B2 (en) | 2011-05-19 | 2013-12-10 | Intel Corporation | Interface for storage device access over memory bus |
US9294224B2 (en) | 2011-09-28 | 2016-03-22 | Intel Corporation | Maximum-likelihood decoder in a memory controller for synchronization |
EP2761480A4 (en) | 2011-09-30 | 2015-06-24 | Intel Corp | APPARATUS AND METHOD FOR IMPLEMENTING MULTINIVE MEMORY HIERARCHY ON COMMON MEMORY CHANNELS |
WO2013048485A1 (en) | 2011-09-30 | 2013-04-04 | Intel Corporation | Autonomous initialization of non-volatile random access memory in a computer system |
EP3451176B1 (en) | 2011-09-30 | 2023-05-24 | Intel Corporation | Apparatus and method for implementing a multi-level memory hierarchy having different operating modes |
EP2761467B1 (en) | 2011-09-30 | 2019-10-23 | Intel Corporation | Generation of far memory access signals based on usage statistic tracking |
EP2761472B1 (en) | 2011-09-30 | 2020-04-01 | Intel Corporation | Memory channel that supports near memory and far memory access |
WO2013048491A1 (en) | 2011-09-30 | 2013-04-04 | Intel Corporation | Apparatus, method and system that stores bios in non-volatile random access memory |
CN108549609B (zh) | 2011-09-30 | 2022-06-21 | 英特尔公司 | 作为传统大容量存储设备的替代的非易失性随机存取存储器(nvram) |
US9298607B2 (en) | 2011-11-22 | 2016-03-29 | Intel Corporation | Access control for non-volatile random access memory across platform agents |
WO2013089685A1 (en) | 2011-12-13 | 2013-06-20 | Intel Corporation | Enhanced system sleep state support in servers using non-volatile random access memory |
CN104106057B (zh) | 2011-12-13 | 2018-03-30 | 英特尔公司 | 用非易失性随机存取存储器提供对休眠状态转变的即时响应的方法和系统 |
BR112014013390A2 (pt) | 2011-12-20 | 2017-06-13 | Intel Corp | redução de potência parcial dinâmica de cache de lado de memória em hierarquia de memória de 2 níveis |
US9286205B2 (en) * | 2011-12-20 | 2016-03-15 | Intel Corporation | Apparatus and method for phase change memory drift management |
CN103999067A (zh) | 2011-12-21 | 2014-08-20 | 英特尔公司 | 以多个非易失性存储器为特征的高性能存储结构和系统 |
GB2513748B (en) | 2011-12-22 | 2020-08-19 | Intel Corp | Power conservation by way of memory channel shutdown |
CN104137084B (zh) | 2011-12-28 | 2017-08-11 | 英特尔公司 | 提高耐久性和抗攻击性的用于pcm缓存的有效动态随机化地址重映射 |
US9645177B2 (en) * | 2012-05-04 | 2017-05-09 | Seagate Technology Llc | Retention-drift-history-based non-volatile memory read threshold optimization |
TWI571872B (zh) * | 2013-06-21 | 2017-02-21 | 旺宏電子股份有限公司 | 相變化記憶體、其寫入方法及其讀取方法 |
US9582190B2 (en) * | 2014-05-13 | 2017-02-28 | Nxp B.V. | Time management using time-dependent changes to memory |
US10438658B2 (en) * | 2014-12-26 | 2019-10-08 | Intel Corporation | Refresh logic to refresh only memory cells having a first value |
US9379321B1 (en) * | 2015-03-20 | 2016-06-28 | Intel Corporation | Chalcogenide glass composition and chalcogenide switch devices |
US10204047B2 (en) | 2015-03-27 | 2019-02-12 | Intel Corporation | Memory controller for multi-level system memory with coherency unit |
CN107431070B (zh) * | 2015-03-31 | 2022-03-01 | 索尼半导体解决方案公司 | 开关器件和存储装置 |
US10073659B2 (en) | 2015-06-26 | 2018-09-11 | Intel Corporation | Power management circuit with per activity weighting and multiple throttle down thresholds |
US10387259B2 (en) | 2015-06-26 | 2019-08-20 | Intel Corporation | Instant restart in non volatile system memory computing systems with embedded programmable data checking |
US10108549B2 (en) | 2015-09-23 | 2018-10-23 | Intel Corporation | Method and apparatus for pre-fetching data in a system having a multi-level system memory |
US10185501B2 (en) | 2015-09-25 | 2019-01-22 | Intel Corporation | Method and apparatus for pinning memory pages in a multi-level system memory |
US10261901B2 (en) | 2015-09-25 | 2019-04-16 | Intel Corporation | Method and apparatus for unneeded block prediction in a computing system having a last level cache and a multi-level system memory |
US9792224B2 (en) | 2015-10-23 | 2017-10-17 | Intel Corporation | Reducing latency by persisting data relationships in relation to corresponding data in persistent memory |
US10033411B2 (en) | 2015-11-20 | 2018-07-24 | Intel Corporation | Adjustable error protection for stored data |
US10095618B2 (en) | 2015-11-25 | 2018-10-09 | Intel Corporation | Memory card with volatile and non volatile memory space having multiple usage model configurations |
US9747041B2 (en) | 2015-12-23 | 2017-08-29 | Intel Corporation | Apparatus and method for a non-power-of-2 size cache in a first level memory device to cache data present in a second level memory device |
KR102314828B1 (ko) | 2016-03-04 | 2021-10-19 | 에스케이하이닉스 주식회사 | 온도 보상형 저항성 메모리 장치 |
US10007606B2 (en) | 2016-03-30 | 2018-06-26 | Intel Corporation | Implementation of reserved cache slots in computing system having inclusive/non inclusive tracking and two level system memory |
US10185619B2 (en) | 2016-03-31 | 2019-01-22 | Intel Corporation | Handling of error prone cache line slots of memory side cache of multi-level system memory |
US10120806B2 (en) | 2016-06-27 | 2018-11-06 | Intel Corporation | Multi-level system memory with near memory scrubbing based on predicted far memory idle time |
US9978442B2 (en) * | 2016-09-07 | 2018-05-22 | Qualcomm Incorporated | Lower power high speed decoding based dynamic tracking for memories |
US10915453B2 (en) | 2016-12-29 | 2021-02-09 | Intel Corporation | Multi level system memory having different caching structures and memory controller that supports concurrent look-up into the different caching structures |
CN106601911B (zh) * | 2016-12-30 | 2019-03-01 | 中国科学院上海微系统与信息技术研究所 | Ge-Se-Al OTS材料、OTS选通器单元及其制备方法 |
US10445261B2 (en) | 2016-12-30 | 2019-10-15 | Intel Corporation | System memory having point-to-point link that transports compressed traffic |
KR102646755B1 (ko) | 2017-01-06 | 2024-03-11 | 삼성전자주식회사 | 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법 |
KR102684082B1 (ko) | 2017-01-13 | 2024-07-10 | 삼성전자주식회사 | 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법 |
US10147475B1 (en) * | 2017-05-09 | 2018-12-04 | Micron Technology, Inc. | Refresh in memory based on a set margin |
US10304814B2 (en) | 2017-06-30 | 2019-05-28 | Intel Corporation | I/O layout footprint for multiple 1LM/2LM configurations |
US10083751B1 (en) * | 2017-07-31 | 2018-09-25 | Micron Technology, Inc. | Data state synchronization |
US11188467B2 (en) | 2017-09-28 | 2021-11-30 | Intel Corporation | Multi-level system memory with near memory capable of storing compressed cache lines |
US10310989B2 (en) * | 2017-09-29 | 2019-06-04 | Intel Corporation | Time tracking with patrol scrub |
US10860244B2 (en) | 2017-12-26 | 2020-12-08 | Intel Corporation | Method and apparatus for multi-level memory early page demotion |
US11099995B2 (en) | 2018-03-28 | 2021-08-24 | Intel Corporation | Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory |
KR20200000904A (ko) | 2018-06-26 | 2020-01-06 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 |
US10916324B2 (en) | 2018-09-11 | 2021-02-09 | Micron Technology, Inc. | Data state synchronization involving memory cells having an inverted data state written thereto |
US11055228B2 (en) | 2019-01-31 | 2021-07-06 | Intel Corporation | Caching bypass mechanism for a multi-level memory |
US10861539B1 (en) * | 2019-08-21 | 2020-12-08 | Micron Technology, Inc. | Neural network memory |
CN111554399B (zh) * | 2020-05-25 | 2023-07-25 | 出门问问信息科技有限公司 | 一种重置方法和装置、电子设备和计算机存储介质 |
KR20220049650A (ko) * | 2020-10-14 | 2022-04-22 | 삼성전자주식회사 | 메모리 장치 |
US11501831B2 (en) * | 2020-11-05 | 2022-11-15 | Sandisk Technologies Llc | Power off recovery in cross-point memory with threshold switching selectors |
US11894037B2 (en) | 2022-04-12 | 2024-02-06 | Sandisk Technologies Llc | First fire and cold start in memories with threshold switching selectors |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6590807B2 (en) * | 2001-08-02 | 2003-07-08 | Intel Corporation | Method for reading a structural phase-change memory |
CN1628357B (zh) * | 2002-08-14 | 2010-05-05 | 英特尔公司 | 读取结构相变存储器的方法 |
US6795338B2 (en) | 2002-12-13 | 2004-09-21 | Intel Corporation | Memory having access devices using phase change material such as chalcogenide |
US6791102B2 (en) | 2002-12-13 | 2004-09-14 | Intel Corporation | Phase change memory |
US7308067B2 (en) | 2003-08-04 | 2007-12-11 | Intel Corporation | Read bias scheme for phase change memories |
US7135696B2 (en) | 2004-09-24 | 2006-11-14 | Intel Corporation | Phase change memory with damascene memory element |
US7391642B2 (en) | 2005-01-25 | 2008-06-24 | Intel Corporation | Multilevel programming of phase change memory cells |
US7495944B2 (en) | 2005-03-30 | 2009-02-24 | Ovonyx, Inc. | Reading phase change memories |
KR100655443B1 (ko) * | 2005-09-05 | 2006-12-08 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 동작 방법 |
DE602006012825D1 (de) * | 2006-07-27 | 2010-04-22 | St Microelectronics Srl | Phasenwechsel-Speichervorrichtung |
KR100781550B1 (ko) * | 2006-11-08 | 2007-12-03 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 파이어링 방법 |
US7796424B2 (en) | 2007-06-21 | 2010-09-14 | Qimonda North America Corp. | Memory device having drift compensated read operation and associated method |
KR100905170B1 (ko) * | 2007-08-10 | 2009-06-29 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치의 구동 방법 |
KR20090117464A (ko) | 2008-05-09 | 2009-11-12 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
KR20090126587A (ko) | 2008-06-04 | 2009-12-09 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
US7864566B2 (en) * | 2008-07-02 | 2011-01-04 | International Business Machines Corporation | Phase change memory programming method without reset over-write |
US8036014B2 (en) * | 2008-11-06 | 2011-10-11 | Macronix International Co., Ltd. | Phase change memory program method without over-reset |
US7929338B2 (en) * | 2009-02-24 | 2011-04-19 | International Business Machines Corporation | Memory reading method for resistance drift mitigation |
US8649212B2 (en) * | 2010-09-24 | 2014-02-11 | Intel Corporation | Method, apparatus and system to determine access information for a phase change memory |
-
2010
- 2010-09-24 US US12/890,581 patent/US8649212B2/en not_active Expired - Fee Related
-
2011
- 2011-09-23 TW TW100134387A patent/TWI480874B/zh not_active IP Right Cessation
- 2011-09-24 CN CN201180045844.2A patent/CN103140897B/zh active Active
- 2011-09-24 JP JP2013530382A patent/JP5433878B2/ja not_active Expired - Fee Related
- 2011-09-24 EP EP11827697.1A patent/EP2619764B1/en active Active
- 2011-09-24 WO PCT/US2011/053171 patent/WO2012040680A1/en active Application Filing
- 2011-09-24 CN CN201510646166.5A patent/CN105374392B/zh active Active
- 2011-09-24 KR KR1020137007356A patent/KR101410131B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2012040680A1 (en) | 2012-03-29 |
CN103140897A (zh) | 2013-06-05 |
US8649212B2 (en) | 2014-02-11 |
EP2619764B1 (en) | 2018-04-25 |
CN105374392B (zh) | 2018-04-13 |
EP2619764A4 (en) | 2017-02-08 |
TWI480874B (zh) | 2015-04-11 |
JP2013542545A (ja) | 2013-11-21 |
TW201227735A (en) | 2012-07-01 |
EP2619764A1 (en) | 2013-07-31 |
US20120075924A1 (en) | 2012-03-29 |
CN105374392A (zh) | 2016-03-02 |
KR20130071475A (ko) | 2013-06-28 |
KR101410131B1 (ko) | 2014-06-25 |
CN103140897B (zh) | 2015-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5433878B2 (ja) | 相変化メモリのアクセス情報を決定する方法、装置、およびシステム | |
US8036013B2 (en) | Using higher current to read a triggered phase change memory | |
KR100814608B1 (ko) | 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법 | |
US6625054B2 (en) | Method and apparatus to program a phase change memory | |
KR101895393B1 (ko) | 상 변화 메모리 및 스위치(pcms) 메모리 디바이스에서의 드리프트 관리 | |
US7453715B2 (en) | Reading a phase change memory | |
KR101553131B1 (ko) | 상 변화 메모리 및 스위치(pcms) 메모리 셀을 리셋하기 위한 방법 및 장치 | |
KR20060030523A (ko) | 아날로그 상변화 메모리 | |
US8050083B2 (en) | Phase change memory device and write method thereof | |
US20200303008A1 (en) | Devices and methods to program a memory cell | |
JP2006318627A (ja) | リセットセル閾値デバイスをトリガすることなく相変化メモリを読み出す方法 | |
KR20200082859A (ko) | 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5433878 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |