TWI480874B - 判定相位改變記憶體之存取資訊的方法，裝置及系統 - Google Patents

判定相位改變記憶體之存取資訊的方法，裝置及系統 Download PDF

Info

Publication number
TWI480874B
TWI480874B TW100134387A TW100134387A TWI480874B TW I480874 B TWI480874 B TW I480874B TW 100134387 A TW100134387 A TW 100134387A TW 100134387 A TW100134387 A TW 100134387A TW I480874 B TWI480874 B TW I480874B
Authority
TW
Taiwan
Prior art keywords
pcm
time
limit voltage
reset
read time
Prior art date
Application number
TW100134387A
Other languages
English (en)
Other versions
TW201227735A (en
Inventor
Derchang Kau
Albert Fazio
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201227735A publication Critical patent/TW201227735A/zh
Application granted granted Critical
Publication of TWI480874B publication Critical patent/TWI480874B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously

Description

判定相位改變記憶體之存取資訊的方法，裝置及系統
本發明主要有關於存取相變記憶體裝置。尤其，某些實施例有關於判定描述相變記憶體胞之存取的存取資訊。
相變記憶體(PCM)使用在與兩個不同晶體結構關聯之具有獨特電氣特性的兩個相之間切換的一種類型之材料。詳言之，PCM胞可不同地改變於非晶、無序相、及結晶(或多晶)有序相之間。該兩相位因此與不同值的電阻率關聯。
目前，稱為硫族化合物或硫族材料之諸如Te或Se的週期表之VI族的元素的合金可有利地用於相變記憶體胞中。一種有潛力的硫族化合物係形成自Ge、Sb、及Te，亦即，Ge2 Sb2 Te5 的合金。相變材料的電阻率在切換於完全設定(結晶)狀態至完全重設(非晶)狀態之間時可變化數量級。
電腦組件及/或平台之資料儲存及存取率的改善會強加使整體系統設計負擔越來越重的需求，且PCM也不例外。實施PCM的先前技術，包括判定如何及/或何時存取PCM胞，與系統設計人員及業界標準所引進的新且較嚴格的設計規格越來越有衝突。
 【發明內容及實施方式】
第1圖繪示包括根據一實施例判定其的存取資訊之相變記憶體(PCM)胞102的系統100的選擇元件。系統100可包括暫存器、佇列、快取、陣列、或其他資料儲存結構，例如，具有一或更多額外的PCM胞(未圖示)。
在一實施例中，系統100包括耦合至PCM胞102的相對側之行線105及列線103以選擇性致能寫入資料至PCM胞102及/或從PCM胞102讀取資料。行線105及/或列線103各可稱為位址線，其中在編程或讀取期間可使用一給定線來定址PCM胞102。行線105及/或列線103亦可稱為位元線及/或字線，取決於是否或如何使用行線105及/或列線103來存取特定一個PCM胞或多個不同的PCM胞。
PCM胞102可包括，例如在行線105及列線103之間的接續層中，選擇性將PCM胞102與導電電流隔離之雙向定限開關(OTS) 110、中間電極115、維持代表一特定已儲存的資料值之狀態及OTS 110的PCM狀態材料120、及底電極125。了解到，根據各種實施例，PCM胞102可包括任何各種額外及/或替代結構，其中結構個別或結合地提供如本文所述之一或更多定限電壓漂移特性給PCM胞102。
在一實施例中，PCM狀態材料120包含相變材料。相變材料可為具有透過能量之施加(例如，熱、光、電壓電位、或電流)可改變的電氣性質(例如，電阻值、電容值等等)之材料。相變材料的範例可包括硫族材料或雙向(ovonic)材料。
雙向材料可為當受到電壓電位、電流、光、熱等的施加時會經歷電子或結構改變並充當半導體的材料。雙向材料可用於記憶體元件中或電子開關中。硫族材料可為包括來自週期表的VI行之至少一個元素的材料或可為包括氧族(chalcogen)元素的一或更多者之材料，例如，任何碲、硫、或硒的元素。在一實施例中，PCM狀態材料120可為碲一鍺一銻(Tex Gey Sbz )材料或GeSbTe合金類別的硫族元素組成物，雖各種實施例不僅限於這些。
可藉由施加電信號至PCM狀態材料120以在實值結晶狀態與實值非晶狀態之間變更PCM狀態材料120的相而編程PCM狀態材料120到至少兩個記憶體狀態之一中，其中在實值非晶狀態中之PCM狀態材料120的電阻大於在實值結晶狀態中之PCM狀態材料120的電阻。可藉由施加電壓電位至中間電極115及底電極125來達成變更材料的狀態或相之PCM狀態材料120的編程，藉此跨PCM狀態材料120產生電壓電位。回應於所施加的電壓電位，電流可流經PCM狀態材料120之一部分，並可造成PCM狀態材料120的加熱。
此加熱及後續的冷卻可變更PCM狀態材料120之記憶體狀態或相。變更PCM狀態材料120之相或狀態可變更PCM狀態材料120之電氣特性。例如，可藉由變更PCM狀態材料120的相來變更材料的電阻。PCM狀態材料120亦可稱為可編程電阻材料或簡稱可編程材料。
在一實施例中，藉由施加約三伏特至電極115及約零伏特至電極125可跨PCM狀態材料120之一部分施加約三伏特的電壓電位差。回應於所施加的電壓電位，電流可流經PCM狀態材料120，並可造成PCM狀態材料120的加熱。此加熱及後續的冷卻可變更PCM狀態材料120之記憶體狀態或相。
在「設定」狀態中，PCM狀態材料120可在結晶或半結晶狀態中，並且在「重設」狀態中，PCM狀態材料120可在非晶或半非晶狀態中。在非晶或半非晶狀態中之PCM狀態材料120的電阻可大於在結晶或半結晶狀態中之PCM狀態材料120的電阻。可認知到重設和設定之分別與非晶和結晶狀態的關聯為慣例並可採用至少一相反慣例。
使用電流，可將PCM狀態材料120加熱到相對較高溫度以非晶化PCM狀態材料120並「重設」PCM狀態材料120(例如，將PCM狀態材料120編程為邏輯「0」值)。將PCM狀態材料120的材積加熱至相對較低結晶溫度可結晶化PCM狀態材料120並「設定」PCM狀態材料120(例如，將PCM狀態材料120編程為邏輯「1」值)。藉由變化電流流動量及通過PCM狀態材料120的材積之持續時間，可實現PCM狀態材料120的各種電阻以儲存資訊。
可藉由測量PCM狀態材料120的電阻來讀取儲存在PCM狀態材料120中的資訊。舉例而言，可使用電極115及底電極125來提供讀取，例如「分界」，電壓至PCM狀態材料120，並可使用，例如，感測放大器(未圖示)將跨PCM狀態材料120之所得讀取電壓對比參考電壓。讀取電壓可與記憶體胞所呈現之電阻成正比。因此，較高電壓可表示PCM狀態材料120處於相對較高電阻狀態，例如「重設」狀態中；且較低電壓可表示PCM狀態材料120處於相對較低電阻狀態，例如「設定」狀態中。
OTS 110可用來在PCM狀態材料120之編程或讀取期間存取PCM狀態材料120。OTS 110可包括雙向材料以操作為開關，根據跨雙向材料所施加之電壓電位量而為「關閉」或「啟通」。關閉狀態可為實值上不導電狀態且啟通狀態可為實值上導電狀態。例如，OTS 110可具有一定限電壓，且若跨OTS 110施加小於OTS 110之定限電壓的電壓電位，則OTS 110會維持「關閉」或在相對高電阻狀態中，所以很少或無電流通過記憶體胞。替代地，若跨OTS 110施加大於OTS 110之定限電壓的電壓電位，則OTS 110會「啟通」，亦即在相對低電阻狀態中操作，所以電流通過記憶體胞。換言之，若跨OTS 110施加小於預定電壓電位(例如，定限電壓)，OTS 110可在實值上不導電狀態中。若跨OTS 110施加大於預定電壓電位，OTS 110可在實值上導電狀態中。OTS 110亦可稱為存取裝置或隔離裝置。
在一實施例中，OTS 110可包含切換材料諸如，例如，硫族化合物或雙向材料，並可稱為雙向定限開關或簡稱雙向開關。OTS 110之切換材料可為設置在兩電極之間在實值非晶狀態中的材料，其可藉由預定電流或電壓電位的施加而在較高電阻「關閉」狀態(例如，大於約十兆歐姆)及相對較低電阻「啟通」狀態(例如，約零歐姆)之間重複且可逆式地切換。在此實施例中，OTS 110可為兩端子裝置，其可具有與在非晶狀態中之相變記憶體元件類似的電流-電壓(I-V)特性。然而，不像相變記憶體元件，OTS 110之切換材料不改變相。亦即，OTS 110之切換材料可能不是可編程材料，因此，OTS 110可能不是能儲存資訊之記憶體裝置。例如，OTS 110之切換材料可永久保持非晶且I-V特性可在整個操作壽命中保持相同。
第1B圖為顯示作為已施加至那個PCM胞的胞電壓154之函數的一給定PCM胞之胞電流152概念表示之圖150。詳言之，圖150包括，當針對跨那個記憶體胞之PCM狀態材料所施加的一電壓範圍而使胞的PCM材料處於結晶或半結晶狀態(在此稱為「設定」狀態)中時，由所PCM胞載送的胞電流之曲線156。曲線156可，例如，代表當PCM狀態材料120在設定狀態中時，PCM胞102之電流傳導特性。圖150亦包括，當針對跨那個記憶體胞之PCM狀態材料所施加的一電壓範圍而使胞的PCM材料處於非晶或半非晶狀態(在此稱為「重設」狀態)中時，由所PCM胞載送的胞電流之曲線158。曲線158可，例如，代表當PCM狀態材料120在重設狀態中時，PCM胞102之電流傳導特性。
如圖150中所示，在胞電壓範圍154中之設定定限電壓VTH_SET 170相應於曲線156中的拐點，其中由曲線156所表示的記憶體胞一處於設定狀態中的胞一開始針對胞電壓的小改變呈現胞電流之非常大的改變。例如，在低電壓或低電場模式中，亦即，跨PCM胞102所施加的電壓小於定限電壓(例如VTH_SET 170)，PCM胞102可為「關閉」或實際上不導電，並呈現相對高電阻，例如，大於約10兆歐姆。PCM胞102可維持在關閉狀態中直到施加可切換了PCM胞102到導電相對低電阻「啟通」狀態之足夠電壓(例如VTH_SET 170)。若跨PCM胞102施加大於約VTH_SET 170之電壓電位，PCM胞102所載送之電流會針對所施加的電壓之小改變而大幅改變。
類似地，在胞電壓範圍154中之重設定限電壓VTH_RESET 180相應於曲線158中的拐點，其中由曲線158所表示的記憶體胞一處於重設狀態中的胞一開始針對胞電壓的小改變呈現胞電流之非常大的改變。例如，若跨PCM胞102施加大於約VTH_RESET 180之電壓電位，PCM胞102所載送之電流會針對所施加的電壓之小改變而大幅改變。
第1C圖為顯示沿著一胞電壓154範圍之多個PCM胞的電壓定限分佈165之概念表示的圖160。詳言之，圖160繪示多個PCM胞之個別的設定定限電壓及重設定限電壓如何沿著胞電壓範圍154分佈。
圖160的第一分佈DSET 172表示多個PCM胞當其之PCM狀態材料各在個別設定狀態中時的一例示群的設定定限電壓。DSET 172之特徵在於一或更多參數，包括但不限於，一或更多統計測量(例如，分佈平均值、中間數、標準差等)的任何各種組合。類似地，圖160的第二分佈DRESET 182表示當胞各在重設狀態中時多個PCM胞的一例示群的重設定限電壓。DRESET 182之特徵亦可在於一或更多參數，例如統計測量。
舉例而非限制性來說，DSET 172顯示成置中於VTH_SET 170並具有一離度174，所有設定定限電壓都位在其內。相比之下，DRESET 182顯示成置中於具有一離度184之VTH_RESET 180。可了解到DSET 172及DRESET 182之一或兩者沿胞電壓範圍154的位置及/或形狀可根據不同實施例而有所變化。
第2A圖為顯示多個PCM胞之電壓定限分佈205如何沿胞電壓範圍210經時增加位移的概念表示之圖200。圖200可包括，例如，圖160的一些或全部的特徵。圖200的分佈DSET (t1 ) 220表示多個PCM胞之每一個的一例示群的設定定限電壓，其中每一設定定限電壓為針對在針對相應的PCM胞判斷(assert) SET狀態之後的t1 時間單位。圖200的另一分佈DRESET (t1 ) 224表示多個PCM胞之每一個的一例示群的重設定限電壓，其中每一重設定限電壓為針對在針對相應的PCM胞判斷RESET狀態之後的t1 時間單位。
由於PCM系統之雙向或其他PCM狀態材料中之結構鬆弛，SET及RESET定限電壓兩者會經時增加。這種增加在此稱為定限電壓漂移。在一實施例中，針對由分佈DSET (t1 ) 220中之個別的設定定限電壓所表示的每一PCM胞，在那記憶體胞中判斷SET狀態後，那個PCM胞之OTS及/或PCM狀態材料，個別或結合地，呈現出PCM胞中之結構應力程度。結構應力程度在判斷SET狀態之後會經時減少，其將導致那個PCM胞的設定定限電壓在電壓位準中往上漂移。當視為一個群組時，多個PCM胞可，例如，呈現增加230，其移動於在判斷SET狀態後t1 時間單位的分佈DSET (t1 ) 220至在判斷SET狀態後t2 時間單位的分佈DSET (t2 ) 222。
以類似方式，針對由分佈DRESET (t1 ) 224中之個別的設定定限電壓所表示的每一PCM胞，在那記憶體胞中判斷RESET狀態後，那個PCM胞之OTS及/或PCM狀態材料，個別或結合地，呈現出PCM胞中之結構應力程度。結構應力程度在判斷RESET狀態之後會經時減少，其將導致那個PCM胞的設定定限電壓在電壓位準中往上漂移。當視為一個群組時，多個PCM胞可，例如，呈現類似的增加235，其移動於在判斷RESET狀態後t1 時間單位的分佈DRESET (t1 ) 224至在判斷RESET狀態後t2 時間單位的分佈DRESET (t2 ) 226。
第2B圖為顯示PCM胞之重設定限電壓的定限電壓漂移ΔVdriftRESET 260之概念表示之圖240。ΔVdriftRESET 260包括在時間範圍250中沿重設定限電壓域VTH_RESET 245之改變。針對沿設定定限電壓域VTH_SET 之改變可沿一對數時間標度繪製類似的定限電壓漂移ΔVdriftSET (未圖示)。在一實施例中，設定定限電壓漂移ΔVdriftSET 可具有與ΔVdriftRESET 之斜度Rdrift.RESET 不同的斜度Rdrift.SET 。可了解到ΔVdriftRESET 260僅為例示性，且ΔVdriftRESET 260及/或ΔVdriftSET 可不同地呈現任何各種定限電壓值的改變，其以任何各種時間值的對數呈線性。
各種實施例依據定限電壓之改變(例如，諸如ΔVdriftRESET 260之重設定限電壓漂移或設定定限電壓漂移(ΔVdriftSET ，未圖示))與時間250之對數線性改變的事實來判定PCM裝置之存取資訊。詳言之，根據一實施例的存取資訊之判定可包括計算或否則獲得描述斜度Rdrift.RESET 之資訊。
在一實施例中，可藉由PCM裝置的性能設計測試來判定定限電壓漂移ΔVdrift 的斜度Rdrift 。舉例而非限制性來說，可重複評估PCM胞(或複數胞)之定限電壓VTH ，例如，在於PCM胞中已判斷一特定狀態(例如，設定狀態或重設狀態)之後的時間t1 ，及再次在判斷之後的時間t2 。可例如如下般計算斜度Rdrift ：
(1) Rdrift =[VTH (t2 )-VTH (t1 )]/[log(t2 )-log(t1 )]=[VTH (t2 )-VTH (t1 )]/[log(t2 /t1 )]。
若評估係針對具有PCM狀態材料在SET狀態中之PCM胞，則Rdrift 將為Rdrift.SET 值，並且若評估係針對具有PCM狀態材料在RESET狀態中之PCM胞，則為Rdrift.RESET 值。
第3A圖為繪示沿一胞電壓範圍310之電壓定限分佈305的使用以識別分界電壓VDM 340之有效值之圖300。圖300的特徵可例如包括圖160的相應特徵。在一實施例中，將判定分界電壓VDM 340以用於識別一給定PCM胞是否在特定狀態中，例如設定狀態或重設狀態。欲判定所關注之PCM胞的狀態，可跨PCM胞，例如，跨PCM胞的PCM狀態材料施加VDM 340，其中由PCM胞所載送之所得電流可指示PCM狀態材料係在設定狀態中，且其中缺少由PCM胞所載送之所得電流可指示PCM狀態材料係在重設狀態中。
各種實施例藉由將定限電壓漂移之影響納入考量來判定欲使用之VDM 340。圖300顯示一段時間tfin 之設定定限電壓分佈DSET (tfin )，給出其作為包括PCM胞之PCM裝置的性能要求。在一實施例中，tfin 代表PCM胞中之資料在PCM胞中判斷(例如，藉由設定或重設)這種資料之後必須保持可讀取之所需最小時期。
從PCM裝置的性能之設計測試，可判定在tfin 時間單位後的定限電壓漂移將導致那個PCM裝置的設定定限電壓漂移到DSET (tfin ) 320。亦可從這種設計測試判定DSET (tfin ) 320的形狀。舉例而非限制性來說，DSET (tfin ) 320的形狀可判定成由一或更多參數特徵化，諸如平均值電壓VTH_SET (tfin ) 322及圍繞VTH_SET (tfin ) 322之DSET 離度324，DSET (tfin ) 320之設定定限電壓都在其內。
根據一實施例，判定出DSET (tfin ) 320後，可識別在DSET (tfin ) 320以上的一些VDM 340。舉例而非限制性來說，可如下般計算VDM 340：
(2.1)VDM VTH_SET (tfin )+(DSET 離度)，或者
(2.2)VDM =VTH_SET (tfin )+(DSET 離度)+(ε1 )
其中ε1 為某標稱值以清楚區別出PCM胞在設定狀態中。在一實施例中，ε1 為考量到經測量的電壓變異所需之電壓邊限，其例如由控制電路及/或記憶體陣列寄生現象所貢獻。將VDM 340設定在DSET (tfin ) 320之上將確保，針對由性能要求所指定之整個tfin 時間單位，VDM 340將會啟動任何及所有在設定狀態中之PCM胞。
經判定的DSET (tfin ) 320及/或相關的VDM 340可建立PCM裝置之重設定限值的下界。例如，在指定的tfin 時間單位期間一PCM胞之VTH_RESET 無法重疊DSET (tfin ) 320而無被錯誤讀取成在設定狀態中的危險。為了減少此危險，各種實施例識別在初次判斷重設(或其他)狀態之後要滿期之一時間單位數量tinit ，在此之前不能讀取PCM胞。
可判定tinit 的值以例如確保一開始可能低於VDM 340(例如，其一開始重疊DSET (tfin ) 320)的任何及所有重設PCM胞之VTH_RESET 在讀取其之資料之前將會已漂移到VDM 340之上。在一實施例中，PCM裝置的重設定限電壓分佈DRESET (tinit ) 330置中於VTH_RESET (tinit ) 332並具有離度334。DRESET (tinit ) 330可以下列設定在VDM 340之上：
(3.1)VTH_RESET (tinit )VDM +(DRESET 離度)，或者
(3.2)VTH_RESET (tinit )=VDM +(DRESET 離度)+(ε2 )
其中ε2 為某標稱值以清楚區別出PCM胞在重設狀態中。在一實施例中，ε2 為考量到經測量的電壓變異所需之電壓邊限，其例如由控制電路及/或記憶體陣列寄生現象所貢獻。將DSET (tfin ) 320設定在VDM 340之上可確保，於超過在PCM胞中判斷重設狀態後的tinit 時間單位中，於PCM胞在重設狀態中的同時，VDM 340將不會啟動PCM胞。
第3B圖為繪示沿一胞電壓範圍360之定限電壓漂移及電壓定限分佈355的使用以根據一實施例識別其中可讀取PCM胞中之資料的時間窗(tfin -tinit )之圖350。圖350的特徵可例如包括圖300的相應特徵。
可針對給定性能要求tfin 來判定最終重設定限電壓分佈DRESET (tfin ) 366。在一實施例中，DRESET (tfin ) 366設定成低於或剛好在供電給PCM胞之供應電壓VCC 375。舉例且非限制性來說，可如下定位DRESET (tfin )：
(4.1)VTH_RESET (tfin )VCC -(DRESET 離度)，或者
(4.2)VTH_RESET (tfin )=VCC -(DRESET 離度)-(ε3 )
其中DRESET (tfin )置中於VTH_RESET (tfin )且其中ε3 為某標稱值以清楚區別出DRESET 不包括VCC 。在一實施例中，ε3 為考量到經測量的電壓變異所需之電壓邊限，其例如由控制電路及/或記憶體陣列寄生現象所貢獻。應了解到PCM裝置之任何各種額外或替代的操作要求可能會影響DRESET (tfin )366的位置。
如參照第3A圖所述，tfin 可為判定設定定限電壓分佈DSET (tfin ) 362、分界電壓VDM 370、及初次tinit 的重設定限電壓分佈DRESET (tinit ) 364之一或更多者的基礎。詳言之，DSET (tfin ) 362、VDM 370、及DRESET (tinit ) 364可分別相應於DSET (tfin ) 320、VDM 340、及DRESET (tinit ) 330。
已判定的DRESET (tinit ) 330可用來判定時間tinit 之真實量。舉例且非限制性來說，DRESET (tfin ) 366與DRESET (tinit ) 364之間的差，例如在其個別平均值VTH_RESET (tfin )與VTH_RESET (tinit )之間的差，可判定在時間窗(tfin -tinit )中發生的總重設電壓漂移ΔVdrift.RESET 380。從ΔVdrift.RESET 380，可如下般判定tinit 385的值：
(5)tinit tfin /10X
其中
(6)X=ΔVdrift.RESET /Rdrift.RESET =[VTH_RESET (tfin )-VTH_RESET (tinit )]/Rdrift.RESET
第4圖為繪示沿一胞電壓範圍410之電壓定限分佈405的使用以根據一實施例識別延伸時間窗及/或延伸時間窗的第二分界電壓VDM ’430之圖400。圖400的特徵可例如包括圖350的相應特徵。圖400包括設定定限電壓分佈DSET (t1 ) 424、分界電壓VDM 435、及重設定限電壓分佈DRESET (tref ) 426。在一實施例中，DSET (t1 ) 424、VDM 435、及DRESET (tref ) 426之判定可根據在此針對判定DSET (tfin ) 362、VDM 370、及DRESET (tinit ) 364所述之技術。
各種實施例將用於讀取PCM胞中的資料之時間窗(tfin -tinit )延伸至一較長的時間窗(tfin -t0 )，其中t0 代表早於界定在判斷重設(或其他)之後何時首次可讀取PCM胞的tinit 時間單位之一新初始時間。在一實施例中，t0 為包括PCM胞之PCM裝置之另一性能要求，例如，要求在PCM胞中判斷一特定狀態(例如，設定或重設)之後至少早如t0 時間單位可得到讀取。
欲避免在延伸時間窗之討論中的混淆，性能要求時間tfin 將表示成t1 ，且先前的初始時間tinit 將表示成tref 。在一實施例中，藉由在時間窗延伸(例如，從t0 至tref 的時期)期間使用較低分界值VDM ’430來實施延伸時間窗到(t1 -t0 )，以在處於設定狀態中與處於重設狀態中之PCM胞之間做區別。詳言之，可將VDM ’430施加至在當前時間的最後tref 時間單位內已判斷某狀態(例如，設定及/或重設)之那些PCM胞，且其中PCM胞已經在該判斷狀態中超過t0 時間單位。
可藉由例如考量到在時間窗(t1 -tref )中所發生之設定電壓漂移ΔVdrift.SET 440來判定VDM ’430的值。在一實施例中，可藉由DSET (t1 ) 424與DRESET (tref ) 426之間，例如，其個別平均值VTH_SET (t1 )與VTH_SET (tref )之間的差，來判定ΔVdrift.SET 440。舉例且非限制性來說，可施加ΔVdrift.SET 440至VDM 435以判定VDM ’430，例如，如下般：
(7.1)VDM ’VDM -[(t1 -tref )之ΔVdrift.SET ]=VDM -Rdrift.SET [log(t1 /tref )]
(7.2)VDM ’=VDM -Rdrift.SET [log(t1 /tref )]+(ε4 )
其中ε4 為某標稱值以清楚區別出PCM胞在設定狀態中。在一實施例中，ε4 為考量到經測量的電壓變異所需之電壓邊限，其例如由控制電路及/或記憶體陣列寄生現象所貢獻。
替代地，可在藉由將ΔVdrift.SET 440施加到DSET (t1 )424而判定DSET (tref ) 422之後基於DSET (tref ) 422來判定VDM ’430。這種判定係可根據下列者：
(8.1)VTH_SET (tref )=VTH_SET (t1 )-Rdrift.SET [log(t1 /tref )]
(8.2)VDM ’VTH_SET (tref )+(DSET 離度)
(8.3)VDM ’=VTH_SET (tref )+(DSET 離度)+(ε4 )
其中DSET (tref )422-已經從在t0 之某先前分佈DSET (t0 )420漂移的分佈-係置中在時間tref 的平均值VTH_SET (tref )。
在第5圖中，顯示根據一實施例的判定PCM存取資訊之運算系統500。可了解到運算系統500僅為例示性，且可包括任何各種額外或替代組件及/或架構以實施在此所述之技術。系統500可包括任何各種有線或無線運算系統，包括但不限於，桌上型電腦、主機、伺服器、個人數位助理(PDA)、膝上型或可攜式電腦、上網本、無線電話、呼叫器、即時發訊裝置、數位音樂播放器、數位相機、或其他這種裝置。系統500可用於及/或耦合至區域網路(LAN)、無線LAN(W LAN)、虛擬LAN(V LAN)、網際網路、私人域網路(WPAN)、蜂巢式網路等等的一或更多者，雖本發明之範疇不限於此態樣。
系統500可包括控制器510、輸入/輸出(I/O)裝置520(如，小鍵盤、顯示器)、資料貯存530、網路介面540、及隨機存取記憶體(RAM)560並可經由匯流排550互相耦合。在一實施例中，電池580或其他電源可提供電力至系統500。應注意到本發明之範疇不限於具有任何或全部這些構件的實施例。
控制器510可包含，例如，一或更多微處理器、數位信號處理器、微控制器、或之類。資料貯存530可用來儲存傳送至系統500或由系統500傳送的訊息。RAM 560亦選擇性用來儲存在系統500操作期間由控制器510所執行的指令，並可用來儲存使用者資料。
I/O裝置520可用來產生訊息。系統500可使用網路介面540，例如以射頻(RF)信號，來傳送訊息至有線或無線通訊網路及/或從其接收訊息。網路介面540之範例可包括天線，或無線收發器，諸如偶極天線，雖本發明之範疇不限於此態樣。
第6圖繪示根據一實施例的判定一或更多PCM胞的存取資訊之存取裝置600的選擇元件。在一實施例中，存取裝置600可包括電腦，諸如運算系統100或諸如運算系統100內之一或諸多的組件(例如，處理器、記憶體控制器、控制器集線器、貯存、RAM、網路介面等)，其包括硬體邏輯(如電路、狀態機、資料貯存等)及/或軟體邏輯(如以處理器及記憶體執行之程式)以實施在此所述之技術。
由存取裝置600所判定之存取資訊可，在一實施例中，判定是否、何時、及/或如何存取一或更多PCM胞，例如，讀取、更新、判斷至設定狀態、判斷至重設狀態等等。例如，存取資訊可描述或否則指示其中可從PCM胞讀取資料之一時間窗。例如，存取資訊可識別或否則指示設定定限電壓(或其之分佈)及/或重設定限電壓(或其之分佈)之一或更多特徵以用來判定該時間窗。替代或額外地，存取資訊識別或否則指示將用於存取PCM胞，例如，判定其當前狀態(例如，設定狀態或重設狀態)之一或更多分界電壓。應了解到，根據各種實施例，各種額外或替代類型之存取資訊可由存取裝置600加以判定。
存取裝置600可耦合到外部邏輯(未圖示)以接收一或更多性能要求、操作條件、或其他輸入資料以用來判定存取資訊。可在存取裝置600的製造期間提供這種輸入資料的一些或全部。替代或額外地，可在存取裝置600的操作期間這種輸入資料的一些或全部，例如，動態重新組態該操作以改善PCM胞的存取。舉例且非限制性來說，存取裝置600可接收描述tfin 、t0 、VCC 、VTH_SET (tfin )等之一或更多者的輸入資料。替代或額外地，存取裝置600可包括評估PCM結構之性能以本地計算這種輸入資料的一或更多者。
存取裝置600可包括一或更多PCM結構(暫存器、佇列、快取、緩衝器等)，諸如用於儲存例如根據存取裝置600所判定之存取資訊來加以存取之資料的記憶胞之PCM陣列650。舉例且非限制性來說，PCM陣列650可包括列解碼器655及行解碼器660以選擇性存取Y乘以X的PCM胞陣列中之胞。替代或額外地，存取裝置600可判定用於存取在存取裝置600遠端之一或更多PCM胞之存取資訊，例如，存取裝置600本身不包括諸如PCM陣列650的PCM結構情況。
存取裝置600可包括硬體邏輯(如，FPGA、ASIC、狀態機等)及/或軟體邏輯(如，處理器執行記憶體中之程式)的一或更多者，以產生在此所述之存取資訊。這種邏輯或可稱為電路邏輯及/或電路，至少就處理器或基於這種邏輯之其他電路而言。
舉例且非限制性來說，存取裝置600可包括定限電壓邏輯610以識別定限電壓之一或更多特性及/或多個PCM胞之定限電壓分佈。這種特性可包括但不限於，VTH_SET 、VTH_RESET 、DSET 離度、DRESET 離度等等。在一實施例中，這種特性的一些或全部各可針對一特定的個別時間，例如針對tfin 、tinit 、t0 等之一或更多者。
額外或替代地，存取裝置600可包括時間窗邏輯615，以判定一或更多時間窗，例如(tfin -tinit )及/或(tfin -t0 )，界定可從PCM胞讀取之最早及最晚時間。在一實施例中，時間窗邏輯615可根據在此所述之技術來判定時間窗資訊，例如，基於提供至存取裝置600之輸入資料及/或由定限電壓邏輯610所提供之定限電壓資訊。
額外或替代地，存取裝置600可包括分界電壓邏輯620，以判定用來讀取PCM胞中之資料的一或更多分界電壓，如VDM 及/或VDM ’。在一實施例中，分界電壓邏輯620可根據在此所述之技術來判定分界電壓資訊，例如，基於提供至存取裝置600之輸入資料及/或由定限電壓邏輯610所提供之定限電壓資訊。
額外或替代地，存取裝置600可包括讀取/寫入邏輯625，以根據已判定的存取資訊來存取PCM結構，如PCM陣列650。在一實施例中，讀取/寫入邏輯625與PCM陣列650交換位址及/或資料信號640以讀取、寫入、更新等PCM陣列650的一或更多位元。在一實施例中，位址及/或資料信號640的時序可依據由時間窗邏輯615所提供之時間窗資訊。替代或額外地，讀取/寫入邏輯625可提供分界電壓信號DM 645以判定施加以評估PCM陣列650的一或更多位元之狀態的分界電壓，例如其中由分界電壓信號DM 645所指示之電壓位準係依據由存取裝置600所提供或提供至存取裝置600的定限電壓分佈資訊。
額外或替代地，存取裝置600可包括計時器邏輯605，以控制何時允許讀取/寫入邏輯625存取某些PCM胞。在一實施例中，存取裝置600進一步包括與計時器邏輯605一起操作之年齡追蹤列表630。當存取PCM陣列650中之各種位置時，計時器邏輯605可寫入其之個別位址資訊632到年齡追蹤列表630，還有指示存取PCM陣列650中之相應位置的時間之時間戳資訊634。
替代或額外地，計時器邏輯605可存取時脈或其他時間為基礎之資訊，以當年齡追蹤列表630的項目之時間戳資訊指示它們已處於年齡追蹤列表630中某最大時期時將它們逐出(age out)年齡追蹤列表630。舉例且非限制性來說，可在從年齡追蹤列表630的項目最後一次被存取時起已經過tref 時間單位後，將項目逐出年齡追蹤列表630。
在一實施例中，將PCM位置逐出年齡追蹤列表630相應於從使用一分界電壓(例如，VDM ’430)來存取那個PCM位置過渡到使用另一分界電壓(例如，VDM 435)來存取那個PCM位置。在一替代實施例中，將PCM位置逐出年齡追蹤列表630相應於PCM位置之時間窗的開始，其中PCM位置剛剛開始可供讀取。
在一實施例中，計時器邏輯605可額外或替代地控制讀取/寫入邏輯625以實施更新方案。舉例且非限制性來說，計時器邏輯605可引導讀取/寫入邏輯625在前一更新循環的每tfin 時間單位內實行更新循環。這種更新循環的時序將減少PCM胞之重設定限電壓往上漂移到供應電壓位準VCC 的危險，藉此不再可寫入PCM胞。
在一實施例中，以計時器邏輯605及讀取/寫入邏輯625所實施之更新循環包括讀取PCM陣列650中之所有資料。讀取之動作將導致在設定狀態中之PCM胞的記憶體材料被重新初始化至其設定定限電壓VTH_SET 之較低值。
讀取PCM陣列650中之所有資料將允許識別，例如，藉由讀取/寫入邏輯625，目前在重設狀態之那些PCM胞。讀取/寫入邏輯625可之後重新判斷已識別的PCM胞之重設狀態以重新初始化至其重設定限電壓VTH_RESET 之較低值。在一實施例中，更新方案僅重新判斷在重設狀態中之PCM胞，亦即並無也重新判斷在設定狀態中之PCM胞。這種僅選擇性重新判斷重設PCM胞可減少更新循環之電力消耗。
第7圖繪示根據一實施例的判定PCM裝置之存取資訊的方法700之選擇元件。可例如藉由存取裝置600來實施方法700。
在一實施例中，方法700包括，在710，識別存取PCM胞之最終讀取時間，例如tfin 。如在此所討論，可提供最終讀取時間為PCM裝置之性能要求且/或可代表一或更多PCM胞之重設定限電壓在或剛好低於某電壓上限(例如，供電給PCM裝置之電力胞的供應電壓位準VCC )的時間。
方法700可進一步包括，在710，識別PCM胞的設定定限電壓資訊，設定定限電壓資訊與最終讀取時間關聯。舉例且非限制性來說，可識別DSET (tfin )、VTH_SET (tfin )、及/或DSET 的離度之一或更多者，例如，依據PCM裝置的性能之設計測試。
方法700可進一步包括，在720，識別與PCM胞關聯之重設定限電壓漂移。在一實施例中，重設定限電壓漂移隨在重設狀態的重新判斷後已過之時間的對數而變。
基於已識別的最終讀取時間、設定定限電壓資訊、及重設定限電壓漂移，方法700可，在730，判定PCM胞之初始讀取時間，其中最終讀取時間及初始讀取時間界定一時間窗，在此時間窗之外不允許使用第一分界電壓來存取PCM胞。此外，基於在740之判定，方法700可產生，在750，指示已判定之初始讀取時間的輸出信號。舉例且非限制性來說，可發送一信號已儲存tinit 及/或時間窗(tfin -tinit )之識別符。
在此敘述了操作資料儲存裝置之技術及架構。在上述說明中，為了解釋而已提出眾多特定細節以提供某些實施例的詳盡理解。然而，對熟悉此技術人士很明顯地可在無這些特定細節下施行一或更多其他實施例。在其他例子中，已經以區塊圖形式顯示結構及裝置，以不混淆對說明之理解。
在說明書中對於「一實施例(one embodiment或an embodiment)」的參照意指連同該實施例所述之特定特徵、結構、或特性可包括在本發明之至少一實施例中。在說明書之各處中片語「在一實施例中」的出現不一定皆參照相同實施例。
以演算法或對電腦記憶體內之資料位元之操作的符號表示來呈現在此之實施方式的一些部分。這些演算法說明及表示為熟悉此運算技術人士能最有效傳達其成果的實質給熟悉此技術的其他人士之方法。演算法在此且一般視為導致希望結果的自我一致之步驟序列。步驟為需要物理量之物理操縱的那些。通常，雖非一定，這些量可採取能夠被儲存、轉移、結合、比較、及否則操縱之電或磁信號之形式。經證明有時很方便，慣用為主，參照這些信號為位元、值、元件、符號、字符、數字、或之類。
然而，應記住全部這些及類似術語應與適當物理量關聯且僅為施加至這些量之方便的標記。除非從在此之討論很明顯地另有所指，應認知到在整份說明中，利用到諸如「處理」或「運算」或「計算」或「判定」或「顯示」或之類的用語之討論係指電腦系統或類似的電子運算裝置之動作及程序，其操縱並轉變在電腦系統的暫存器及記憶體內之以物理(電子)量表示之資料成為在電腦系統記憶體或暫存器或其他這種資訊儲存、傳輸、或顯示裝置內以物理量類似表示之其他資料。
某些實施例亦有關於執行在此之操作的設備。此設備可針對所需目的特別建構，或其可包含通用電腦，由儲存在電腦中之電腦程式選擇性加以啟動或重新組態。這種電腦程式可儲存在電腦可讀取儲存媒體中，諸如但不限於，任何類型的碟片(包括軟碟片、光碟、CD-ROM、及光磁碟)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)(如動態RAM(DRAM)、EPROM、EEPROM)、磁或光卡、或適合儲存電子指令之任何類型的媒體及耦合至電腦系統匯流排之各者。
在此所呈現之演算法及顯示並不本質上關於任何特定電腦或其他設備。可根據在此的教示與程式一起使用各種通用系統，或已證明建構更專門的設備來實行所需的方法步驟為便利的。各種這些系統之所需結構會出現在本文說明中。另外，未參照任何特定編程語言敘述某些實施例。應可認知到各種編程語言可用來實現本文所述之這種實施例的教示。
除本文中所述者，可對揭露的實施例及其實行例做出各種修改而不背離其之範疇。因此，應例示而非限制性地詮釋在此之圖解及範例。僅由對下列申請專利範圍之參照來衡量本發明之範疇。
100．．．系統
102．．．相變記憶體胞
103．．．列線
105．．．行線
110．．．雙向定限開關
115．．．中間電極
120．．．PCM狀態材料
125．．．底電極
150．．．圖
152．．．胞電流
154．．．胞電壓
156．．．曲線
158．．．曲線
160．．．圖
165．．．電壓定限分佈
170．．．設定定限電壓
172．．．第一分佈
174．．．離度
180．．．重設定限電壓
182．．．第二分佈
200．．．圖
205．．．電壓定限分佈
210．．．胞電壓範圍
220．．．分佈
222．．．分佈
224．．．分佈
226．．．分佈
230．．．增加
235．．．增加
240．．．圖
245．．．重設定限電壓域
250．．．時間範圍
260．．．定限電壓漂移
300．．．圖
305．．．電壓定限分佈
310．．．胞電壓範圍
320．．．設定定限電壓分佈
322．．．平均值電壓
324．．．離度
330．．．重設定限電壓分佈
334．．．離度
336．．．最終重設定限電壓分佈
340．．．分界電壓
350．．．圖
355．．．電壓定限分佈
360．．．胞電壓範圍
362．．．設定定限電壓分佈
364．．．重設定限電壓分佈
370．．．分界電壓
375．．．供應電壓
380．．．總重設電壓漂移
400．．．圖
405．．．電壓定限分佈
410．．．胞電壓範圍
424．．．設定定限電壓分佈
426．．．重設定限電壓分佈
430．．．第二分界電壓
435．．．分界電壓
440．．．設定電壓漂移
500．．．運算系統
510．．．控制器
520．．．輸入/輸出裝置
530．．．資料貯存
540．．．網路介面
550．．．匯流排
560．．．隨機存取記憶體
580．．．電池
600．．．存取裝置
605．．．計時器邏輯
610．．．定限電壓邏輯
615．．．時間窗邏輯
620．．．分界電壓邏輯
625．．．讀取/寫入邏輯
630．．．年齡追蹤列表
632．．．位址資訊
634．．．時間戳資訊
640．．．位址及/或資料信號
645．．．分界電壓信號
650．．．PCM陣列
655．．．列解碼器
660．．．行解碼器
在附圖的圖中舉例而非限制性繪示本發明的各種實施例，圖中：
第1A圖為顯示根據一實施例判定其的存取資訊之相變記憶體(PCM)胞的區塊圖。
第1B圖為顯示作為PCM胞電壓之函數的PCM胞電流之概念表示的圖。
第1C圖為顯示PCM胞之定限電壓分佈的概念表示之圖。
第2A圖為顯示PCM胞之定限電壓對時間的對數關係之概念表示之圖。
第2B圖為顯示PCM胞之定限電壓對時間的對數關係之概念表示圖。
第3A圖為顯示根據一實施例判定用於存取PCM胞之分界電壓的技術之圖。
第3B圖為顯示根據一實施例判定用於存取PCM胞之時間窗的技術之圖。
第4圖為顯示根據一實施例判定用於存取PCM胞之分界電壓的技術之圖。
第5圖為顯示根據一實施例判定用於存取PCM胞之存取資訊的電腦系統之元件的區塊圖。
第6圖為顯示根據一實施例判定用於存取PCM胞之存取資訊的存取裝置之元件的區塊圖。
第7圖為繪示根據一實施例的用於判定存取資訊之方法的流程圖。

Claims (20)

  1. 一種判定相位改變記憶體之存取資訊的方法，包含：識別存取相位改變記憶體(PCM)胞之最後讀取時間識別該PCM胞的設定定限電壓資訊，該設定定限電壓資訊與該最後讀取時間關聯；識別與該PCM胞關聯之重設定限電壓漂移；依據該已識別之最後讀取時間、設定定限電壓資訊、及重設定限電壓漂移，判定該PCM胞的最初讀取時間，其中該最後讀取時間及該最初讀取時間界定一時間窗，在此時間窗之外不允許使用第一分界電壓來存取該PCM胞；以及產生指示該已判定的最初讀取時間之輸出信號。
  2. 如申請專利範圍第1項所述之方法，其中最初重設定限電壓資訊與該最初讀取時間關聯，以及其中判定該PCM胞的該最初讀取時間包括：將該PCM胞之最後重設定限電壓資訊與該最後讀取時間關聯；依據該設定定限電壓資訊判定該PCM胞之最初重設定限電壓資訊；依據該重設定限電壓漂移及該最後重設定限電壓資訊及該最初重設定限電壓資訊之間的差來判定時間差；以及施加該已判定的時間差至該最後讀取時間以判定該最 初讀取時間。
  3. 如申請專利範圍第1項所述之方法，進一步包含依據該PCM胞之該設定定限電壓資訊判定該第一分界電壓。
  4. 如申請專利範圍第1項所述之方法，進一步包含：識別在該最初讀取時間之前的第三讀取時間；識別與該PCM胞關聯之設定定限電壓漂移；依據該第三讀取時間、該設定定限電壓漂移、及該設定定限電壓資訊，判定早於該時間窗之時間窗延伸，其中第二分界電壓用於在該時間窗延伸期間任意存取該PCM胞。
  5. 如申請專利範圍第4項所述之方法，進一步包含：針對一或更多PCM胞之每一者，在年齡追蹤列表中儲存個別項目，該項目包括指示該PCM胞之資訊以及針對該PCM胞的最近存取之時間戳；從該些項目之一的該時間戳檢測該項目之該個別PCM胞的該最近存取之年齡大於該時間窗延伸之大小；以及回應於該檢測，從該年齡追蹤列表移除該些項目之該一者。
  6. 如申請專利範圍第5項所述之方法，進一步包含：從該年齡追蹤列表判定將從資料更新週期排除的PCM胞。
  7. 如申請專利範圍第6項所述之方法，其中該更新週期包括： 讀取一組PCM胞；從該讀取該組PCM胞識別PCM胞之子集，其中該PCM胞子集之每一者處於重設狀態中；以及僅寫入該PCM胞子集之每一者以僅重新判斷(assert)該PCM胞子集之個別重設狀態。
  8. 一種具有指令儲存於其上之電腦可讀取儲存媒體，當由一或更多處理器執行該些指令時，令該一或更多處理器實行一種方法，該方法包含：識別存取相位改變記憶體(PCM)胞之最後讀取時間；識別該PCM胞的設定定限電壓資訊，該設定定限電壓資訊與該最後讀取時間關聯；識別與該PCM胞關聯之重設定限電壓漂移；依據該已識別之最後讀取時間、設定定限電壓資訊、及重設定限電壓漂移，判定該PCM胞的最初讀取時間，其中該最後讀取時間及該最初讀取時間界定一時間窗，在此時間窗之外不允許使用第一分界電壓來存取該PCM胞；以及產生指示該已判定的最初讀取時間之輸出信號。
  9. 如申請專利範圍第8項所述之電腦可讀取儲存媒體，其中最初重設定限電壓資訊與該最初讀取時間關聯，以及其中判定該PCM胞的該最初讀取時間包括：將該PCM胞之最後重設定限電壓資訊與該最後讀取時間關聯； 依據該設定定限電壓資訊判定該PCM胞之最初重設定限電壓資訊；依據該重設定限電壓漂移及該最後重設定限電壓資訊及該最初重設定限電壓資訊之間的差來判定時間差；以及施加該已判定的時間差至該最後讀取時間以判定該最初讀取時間。
  10. 如申請專利範圍第8項所述之電腦可讀取儲存媒體，進一步包含依據該PCM胞之該設定定限電壓資訊判定該第一分界電壓。
  11. 如申請專利範圍8項所述之電腦可讀取儲存媒體，進一步包含：識別在該最初讀取時間之前的第三讀取時間；識別與該PCM胞關聯之設定定限電壓漂移；依據該第三讀取時間、該設定定限電壓漂移、及該設定定限電壓資訊，判定早於該時間窗之時間窗延伸，其中第二分界電壓用於在該時間窗延伸期間任意存取該PCM胞。
  12. 如申請專利範圍第11項所述之電腦可讀取儲存媒體，進一步包含：針對一或更多PCM胞之每一者，在年齡追蹤列表中儲存個別項目，該項目包括指示該PCM胞之資訊以及針對該PCM胞的最近存取之時間戳；從該些項目之一的該時間戳檢測該項目之該個別PCM胞的該最近存取之年齡大於該時間窗延伸之大小；以及 回應於該檢測，從該年齡追蹤列表移除該些項目之該一者。
  13. 如申請專利範圍第12項所述之電腦可讀取儲存媒體，進一步包含：從該年齡追蹤列表判定將從資料更新週期排除的PCM胞。
  14. 如申請專利範圍第13項所述之電腦可讀取儲存媒體，其中該更新週期包括：讀取一組PCM胞；從該讀取該組PCM胞識別PCM胞之子集，其中該PCM胞子集之每一者處於重設狀態中；以及僅寫入該PCM胞子集之每一者以僅重新判斷該PCM胞子集之個別重設狀態。
  15. 一種判定相位改變記憶體之存取資訊的裝置，包含：識別存取相位改變記憶體(PCM)胞之最後讀取時間之電路；識別該PCM胞的設定定限電壓資訊之電路，該設定定限電壓資訊與該最後讀取時間關聯；識別與該PCM胞關聯之重設定限電壓漂移的電路；依據該已識別之最後讀取時間、設定定限電壓資訊、及重設定限電壓漂移，判定該PCM胞的最初讀取時間之電路，其中該最後讀取時間及該最初讀取時間界定一時間窗，在此時間窗之外不允許使用第一分界電壓來存取該 PCM胞；以及產生指示該已判定的最初讀取時間之輸出信號的電路。
  16. 如申請專利範圍第15項所述之裝置，其中最初重設定限電壓資訊與該最初讀取時間關聯，以及其中判定該PCM胞的該最初讀取時間之該電路包括：將該PCM胞之最後重設定限電壓資訊與該最後讀取時間關聯之電路；依據該設定定限電壓資訊判定該PCM胞之最初重設定限電壓資訊的電路；依據該重設定限電壓漂移及該最後重設定限電壓資訊及該最初重設定限電壓資訊之間的差來判定時間差之電路；以及施加該已判定的時間差至該最後讀取時間以判定該最初讀取時間之電路。
  17. 如申請專利範圍第15項所述之裝置，進一步包含依據該PCM胞之該設定定限電壓資訊判定該第一分界電壓之電路。
  18. 如申請專利範圍第15項所述之裝置，進一步包含：識別在該最初讀取時間之前的第三讀取時間之電路；識別與該PCM胞關聯之設定定限電壓漂移的電路；依據該第三讀取時間、該設定定限電壓漂移、及該設定定限電壓資訊，判定早於該時間窗之時間窗延伸的電 路，其中第二分界電壓用於在該時間窗延伸期間任意存取該PCM胞。
  19. 如申請專利範圍第18項所述之裝置，進一步包含：針對一或更多PCM胞之每一者，在年齡追蹤列表中儲存個別項目之電路，該項目包括指示該PCM胞之資訊以及針對該PCM胞的最近存取之時間戳；從該些項目之一的該時間戳檢測該項目之該個別PCM胞的該最近存取之年齡大於該時間窗延伸之大小的電路；以及回應於該檢測而從該年齡追蹤列表移除該些項目之該一者的電路。
  20. 如申請專利範圍第19項所述之裝置，進一步包含：從該年齡追蹤列表判定將從資料更新週期排除的PCM胞之電路。
TW100134387A 2010-09-24 2011-09-23 判定相位改變記憶體之存取資訊的方法，裝置及系統 TWI480874B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/890,581 US8649212B2 (en) 2010-09-24 2010-09-24 Method, apparatus and system to determine access information for a phase change memory

Publications (2)

Publication Number Publication Date
TW201227735A TW201227735A (en) 2012-07-01
TWI480874B true TWI480874B (zh) 2015-04-11

Family

ID=45870524

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100134387A TWI480874B (zh) 2010-09-24 2011-09-23 判定相位改變記憶體之存取資訊的方法，裝置及系統

Country Status (7)

Country Link
US (1) US8649212B2 (zh)
EP (1) EP2619764B1 (zh)
JP (1) JP5433878B2 (zh)
KR (1) KR101410131B1 (zh)
CN (2) CN103140897B (zh)
TW (1) TWI480874B (zh)
WO (1) WO2012040680A1 (zh)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8649212B2 (en) * 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory
US8607089B2 (en) 2011-05-19 2013-12-10 Intel Corporation Interface for storage device access over memory bus
WO2013048385A1 (en) 2011-09-28 2013-04-04 Intel Corporation Maximum-likelihood decoder in a memory controller for synchronization
CN103946813B (zh) 2011-09-30 2017-08-25 英特尔公司 基于使用统计量追踪的远存储器访问信号的生成
WO2013048500A1 (en) 2011-09-30 2013-04-04 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy over common memory channels
WO2013048485A1 (en) 2011-09-30 2013-04-04 Intel Corporation Autonomous initialization of non-volatile random access memory in a computer system
EP2761472B1 (en) 2011-09-30 2020-04-01 Intel Corporation Memory channel that supports near memory and far memory access
EP2761464B1 (en) 2011-09-30 2018-10-24 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy having different operating modes
US9529708B2 (en) 2011-09-30 2016-12-27 Intel Corporation Apparatus for configuring partitions within phase change memory of tablet computer with integrated memory controller emulating mass storage to storage driver based on request from software
US9430372B2 (en) 2011-09-30 2016-08-30 Intel Corporation Apparatus, method and system that stores bios in non-volatile random access memory
CN103946824B (zh) 2011-11-22 2016-08-24 英特尔公司 一种用于非易失性随机访问存储器的访问控制方法、装置及系统
US9829951B2 (en) 2011-12-13 2017-11-28 Intel Corporation Enhanced system sleep state support in servers using non-volatile random access memory
US9958926B2 (en) 2011-12-13 2018-05-01 Intel Corporation Method and system for providing instant responses to sleep state transitions with non-volatile random access memory
WO2013095385A1 (en) 2011-12-20 2013-06-27 Intel Corporation Apparatus and method for phase change memory drift management
BR112014013390A2 (pt) 2011-12-20 2017-06-13 Intel Corp redução de potência parcial dinâmica de cache de lado de memória em hierarquia de memória de 2 níveis
US9448922B2 (en) 2011-12-21 2016-09-20 Intel Corporation High-performance storage structures and systems featuring multiple non-volatile memories
KR101572403B1 (ko) 2011-12-22 2015-11-26 인텔 코포레이션 메모리 채널 셧다운에 의한 전력 절약
US9396118B2 (en) 2011-12-28 2016-07-19 Intel Corporation Efficient dynamic randomizing address remapping for PCM caching to improve endurance and anti-attack
US9645177B2 (en) 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
TWI571872B (zh) * 2013-06-21 2017-02-21 旺宏電子股份有限公司 相變化記憶體、其寫入方法及其讀取方法
US9582190B2 (en) * 2014-05-13 2017-02-28 Nxp B.V. Time management using time-dependent changes to memory
US10438658B2 (en) * 2014-12-26 2019-10-08 Intel Corporation Refresh logic to refresh only memory cells having a first value
US9379321B1 (en) * 2015-03-20 2016-06-28 Intel Corporation Chalcogenide glass composition and chalcogenide switch devices
US10204047B2 (en) 2015-03-27 2019-02-12 Intel Corporation Memory controller for multi-level system memory with coherency unit
US10529777B2 (en) * 2015-03-31 2020-01-07 Sony Semiconductor Solutions Corporation Switch device and storage unit
US10073659B2 (en) 2015-06-26 2018-09-11 Intel Corporation Power management circuit with per activity weighting and multiple throttle down thresholds
US10387259B2 (en) 2015-06-26 2019-08-20 Intel Corporation Instant restart in non volatile system memory computing systems with embedded programmable data checking
US10108549B2 (en) 2015-09-23 2018-10-23 Intel Corporation Method and apparatus for pre-fetching data in a system having a multi-level system memory
US10185501B2 (en) 2015-09-25 2019-01-22 Intel Corporation Method and apparatus for pinning memory pages in a multi-level system memory
US10261901B2 (en) 2015-09-25 2019-04-16 Intel Corporation Method and apparatus for unneeded block prediction in a computing system having a last level cache and a multi-level system memory
US9792224B2 (en) 2015-10-23 2017-10-17 Intel Corporation Reducing latency by persisting data relationships in relation to corresponding data in persistent memory
US10033411B2 (en) 2015-11-20 2018-07-24 Intel Corporation Adjustable error protection for stored data
US10095618B2 (en) 2015-11-25 2018-10-09 Intel Corporation Memory card with volatile and non volatile memory space having multiple usage model configurations
US9747041B2 (en) 2015-12-23 2017-08-29 Intel Corporation Apparatus and method for a non-power-of-2 size cache in a first level memory device to cache data present in a second level memory device
KR102314828B1 (ko) 2016-03-04 2021-10-19 에스케이하이닉스 주식회사 온도 보상형 저항성 메모리 장치
US10007606B2 (en) 2016-03-30 2018-06-26 Intel Corporation Implementation of reserved cache slots in computing system having inclusive/non inclusive tracking and two level system memory
US10185619B2 (en) 2016-03-31 2019-01-22 Intel Corporation Handling of error prone cache line slots of memory side cache of multi-level system memory
US10120806B2 (en) 2016-06-27 2018-11-06 Intel Corporation Multi-level system memory with near memory scrubbing based on predicted far memory idle time
US9978442B2 (en) * 2016-09-07 2018-05-22 Qualcomm Incorporated Lower power high speed decoding based dynamic tracking for memories
US10915453B2 (en) 2016-12-29 2021-02-09 Intel Corporation Multi level system memory having different caching structures and memory controller that supports concurrent look-up into the different caching structures
CN106601911B (zh) * 2016-12-30 2019-03-01 中国科学院上海微系统与信息技术研究所 Ge-Se-Al OTS材料、OTS选通器单元及其制备方法
US10445261B2 (en) 2016-12-30 2019-10-15 Intel Corporation System memory having point-to-point link that transports compressed traffic
KR102646755B1 (ko) 2017-01-06 2024-03-11 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
KR20180083619A (ko) 2017-01-13 2018-07-23 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
US10304814B2 (en) 2017-06-30 2019-05-28 Intel Corporation I/O layout footprint for multiple 1LM/2LM configurations
US10083751B1 (en) 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US11188467B2 (en) 2017-09-28 2021-11-30 Intel Corporation Multi-level system memory with near memory capable of storing compressed cache lines
US10310989B2 (en) * 2017-09-29 2019-06-04 Intel Corporation Time tracking with patrol scrub
US10860244B2 (en) 2017-12-26 2020-12-08 Intel Corporation Method and apparatus for multi-level memory early page demotion
US11099995B2 (en) 2018-03-28 2021-08-24 Intel Corporation Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory
KR20200000904A (ko) 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto
US11055228B2 (en) 2019-01-31 2021-07-06 Intel Corporation Caching bypass mechanism for a multi-level memory
US10861539B1 (en) * 2019-08-21 2020-12-08 Micron Technology, Inc. Neural network memory
CN111554399B (zh) * 2020-05-25 2023-07-25 出门问问信息科技有限公司 一种重置方法和装置、电子设备和计算机存储介质
KR20220049650A (ko) * 2020-10-14 2022-04-22 삼성전자주식회사 메모리 장치
US11501831B2 (en) 2020-11-05 2022-11-15 Sandisk Technologies Llc Power off recovery in cross-point memory with threshold switching selectors
US11894037B2 (en) 2022-04-12 2024-02-06 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707712B2 (en) * 2001-08-02 2004-03-16 Intel Corporation Method for reading a structural phase-change memory
US20060227592A1 (en) * 2005-03-30 2006-10-12 Parkinson Ward D Reading phase change memories
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
US7440308B2 (en) * 2005-09-05 2008-10-21 Samsung Electronics Co., Ltd. Phase-change random access memory device and method of operating the same
KR20090117464A (ko) * 2008-05-09 2009-11-12 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US20100002499A1 (en) * 2008-07-02 2010-01-07 Breitwisch Matthew J Phase change memory programming method without reset over-write
US20100110778A1 (en) * 2008-11-06 2010-05-06 Macronix International Co., Ltd. Phase change memory program method without over-reset
US7791934B2 (en) * 2007-08-10 2010-09-07 Hynix Semiconductor Inc. Method for driving multi-level data to a phase change memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002331580A1 (en) * 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6795338B2 (en) 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US6791102B2 (en) 2002-12-13 2004-09-14 Intel Corporation Phase change memory
US7135696B2 (en) 2004-09-24 2006-11-14 Intel Corporation Phase change memory with damascene memory element
US7391642B2 (en) 2005-01-25 2008-06-24 Intel Corporation Multilevel programming of phase change memory cells
EP1883113B1 (en) * 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Phase change memory device
KR100781550B1 (ko) 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
US7796424B2 (en) 2007-06-21 2010-09-14 Qimonda North America Corp. Memory device having drift compensated read operation and associated method
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7929338B2 (en) * 2009-02-24 2011-04-19 International Business Machines Corporation Memory reading method for resistance drift mitigation
US8649212B2 (en) * 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707712B2 (en) * 2001-08-02 2004-03-16 Intel Corporation Method for reading a structural phase-change memory
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
US20060227592A1 (en) * 2005-03-30 2006-10-12 Parkinson Ward D Reading phase change memories
US20090116281A1 (en) * 2005-03-30 2009-05-07 Ovonyx, Inc. Reading Phase Change Memories
US7440308B2 (en) * 2005-09-05 2008-10-21 Samsung Electronics Co., Ltd. Phase-change random access memory device and method of operating the same
US7791934B2 (en) * 2007-08-10 2010-09-07 Hynix Semiconductor Inc. Method for driving multi-level data to a phase change memory device
KR20090117464A (ko) * 2008-05-09 2009-11-12 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US20100002499A1 (en) * 2008-07-02 2010-01-07 Breitwisch Matthew J Phase change memory programming method without reset over-write
US20100110778A1 (en) * 2008-11-06 2010-05-06 Macronix International Co., Ltd. Phase change memory program method without over-reset

Also Published As

Publication number Publication date
CN103140897B (zh) 2015-10-07
JP5433878B2 (ja) 2014-03-05
CN103140897A (zh) 2013-06-05
TW201227735A (en) 2012-07-01
WO2012040680A1 (en) 2012-03-29
EP2619764B1 (en) 2018-04-25
EP2619764A1 (en) 2013-07-31
US20120075924A1 (en) 2012-03-29
CN105374392A (zh) 2016-03-02
KR101410131B1 (ko) 2014-06-25
CN105374392B (zh) 2018-04-13
JP2013542545A (ja) 2013-11-21
KR20130071475A (ko) 2013-06-28
EP2619764A4 (en) 2017-02-08
US8649212B2 (en) 2014-02-11

Similar Documents

Publication Publication Date Title
TWI480874B (zh) 判定相位改變記憶體之存取資訊的方法，裝置及系統
TWI506628B (zh) 用於具開關的相變化記憶體之快速驗證之方法、裝置及系統
US8462537B2 (en) Method and apparatus to reset a phase change memory and switch (PCMS) memory cell
KR100814608B1 (ko) 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법
TWI493547B (zh) 相變記憶體及開關（ｐｃｍｓ）記憶體裝置中之漂移管理
US8183565B2 (en) Programmable resistance memory array with dedicated test cell
US10395734B2 (en) Method and apparatus for determining a cell state of a resistive memory cell
US20200303008A1 (en) Devices and methods to program a memory cell
US9496031B2 (en) Method and apparatus for faster determination of a cell state of a resistive memory cell using a parallel resistor
CN111383687A (zh) 电阻式存储器装置及其编程方法
Junsangsri et al. Macromodeling a phase change memory (PCM) cell by HSPICE
KR20140063759A (ko) 데이터를 저장하기 위한 장치 및 메모리셀을 판독하는 방법
CN115104155A (zh) 用于读取参考电压管理的存储系统、存储器件和方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees