CN103137065A - 驱动电路 - Google Patents

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CN103137065A CN201210277319XA CN201210277319A CN103137065A CN 103137065 A CN103137065 A CN 103137065A CN 201210277319X A CN201210277319X A CN 201210277319XA CN 201210277319 A CN201210277319 A CN 201210277319A CN 103137065 A CN103137065 A CN 103137065A
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Abstract

本发明的驱动电路包含：第一晶体管开关，根据一前级栅极信号产生第一控制信号，第二晶体管开关，根据一第二控制信号拉低第一控制信号位阶，第三晶体管开关，根据第一控制信号输出一频率信号，第四晶体管开关，根据第二控制信号拉低该频率信号位阶，第五晶体管开关，耦接一高电压源来输出第二控制信号，第六晶体管开关，根据第一控制信号拉低该第二控制信号位阶，第七晶体管开关，根据一后级栅极信号，拉低该第一控制信号位阶，一电容，其中前级栅极信号对电容充电以产生第一控制信号。

Description

驱动电路
技术领域
本发明是有关于一种显示面板的驱动电路，且特别是有关于一种直接制作于显示面板的栅极驱动电路。
背景技术
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，电泳显示技术(Electro-PhoreticDisplay，EPD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为显示器产品的主流。
为了要将显示器的制作成本压低，将栅极驱动电路结构直接制作于显示面板上的作法已逐渐取代传统利用外部栅极驱动芯片驱动像素的作法，借此可省下栅极驱动芯片的零件成本而降低整体制造成本。然而，由于一基板上同时形成有为数众多的栅极线、数据线以及像素单元，可供形成栅极驱动电路的空间有限，因此该栅极驱动电路的结构须尽可能简化，借以提高生产良率。
发明内容
有鉴于此，本发明提供一种驱动电路，其可大幅降低电路结构复杂度、减少制作空间及降低成本。
本发明的一目的在于提供一种驱动电路，其中使用较少数量的晶体管开关来控制控制信号的输出电压位阶，进而控制输出的栅极信号，因而具有较简单的电路结构、较低的制作成本及较少的电路空间。
本发明的一方面在提供一种驱动电路，至少包含：一第一晶体管开关，耦接一前级栅极信号来产生一第一控制信号；一第二晶体管开关，根据一第二控制信号拉低该第一控制信号的位阶；一第三晶体管开关，接收一频率信号，并根据第一控制信号输出频率信号；一第四晶体管开关，根据第二控制信号拉低频率信号的位阶；一第五晶体管开关，耦接一高电压源来输出第二控制信号；一第六晶体管开关，根据该第一控制信号拉低该第二控制信号的位阶；一第七晶体管开关，根据一后级栅极信号，拉低第一控制信号的位阶使得第六晶体管开关关闭以拉高第二控制信号的位阶；以及一电容，其中前级栅极信号对电容充电以产生第一控制信号。
本发明的驱动电路使用较少的电子组件及较少数量的晶体管开关来控制控制信号的输出电压位阶，进而控制输出的栅极信号。在电路架构上相当简化，因此驱动电路的体积可大幅缩减，进而缩小整体平面显示器的尺寸。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附
附图的说明如下：
图1A所示为依据本发明一较佳具体实施例的驱动电路概略图标；
图1B所示为用以操作图1A驱动电路的时序图；
图2A所示为依据本发明另一较佳具体实施例的驱动电路概略图标；
图2B所示为用以操作图2A驱动电路的时序图；
图3A和图3B所示为本发明第一选择信号A与第二选择信号B的互补关系图。
【主要组件符号说明】
100和200驱动电路
T1第一晶体管开关
T2第二晶体管开关
T3第三晶体管开关
T4第四晶体管开关
T5第五晶体管开关
T6第六晶体管开关
T7第七晶体管开关
T8第八晶体管开关
Cb电容器
G(N-1)、G(N)、G(N+1)栅极信号
Vp控制信号
Vx控制信号
VSS低电压源
VDD高电压源
CLK频率信号
具体实施方式
以下为本发明较佳具体实施例以所附附图加以详细说明，下列的说明及图标使用相同的参考数字以表示相同或类似组件，并且在重复描述相同或类似组件时则予省略。
图1A所示为依据本发明一较佳具体实施例的驱动电路概略图标。如图1A所示，本发明的实施例的驱动电路100包括七个晶体管开关T1、T2、T3、T4、T5、T6和T7，以及一个电容器Cb。此七个晶体管开关可为薄膜晶体管(ThinFilm Transistor)、金属氧化物半导体场效晶体管(Metal Oxide SemiconductorField Effect Transistor)或接面场效晶体管(Junction Field Effect Transistor)。本实施例的驱动电路可例如为应用于显示面板上的栅极驱动电路。
第一晶体管开关T1包含第一端、第二端与门极端，其中第一端用来接收前级栅极驱动电路所输出的栅极信号G(N-1)，栅极端耦接于第一端，第二端耦接于电容Cb。因此，电容Cb即根据第一晶体管开关T1所接收的栅极信号G(N-1)，执行充电程序以产生控制信号Vp(亦即驱动控制电压Vp)。第二晶体管开关T2包含第一端、第二端与门极端，其中第一端耦接于第一晶体管开关T1的第二端，栅极端用来接收控制信号Vx，第二端耦接于一低电压源VSS，用以稳定/拉低控制信号Vp位阶。第三晶体管开关T3包含第一端、第二端与门极端，其中第一端用以接收一频率信号CLK，栅极端用以接收控制信号Vp，第二端用以输出栅极信号G(N)，电容Cb耦接于第三晶体管开关T3的栅极端与第二端之间。第四晶体管开关T4包含第一端、第二端与门极端，其中第一端耦接于第三晶体管开关T3的第二端，栅极端用来接收控制信号Vx，第二端耦接于一低电压源VSS。第五晶体管开关T5包含第一端、第二端与门极端，其中第一端用来接收高电压源VDD，栅极端耦接于第一端，第二端用以根据高电压源VDD输出控制信号Vx。第六晶体管开关T6包含第一端、第二端与门极端，其中第一端用来接收控制信号Vx，栅极端耦接于电容Cb并接收控制信号Vp，第二端耦接于低电压源VSS。第七晶体管开关T7包含第一端、第二端与门极端，其中第一端耦接于第一晶体管开关T1的第二端，栅极端用来接收后级栅极驱动电路所输出的栅极信号G(N+1)，第二端耦接于低电压源VSS。
当前级栅极驱动电路所输出的栅极信号G(N-1)经由第一晶体管开关T1的第一端输入驱动电路100时，若栅极信号G(N-1)为高电压准位，由于第一晶体管开关T1栅极端耦接于第一端，因此第一晶体管开关T1被启动，同时电容Cb即根据第一晶体管开关T1所接收的栅极信号G(N-1)，执行充电程序以产生控制信号Vp，借以启动第三晶体管开关T3以及第六晶体管开关T6。其中第五晶体管开关T5，因为其第一端接收高电压源VDD而栅极端耦接于第一端，因此第二端输出的控制信号Vx为高电压准位，但当第六晶体管开关T6被启动后，原本高电压准位的控制信号Vx会被反转成低电压准位。此低电压准位的控制信号Vx会让第四晶体管开关T4和第二晶体管开关T2关闭，而让第三晶体管开关T3的第二端输出频率信号CLK。
而当后级栅极驱动电路所输出的栅极信号G(N+1)传送至第七晶体管开关T7的栅极端，第七晶体管开关T7会被启动，导致高电压准位的控制信号Vp转变成低电压准位，而将第三晶体管开关T3以及第六晶体管开关T6关闭，其中第五晶体管开关T5因为第六晶体管开关T6被关闭，因此第五晶体管开关T5的第二端将输出一高电压准位的控制信号Vx来启动第四晶体管开关T4以及第二晶体管开关T2，而让第三晶体管开关T3的第二端输出低电压准位信号。
于本实施例中，高电压源VDD仅通过第五晶体管开关T5来维持控制信号Vx在一高位阶，并使用串接的第五晶体管开关T5和第六晶体管开关T6来控制控制信号Vx的输出电压位阶。其中，在前级栅极驱动电路输出栅极信号G(N-1)时，第六晶体管开关T6被启动，控制信号Vx才由高电压准位转换成一低电压准位，来输出本级的栅极信号G(N)。并于后级栅极驱动电路输出栅极信号G(N+1)时，第六晶体管开关T6被关闭，控制信号Vx由低电压准位回复成高电压准位，终止输出本级的栅极信号G(N)。因此，在电路结构上相当简化，且可通过调整第五晶体管开关T5的尺寸，以及第六晶体管开关T6的尺寸来改变控制信号Vx于高低电压准位间的转换时间。亦即第五晶体管开关T5与第六晶体管开关T6的尺寸比例可决定控制信号Vx的位阶的准位。
图1B所示为用以操作图1A栅极驱动电路的时序图。其中在P1期间，第一晶体管开关T1会接收前级栅极驱动电路输出的栅极信号G(N-1)而变成导通状态，当栅极信号G(N-1)通过第一晶体管开关T1后，使得控制信号Vp处在一高电压准位状态进而将第六晶体管开关T6切换为导通状态，使得控制信号Vx被反转成低电压准位。其中控制信号Vp是处在浮动状态，通过耦合通过第三晶体管开关T3内寄生静电容量，控制信号Vp的电压准位受到频率信号CLK的电压准位影响。因此，当在P2期间时，频率信号CLK为高准位状态，造成控制信号Vp的电压准位会增加，且由于第六晶体管开关T6仍为导通状态，控制信号Vx仍为低电压准位，使得第四晶体管开关T4在非导通状态，且因为第三晶体管开关T3在第一晶体管开关T1接收栅极信号G(N-1)后会处在导通状态，所以当第四晶体管开关T4在非导通状态时，本级的栅极信号G(N)输出会与在栅极信号G(N-1)之后的频率脉冲CLK同步，因此栅极信号G(N)发生在P2期间。直到P3期间，频率信号CLK为低准位状态，且第七晶体管开关T7接收后级栅极驱动电路输出栅极信号G(N+1)而变成导通状态，重设控制信号Vp为止。
图2A所示为依据本发明另一较佳具体实施例的驱动电路概略图标。如图2A所示，本发明的驱动电路200包括八个晶体管开关T1、T2、T3、T4、T5、T6、T7和T8，以及一个电容器Cb。此八个晶体管开关可为薄膜晶体管(ThinFilm Transistor)、金属氧化物半导体场效晶体管(Metal Oxide SemiconductorField Effect Transistor)、或接面场效晶体管(Junction Field Effect Transistor)。
第一晶体管开关T1包含第一端、第二端与门极端，其中第一端用来接收前级栅极驱动电路所输出的栅极信号G(N-1)，栅极端耦接于第一端，第二端耦接于电容Cb。因此，电容Cb即根据第一晶体管开关T1所接收的栅极信号G(N-1)，执行充电程序以产生控制信号Vp(亦即驱动控制电压Vp)。第二晶体管开关T2包含第一端、第二端与门极端，其中第一端耦接于第一晶体管开关T1的第二端，栅极端用来接收控制信号Vx，第二端耦接于一低电压源VSS。第三晶体管开关T3包含第一端、第二端与门极端，其中第一端用以接收一频率信号CLK，栅极端用以接收控制信号Vp，第二端用以输出栅极信号G(N)，电容Cb耦接于第三晶体管开关T3的栅极端与第二端之间。第四晶体管开关T4包含第一端、第二端与门极端，其中第一端耦接于第三晶体管开关T3的第二端，栅极端用来接收控制信号Vx，第二端耦接于一低电压源VSS。第五晶体管开关T5包含第一端、第二端与门极端，其中第一端用来接收高电压源VDD，栅极端耦接于第一选择信号A，第二端用一输出控制信号Vx。第六晶体管开关T6包含第一端、第二端与门极端，其中第一端用来接收控制信号Vx，栅极端耦接于电容Cb并接收控制信号Vp，第二端耦接于一低电压源VSS。第七晶体管开关T7包含第一端、第二端与门极端，其中第一端耦接于第一晶体管开关T1的第二端，栅极端用来接收后级栅极驱动电路所输出的栅极信号G(N+1)，第二端耦接于一低电压源VSS。第八晶体管开关T8包含第一端、第二端与门极端，其中第一端用来接收高电压源VDD，栅极端耦接于第二选择信号B，第二端用一输出控制信号Vx，其中如第3A和3B图所示，第一选择信号A与第二选择信号B为互补信号。
本实施例与第一实施例最大不同处在于，为避免第一实施例中的第五晶体管开关T5因为长时间受高电压源VDD驱动，造成启始电压偏移，进而影响第四晶体管开关T4的启动时间，使得输出的栅极信号G(N)准位失真。因此于本实施例中，使用一第八晶体管开关T8来与第五晶体管开关T5并连，并通过互补的第一选择信号A与第二选择信号B间隔开启第八晶体管开关T8与第五晶体管开关T5，来输出控制信号Vx，提高栅极驱动电路的可靠度。
图2B所示为用以操作图2A栅极驱动电路的时序图。其中在P1期间，第二选择信号B开启第五晶体管开关T5，第一晶体管开关T1会接收前级栅极驱动电路输出的栅极信号G(N-1)而变成导通状态，当栅极信号G(N-1)通过第一晶体管开关T1后，使得控制信号Vp处在一高电压准位状态进而将第六晶体管开关T6切换为导通状态，从而使得控制信号Vx被反转成低电压准位。其中控制信号Vp是处在浮动状态，通过耦合通过第三晶体管开关T3内寄生静电容量，控制信号Vp的电压准位受到频率信号CLK的电压准位影响。因此，当在P2期间时，第一选择信号A开启第八晶体管开关T8，同时频率信号CLK为高准位状态，造成控制信号Vp的电压准位会增加，且由于第六晶体管开关T6仍为导通状态，控制信号Vx仍为低电压准位，使得第四晶体管开关T4在非导通状态，且因为第三晶体管开关T3在第一晶体管开关T1接收栅极信号G(N-1)后会处在导通状态，所以当第四晶体管开关T4在非导通状态时，本级的栅极信号G(N)输出会与在栅极信号G(N-1)之后的频率脉冲CLK同步，因此栅极信号G(N)发生在P2期间。直到P3期间，频率信号CLK为低准位状态，且第七晶体管开关T7接收后级栅极驱动电路输出栅极信号G(N+1)而变成导通状态，重设控制信号Vp为止。
综合上述所言，本发明的栅极驱动电路使用较少数量的晶体管开关来控制控制信号的输出电压位阶，进而控制输出的栅极信号。在电路架构上相当简化，因此栅极驱动电路的体积可大幅缩减，进而缩小整体平面显示器的尺寸。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (8)

1.一种驱动电路，其特征在于，至少包含：
一第一晶体管开关，接收一前级栅极信号来产生一第一控制信号；
一第二晶体管开关，根据一第二控制信号拉低该第一控制信号的位阶；
一第三晶体管开关，接收一频率信号，并根据该第一控制信号输出该频率信号；
一第四晶体管开关，根据该第二控制信号拉低该频率信号的位阶；
一第五晶体管开关，耦接一高电压源来输出该第二控制信号；
一第六晶体管开关，根据该第一控制信号拉低该第二控制信号的位阶；
一第七晶体管开关，根据一后级栅极信号，拉低该第一控制信号的该位阶使得该第六晶体管开关关闭以拉高该第二控制信号的该位阶；以及
一电容，其中该前级栅极信号对该电容充电以产生该第一控制信号。
2.根据权利要求1所述的驱动电路，其特征在于，该第一晶体管开关、该第二晶体管开关、该第三晶体管开关、该第四晶体管开关、该第五晶体管开关、该第六晶体管开关以及该第七晶体管开关为一薄膜晶体管、金属氧化物半导体场效晶体管、或接面场效晶体管。
3.根据权利要求1所述的驱动电路，其特征在于，该第六晶体管开关与该第五晶体管开关的尺寸比例可决定该第二控制信号的位阶的准位。
4.根据权利要求1所述的驱动电路，其特征在于，该高电压源仅通过该第五晶体管开关来维持该第二控制信号在一高位阶。
5.根据权利要求4所述的驱动电路，其特征在于：
该第一晶体管开关包含一第一端、一第二端及一栅极端，其中该第一晶体管开关的该第一端用来接收该前级栅极信号，该第一晶体管开关的该栅极端耦接于该第一晶体管开关的该第一端，该第一晶体管开关的该第二端用以根据该前级栅极信号输出该第一控制信号；
该第二晶体管开关包含一第一端、一第二端及一栅极端，其中该第二晶体管开关的该第一端耦接于该第一晶体管开关的该第二端，该第二晶体管开关的该栅极端接收该第二控制信号，该第二晶体管开关的该第二端耦接于一低电压源；
该第三晶体管开关包含一第一端、一第二端及一栅极端，其中该第三晶体管开关的该第一端接收该频率信号，该第三晶体管开关的该栅极端用以接收该第一控制信号，该第三晶体管开关的该第二端用以根据该第一控制信号输出该频率信号；
该第四晶体管开关包含一第一端、一第二端及一栅极端，其中该第四晶体管开关的该第一端耦接于该第三晶体管开关的该第二端，该第四晶体管开关的该栅极端接收该第二控制信号，该第四晶体管开关的该第二端耦接于该低电压源；
该第五晶体管开关包含一第一端、一第二端及一栅极端，其中该第五晶体管开关的该第一端用来接收该高电压源，该第五晶体管开关的该栅极端耦接于该第五晶体管开关的该第一端，该第五晶体管开关的该第二端用以根据该高电压源输出该第二控制信号；
该第六晶体管开关包含一第一端、一第二端及一栅极端，其中该第六晶体管开关的该第一端接收该第二控制信号，该第六晶体管开关的该栅极端接收该第一控制信号，该第六晶体管开关的该第二端耦接于该低电压源；
该第七晶体管开关包含一第一端、一第二端及一栅极端，其中该第七晶体管开关的该第一端耦接于该第一晶体管开关的该第二端，该第七晶体管开关的该栅极端接收该后级栅极信号，该第七晶体管开关的该第二端耦接于该低电压源；以及
该电容耦接该第三晶体管开关的该第二端以及该第三晶体管开关的该栅极端。
6.根据权利要求1所述的驱动电路，其特征在于，还包括一第八晶体管开关，耦接该高电压源并与该第五晶体管开关并连，其中该第五晶体管开关根据一第一选择信号来输出该第二控制信号，该第八晶体管开关根据一第二选择信号来输出该第二控制信号，其中该第一选择信号与该第二选择信号互补。
7.根据权利要求6所述的驱动电路，其特征在于，该第八晶体管开关为一薄膜晶体管、金属氧化物半导体场效晶体管、或接面场效晶体管。
8.根据权利要求6所述的驱动电路，其特征在于：
该第一晶体管开关包含一第一端、一第二端及一栅极端，其中该第一晶体管开关的该第一端用来接收该前级栅极信号，该栅极端耦接于该第一晶体管开关的该第一端，该第一晶体管开关的该第二端用以根据该前级栅极信号输出该第一控制信号；
该第二晶体管开关包含一第一端、一第二端及一栅极端，其中该第二晶体管开关的该第一端耦接于该第一晶体管开关的第二端，该第二晶体管开关的该栅极端接收该第二控制信号，该第二晶体管开关的该第二端耦接于一低电压源；
该第三晶体管开关包含一第一端、一第二端及一栅极端，其中该第三晶体管开关的该第一端接收该频率信号，该第三晶体管开关的该栅极端用以接收该第一控制信号，该第三晶体管开关的该第二端用以根据该第一控制信号输出该频率信号；
该第四晶体管开关包含一第一端、一第二端及一栅极端，其中该第四晶体管开关的该第一端耦接于该第三晶体管开关的该第二端，该第四晶体管开关的该栅极端接收该第二控制信号，该第四晶体管开关的该第二端耦接于该低电压源；
该第五晶体管开关包含一第一端、一第二端及一栅极端，其中该第五晶体管开关的该第一端接收该高电压源，该第五晶体管开关的该栅极端接收该第一选择信号，该第五晶体管开关的该第二端根据该第一选择信号输出该第二控制信号；
该第六晶体管开关包含一第一端、一第二端及一栅极端，其中该第六晶体管开关的该第一端接收该第二控制信号，该第六晶体管开关的该栅极端接收该第一控制信号，该第六晶体管开关的该第二端耦接于该低电压源；
该第七晶体管开关包含一第一端、一第二端及一栅极端，其中该第七晶体管开关的该第一端耦接于该第一晶体管开关的第二端，该第七晶体管开关的该栅极端接收该后级栅极信号，该第七晶体管开关的该第二端耦接于该低电压源；
该第八晶体管开关包含一第一端、一第二端及一栅极端，其中该第八晶体管开关的该第一端接收该高电压源，该第八晶体管开关的该栅极端接收该第二选择信号，该第八晶体管开关的该第二端根据该第二选择信号输出该第二控制信号；以及
该电容耦接该第三晶体管开关的该第二端以及该栅极端。
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