CN103117296A - 金属氧化物半导体晶体管与其形成方法 - Google Patents

Abstract

本发明提供了一种金属氧化物半导体晶体管与其形成方法。该金属氧化物半导体晶体管包括基底、栅极介电层、栅极、源极/漏极区以及金属硅化物层。栅极介电层设置于基底上，且栅极设置于栅极介电层上。源极/漏极区设置于栅极的两侧的基底中。金属硅化物层设置于该源极/漏极区上，其中金属硅化物层具有弯曲的底面。

Description

金属氧化物半导体晶体管与其形成方法

技术领域

本发明涉及一种金属氧化物半导体(metal oxide semiconductor，MOS)晶体管以及其形成方法，特别是涉及一种具有弯曲底面的金属硅化物的金属氧化物半导体晶体管及其形成方法。

背景技术

随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子穿隧效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。

而传统的栅极材料多晶硅则面临硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(depletioneffect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。

传统金属栅极的工艺依照高介电常数层的形成时序，又可概分为「前高介电常数层(high-k first)」或「后高介电常数层(high-k last)」。在已知「后高介电常数层」工艺中，高介电常数层形成之后还会进行高温退火工艺(annealing)，以提升高介电常数层的品质。然而，此高温退火工艺对于已经形成的元件容易造成损害，特别是金属硅化物(silicide)等元件，而影响了晶体管的品质。

发明内容

本发明于是提出一种MOS晶体管以及其制造方法，以解决上述问题。

根据本发明的实施例，本发明提供了一种金属氧化物半导体晶体管，包括基底、栅极介电层、栅极、源极/漏极区、金属硅化物层以及接触金属层。栅极介电层设置于基底上，且栅极设置于栅极介电层上。源极/漏极区设置于栅极的两侧的基底中。金属硅化物层设置于该源极/漏极区上，其中金属硅化物层具有弯曲的底面。

根据本发明的实施例，本发明还提供了一种形成金属氧化物半导体晶体管的方法。首先提供基底，基底中具有晶体管，晶体管包括栅极介电层、设置于栅极介电层上的栅极、以及设置于栅极两侧的基底中的源极/漏极区。接着于基底上形成牺牲层覆盖晶体管，并移除部分的牺牲层以暴露源极/漏极区。最后于暴露的源极/漏极区中形成金属硅化物层。

本发明所提供金属氧化物半导体晶体管的制作方法中，金属硅化物层优选是在狭小的空间中形成，例如在接触洞中形成，故可具有前述的底面弯曲的结构。此外，本发明的金属硅化物层是在形成高介电常数层之后才形成，故金属硅化物层并不会被高介电常数层的热退火步骤所影响，可确保金属硅化物层的品质。

附图说明

图1与图8绘示了本发明第一实施例中形成金属氧化物半导体晶体管的步骤示意图。

图9与图10绘示了本发明第二实施例中形成金属氧化物半导体晶体管的步骤示意图。

附图标记说明

300基底                326高介电常数层

302浅沟槽隔离          328功函数金属层

304介质层              329介电层

306虚置栅极            330低电阻层

308盖层                332接触洞

310衬垫层              334金属硅化物层

312间隙壁              334a顶面

314轻掺杂源极/漏极区   334b底面

316掩模层        335保护层

318源极/漏极区   336阻障层

320第二凹槽      338接触金属层

322外延层        339接触插栓

324牺牲层        339b底面

325凹槽          340MOS晶体管

具体实施方式

为使本领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图8，所绘示为本发明第一实施例中金属氧化物半导体晶体管形成步骤示意图。在本实施例中，金属氧化物半导体晶体管可以是PMOS晶体管或者是NMOS晶体管，且本优选实施例采用「后栅极(gate-last)工艺」并搭配「后高介电常数介电层(high-k last)工艺」。如图1所示，首先提供基底300，例如是硅基底(silicon substrate)、外延硅(epitaxial siliconsubstrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(siliconcarbide substrate)或硅覆绝缘(silicon-on-insulator，SOI)基底等，但不以此为限。基底300中具有多个浅沟槽隔离(shallow trench isolation，STI)302，以电性隔绝基底300的各个MOS晶体管340。

如图1所示，在基底300中形成MOS晶体管340。于本发明的实施例中，MOS晶体管340包括介质层(interfacial layer)304、虚置栅极(dummy gate)306、盖层(capping layer)308、衬垫层(liner layer)310、间隙壁(spacer)312以及轻掺杂源极/漏极(LDD)314。于本发明的实施例中，介质层304可包括二氧化硅(SiO₂)或氮化硅(SiN)。虚置栅极306包括多晶硅(poly silicon)，其可以是不具有任何掺质(undoped)多晶硅材料、具有掺质的多晶硅材料、或者非晶硅材料等，但也可以是由上述材料所组合的复合栅极，或者，在其他实施例中，虚置栅极306可具有倾斜侧壁，而具有「上大下小」的形状。盖层308包括二氧化硅、氮化硅、碳化硅(SiC)或氮氧化硅(SiON)。衬垫层310包括氧化硅。间隙壁312可为单层或复合膜层的结构，例如其可包括高温氧化硅层(high temperature oxide，HTO)、氮化硅、氧化硅、氮氧化硅或使用六氯二硅烷(hexachlorodisilane，Si₂Cl₆)形成的氮化硅(HCD-SiN)。本实施例中MOS晶体管340的形成步骤，例如先在基底300上全面形成介质层、虚置栅极层、盖层后，再图案化这些堆叠层，进而形成了MOS晶体管340的栅极结构。接着，在此栅极结构的侧壁形成衬垫层310，并在栅极结构两侧的基底300中形成轻掺杂源极/漏极区314，最后在衬垫层310的侧壁上形成间隙壁312。然而，本领域普通技术人员亦应了解，本实施例的MOS晶体管340亦可能以其他方式形成，并不限于前述的制作步骤。

如图2所示，在基底300上全面形成掩模层316。掩模层316会覆盖在前述MOS晶体管340上。在本实施例中，掩模层316例如是氮化硅层或是由应用材料公司提供的进阶图案化薄膜(advanced pattern film，APF)，其厚度大体上介于20埃(Angstrom)至150埃之间，优选为50埃。

如图3所示，进行蚀刻工艺以在MOS晶体管340的虚置栅极306两侧的基底300中形成至少一第二凹槽320。举例来说，可先进行干蚀刻步骤以在MOS晶体管340两侧的基底300中形成第一凹槽(图未示)，接着进行湿蚀刻工艺，以各向同性地加大第一凹槽(图未示)，使形成第二凹槽320。第二凹槽320的深度大体上介于300埃至800埃之间，优选为400埃。于本发明的实施例中，湿蚀刻例如使用六氟化硫(sulfur hexafluoride，SF₆)或三氟化氮(nitrogen trifluoride，NF₃)等的蚀刻液体。值得注意的是，形成第二凹槽320的方式不限于前述干蚀刻搭配湿蚀刻的方式，而可以透过单次或多次的干蚀刻及/或湿蚀刻的方式来形成。此外，位于MOS晶体管340以及浅沟槽隔离302上的掩模层316可以视情况部分保留或者全部移除。

如图4所示，进行选择性外延成长(selective epitaxial growth，SEG)工艺，以于第二凹槽320中形成外延层322。于本发明优选实施例中，外延层322向上会高于基底300表面而向下延伸至基底300中。外延层322优选者会具有六面形(hexagon，又叫sigma∑)或八面形(octagon)的截面形状。于本发明优选实施例中，外延层322根据不同的MOS晶体管类型而可以具有不同的材料，举例来说，若MOS晶体管340为P型晶体管(PMOS)时，外延层322可以包括硅化锗(SiGe)，且可以用同步(in-situ)选择性外延成长工艺进行P+掺杂，形成P+的SiGe外延层，可省略后续PMOS的源极/漏极的离子注入步骤。而于本发明另一实施例中，若MOS晶体管340为N型晶体管(NMOS)时，则外延层322可以包括硅化碳(SiC)，且亦可以用同步选择性外延成长工艺进行N⁺掺杂，形成N⁺的SiC外延层。或者，在形成外延层322后，亦可额外再进行离子注入工艺以在外延层322中形成适当的掺质，以形成MOS晶体管340中的源极/漏极区318。此外，选择性外延工艺可以用单层或多层的方式来形成，掺质可以以渐层的方式形成，异质原子(例如锗原子或碳原子)亦可以渐层的方式改变，但优选者外延层322的表面较淡或者无锗原子，以利后续金属硅化物层的形成。

如图5所示，在基底300上全面形成牺牲层324，以全面覆盖浅沟槽隔离302以及MOS晶体管340。牺牲层324可以是旋涂式玻璃层(spin-on glass，SOG)、抗反射底层(bottom anti-reflective coating layer，BARC layer)、光致抗蚀剂层、由应用材料公司提供的进阶图案化薄膜(advanced pattern film，APF)或其他含碳物质(carbon containing material)或含硅物质(silicon containingmaterial)等。优选者，牺牲层324宜选用与掩模层316具有蚀刻选择比的材料，例如当掩模层316为氮化硅时，牺牲层324可以为旋涂式玻璃层。接着，进行平坦化工艺，例如是化学机械平坦化(chemical mechanical polish，CMP)工艺或者回蚀刻工艺或两者的组合，以依序移除部分的牺牲层324、部分的掩模层316、部分的衬垫层310、部分的间隙壁312，并完全移除盖层308，直到暴露出虚置栅极306的顶面。最后，以干蚀刻或湿蚀刻或两者的组合来移除虚置栅极306以及介质层304，以在MOS晶体管340中形成凹槽325。

接着如图6所示，依序在基底300上全面形成高介电常数层326、功函数层金属层328以及低电阻层330，使其至少填入在凹槽325中。接着进行平坦化工艺，以移除凹槽325以外的高介电常数层326、功函数层金属层328以及低电阻层330。于本发明的实施例中，高介电常数介电层例如可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminumoxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontiumtitanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuthtantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)与钛酸钡锶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所组成的群组。功函数金属层328则视MOS晶体管340的类型而可以做调整，例如当MOS晶体管340为PMOS时，功函数金属层328为满足P型晶体管所需功函数要求的金属，例如镍(Ni)、钯(Pd)、铂(Pt)、铍(Be)、铱(Ir)、碲(Te)、铼(Re)、钌(Ru)、铑(Rh)、钨(W)、钼(Mo)；钨、钌、钼、钽(Ta)、钛(Ti)的氮化物；钨、钽、钛的碳化物；或者TiAlN、TaAlN等；若MOS晶体管340为NMOS时，功函数金属层328为满足N型晶体管所需功函数要求的金属，例如是铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)，但不以上述为限。低电阻层330例如是金属，包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料，但不以此为限。应当注意的是，为了增加MOS晶体管340的电性，除了前述高介电常数层326、功函数层金属层328以及低电阻层330外，亦可选择性地增加辅助层(图未示)于适当的位置，例如增加氮化钛层于功函数金属层328以及低电阻层330之间、高介电常数层326以及功函数金属层328之间，或者可针对高介电常数层326或功函数金属层328进行适当的处理，例如对高介电常数层326在摄氏600度至800度之间进行高温回火处理。由于此时金属硅化物层尚未形成，故进行此高温回火处理时，并不会对金属硅化物层有任何影响。而于本发明优选实施例中，在形成了低电阻层330后，还可进行氧处理，以在低电阻层330上形成保护层335，例如当低电阻层330为铝(Al)时，保护层335可以是氧化铝(Al₂O₃)。

如图7所示，在牺牲层324上形成介电层329，其可包括和牺牲层324一样是旋涂式玻璃层或其他适合的材料。接着在牺牲层324以及介电层329中形成至少一接触洞332以分别暴露部分的外延层322。于本发明优选实施例中，接触洞332会具有倾斜(tapered)的侧壁。此外，根据牺牲层324的材料，蚀刻气体亦具有不同的配方(recipe)。举例来说，当牺牲层324包括旋涂式玻璃时，蚀刻步骤包括使用含氟的蚀刻气体；当牺牲层324包括抗反射底层时，蚀刻步骤包括使用含氧的蚀刻气体；当牺牲层324包括进阶图案化薄膜时，蚀刻步骤包括使用含氢以及含氧的蚀刻气体。

接着，在接触洞332所暴露的外延层322上形成金属硅化物层334，例如是硅化镍(NiSi)、硅化钴(CoSi)或硅化钛(TiSi)。形成金属硅化物层334的方法例如，先对接触洞332进行清洗步骤，然后进行物理气相沉积工艺(physical vapor deposition，PVD)，以至少在接触洞332所暴露的外延层322上形成金属层(图未示)。接着进行热回火工艺，使得金属层和外延层322反应以形成金属硅化物层334，最后再移除未反应的金属层。在此需注意的是，由于在28纳米或20纳米的工艺下，接触洞332的尺寸已日益缩小，因此前述对接触洞332进行清洗步骤时，其倾斜的侧壁容易还残留有杂质，因此在外延层322上形成金属层时，靠近接触洞332侧壁处较不易形成金属层，而在接触洞332中央处则有较厚的金属层形成，故本实施例后续所形成的金属硅化物层334，会具有「中间厚周围薄」的结构特征，也就是金属硅化物层334在周围的厚度小于在中间的厚度。此外，金属硅化物层334还会具有弯曲的顶面334a以及底面334b，且顶面334a以及底面334b皆朝向基底300处弯曲，而形成「微笑(smile)结构」。

如图8所示，在该接触洞332中形成接触插栓(contact plug)339，接触插栓339例如包括阻障层(barrier layer)336以及接触金属层(contact metallayer)338。阻障层336例如是氮化钛，而接触金属层338例如是钨或其他低电阻的金属。阻障层336会直接接触于金属硅化物层334。且由于金属硅化物层334具有弯曲的顶面334a，且金属硅化物层334的顶面334a的面积会大于接触插栓339的底面339b的面积，故接触插栓339的底面339b会完全被金属硅化物层334的顶面334a所包覆。在这样的情况下，阻障层336以及接触金属层338的接触面积得以增加，可有效降低两者接面的电阻，进而增加MOS晶体管340的电性表现。在形成了接触插栓339后，后续可继续进行其他金属内连线工艺，为本领域一般技术人员所熟知，在此不加以赘述。

请参考图9与图10，所绘示为本发明第二实施例中形成金属氧化物半导体晶体管的步骤示意图。第二实施例前面步骤与第一实施例图1至图6相同，请参考前文描述。在进行完图6的步骤后，接着如图9所示，移除基底300上部分的牺牲层324，以暴露出外延层322。于一实施例中，牺牲层324可以部分被移除，例如以回蚀刻方式使得牺牲层324的顶面与外延层322大致上齐高，以暴露出外延层322的顶面，而于另一实施例中，牺牲层324会全部被移除。此外，由于MOS晶体管340上有保护层335以及掩模层316所覆盖，且保护层335和掩模层316相较于牺牲层324具有蚀刻选择比，因此形成金属硅化物层334时，并不会对MOS晶体管340产生影响。接着，在外延层322上形成金属硅化物层334，形成的方式和前述第一实施例的步骤类似，在此不加以赘述。值得注意的是，本实施例的金属硅化物层334同样也会形成弯曲的底面334b。接着如图10所示，在基底300上全面形成介电层329，并在介电层329中形成接触洞332。接着在介电层329中形成接触插栓339，例如包括阻障层336以及接触金属层338。详细实施方式如第一实施例所述，在此不加以赘述。而于本发明的实施例中，后续还可继续进行例如金属内连线工艺，为本领域一般技术人员所熟知，在此不加以赘述。

值得注意的是，前述实施例的金属硅化物层334形成在外延层322中，但本发明具有微笑曲线的金属硅化物层334亦可能形成在一般源极/漏极区中。此外，前述实施例是以「后栅极(gate last)」的「后高介电常数层(high-klast)」为示例，但本发明特殊的金属氧化物半导体晶体管结构亦可能在「前栅极」或「前高介电常数层」的工艺下形成。或者，前述实施例是以平面晶体管(planar transistor)的制作方法为例，但本发明亦可应用于其他非平面晶体管(non-planar transistor)，例如鳍状场效晶体管(Fin FET)等，这些实施例均应属本发明所涵盖的范围。

综上所述，本发明提供了一种金属氧化物半导体晶体管的结构以及工艺，所形成的金属氧化物半导体晶体管具有特殊的金属硅化物结构，此金属硅化物具有弯曲的顶面以及弯曲的底面，可有效降低接触插栓与金属硅化物之间的电阻。此外，本发明所提供金属氧化物半导体晶体管的制作方法中，金属硅化物层优选是在狭小的空间中形成，例如在接触洞中形成，故可具有前述的微笑结构。此外，本发明的金属硅化物层是在形成高介电常数层之后才形成，故金属硅化物层并不会被高介电常数层的热退火步骤所影响，可确保金属硅化物层的品质。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种金属氧化物半导体晶体管，包括：

基底；

栅极介电层，设置于该基底上；

栅极，设置于该栅极介电层上；

源极/漏极区，设置于该栅极的两侧的该基底中；以及

金属硅化物层，设置于该源极/漏极区上，其中该金属硅化物层具有弯曲的底面。

2.如权利要求1所述的金属氧化物半导体晶体管，还包括接触插栓，该接触插栓直接接触该金属硅化物层，且该金属硅化物层的顶面的面积大于该接触插栓的底面的面积。

3.如权利要求1所述的金属氧化物半导体晶体管，其中该金属硅化物层的顶面的高度低于该栅极的顶面的高度。

4.如权利要求1所述的金属氧化物半导体晶体管，其中该金属硅化物层在周围的厚度小于在中间的厚度。

5.如权利要求1所述的金属氧化物半导体晶体管，其中该金属硅化物层具有弯曲的顶面。

6.如权利要求5所述的金属氧化物半导体晶体管，其中该金属硅化物层的该顶面以及该底面皆向该基底的方向弯曲。

7.如权利要求1所述的金属氧化物半导体晶体管，其中该金属硅化物层包括硅化镍、硅化钴或硅化钛。

8.如权利要求1所述的金属氧化物半导体晶体管，还包括牺牲层，该牺牲层设置于该基底上，其中该牺牲层与该栅极齐高。

9.如权利要求1所述的金属氧化物半导体晶体管，还包括牺牲层，该牺牲层设置于该基底上，其中该牺牲层与该源极/漏极区齐高。

10.如权利要求1所述的金属氧化物半导体晶体管，其中该源极/漏极区包括外延层。

11.一种形成金属氧化物半导体晶体管的方法，包括：

提供基底，该基底中具有晶体管，该晶体管包括栅极介电层、设置于该栅极介电层上的栅极、以及设置于该栅极两侧的该基底中的源极/漏极区；

于该基底上形成牺牲层覆盖该晶体管；

移除部分的该牺牲层以暴露该源极/漏极区；以及

于暴露的该源极/漏极区中形成金属硅化物层。

12.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成该金属硅化物层时，该牺牲层与该栅极齐高。

13.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成该金属硅化物层时，该牺牲层与该源极/漏极区齐高。

14.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成该金属硅化物层时，该基底上不具有该牺牲层。

15.如权利要求11所述的形成金属氧化物半导体晶体管的方法，还包括在该牺牲层中形成至少一接触洞，以暴露该源极/漏极区。

16.如权利要求11所述的形成金属氧化物半导体晶体管的方法，还包括在该牺牲层上形成介电层，并在该介电层以及该牺牲层中形成至少一接触洞，以暴露该源极/漏极区。

17.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中该牺牲层包括旋涂式玻璃层、抗反射底层、进阶图案化薄膜或光致抗蚀剂层。

18.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成该源极/漏极区的步骤包括形成外延层。

19.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成该金属硅化物的方法包括：

进行清洗步骤；

于该基底上形成金属层以至少覆盖该源极/漏极区；

进行退火步骤使得该金属层与该源极/漏极区反应；以及

移除未反应的该金属层。

20.如权利要求11所述的形成金属氧化物半导体晶体管的方法，其中形成晶体管的方法包括：

于该基底上形成虚置栅极；

移除该虚置栅极；

于该基底上形成高介电常数层，对该高介电常数层进行退火步骤；

于该高介电常数层上形成低电阻层；以及

于该低电阻层的表面上形成保护层。

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