CN103035677A - 超级结结构、超级结mos晶体管及其制造方法 - Google Patents

超级结结构、超级结mos晶体管及其制造方法 Download PDF

Info

Publication number
CN103035677A
CN103035677A CN2011102955210A CN201110295521A CN103035677A CN 103035677 A CN103035677 A CN 103035677A CN 2011102955210 A CN2011102955210 A CN 2011102955210A CN 201110295521 A CN201110295521 A CN 201110295521A CN 103035677 A CN103035677 A CN 103035677A
Authority
CN
China
Prior art keywords
type
shaped
column
doping content
super
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102955210A
Other languages
English (en)
Other versions
CN103035677B (zh
Inventor
肖胜安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN201110295521.0A priority Critical patent/CN103035677B/zh
Priority to US13/608,491 priority patent/US8907421B2/en
Publication of CN103035677A publication Critical patent/CN103035677A/zh
Application granted granted Critical
Publication of CN103035677B publication Critical patent/CN103035677B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种超级结结构，其p型立柱和n型立柱都呈现非均匀的杂质分布方式。其中n型立柱的杂质分布在纵向上是不均匀的，p型立柱的杂质分布在纵向和横向上都采用两种或更多的掺杂浓度。最终保证接近于n型重掺杂衬底区域中，p型立柱中的p型杂质总量低于n型立柱中的n型杂质总量；接近于器件顶部区域中，p型立柱中的p型杂质总量高于n型立柱中的n型杂质总量。本发明还公开了应用了所述超级结结构的超级结MOS晶体管及其制造方法。本发明所述超级结结构提高了器件关断过程中的耐电流冲击能力，提高了器件耐电流冲击能力的稳定性，且不影响、甚至还会减少器件的比导通电阻。

Description

超级结结构、超级结MOS晶体管及其制造方法
技术领域
本发明涉及一种功率半导体器件，特别是涉及一种超级结半导体器件。
背景技术
超级结(super juction)结构就是交替排列的n型立柱和p型立柱的结构。如果用超级结结构来取代VDMOS(Vertical Double-diffused MOSFET，垂直双扩散MOS晶体管)器件中的n型漂移区，就形成了超级结MOS晶体管。超级结MOS晶体管能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
超级结结构中，n型立柱中的n型杂质分布、p型立柱中的p型杂质分布、以及交替排列的n型立柱和p型立柱中n型杂质分布与p型杂质分布的匹配，会影响超级结半导体器件的特性，包括其反向击穿电压和电流处理能力。
一般的超级结半导体器件都采用使交替排列的n型立柱和p型立柱达到最佳电荷平衡的设计，以取得最大的反向击穿电压，但这样的条件下器件的电流处理能力不够。
为了改善电流处理能力，有一种做法是在超级结结构中使p型立柱中的p型杂质浓度在垂直于硅片表面的方向上呈现一种不均匀的分布，而n型立柱中的n型杂质浓度分布均匀。当p型立柱的宽度等于n型立柱的宽度时，使p型立柱中的p型杂质浓度在上部区域大于n型立柱中的n型杂质浓度，使p型立柱中的p型杂质浓度在在下部区域小于n型立柱中的n型杂质浓度。英飞凌(INFINEON)公司对此提出了一种具体方案。其建议将超级结结构中的p型立柱分为六段，从上部到底部采用的p型杂质浓度依次在最佳电荷平衡时的p型杂质浓度上增加30％、20％、10％、0％、-10％、-20％。
目前超级结半导体器件中的超级结结构的制造方法可以分为两大类。第一类是在一种掺杂类型的区域采用多步刻蚀、外延、离子注入工艺，每步形成立柱的一部分，多步累加在一起形成另一种掺杂类型的立柱。第二类是在一种掺杂类型的区域刻蚀沟槽，往沟槽中填充、或外延、或离子注入，一次性地形成另一种掺杂类型的立柱。
上述改善电流处理能力的超级结结构，要求p型立柱中的杂质浓度呈现多样变化。目前只能采用第一类制造方法，而无法采用第二类制造方法予以实施。第一类制造方法具有工艺成本高、生产时间长、控制难度大的缺点。
发明内容
本发明所要解决的技术问题是提供一种新型的超级结结构，在保证器件的反向击穿电压的前提下，还可以提高器件在关断过程中的耐电流冲击能力。为此，本发明还要提供所述超级结结构的制造方法。
为解决上述技术问题，本发明超级结结构是在n型外延层中具有多根p型立柱，每相邻的两根p型立柱之间的n型外延层作为一根n型立柱；这样在n型外延层中便形成了交替排列的多根p型立柱和n型立柱，即超级结结构；
每根p型立柱中的掺杂浓度在纵向和横向上均呈不均匀分布，且下方的掺杂浓度小于或等于上方的掺杂浓度；
每根n型立柱中的掺杂浓度在纵向上呈不均匀分布，且下方的掺杂浓度大于或等于上方的掺杂浓度；
在超级结结构的底部，p型立柱中p型杂质总量小于n型立柱中n型杂质总量；
在超级结结构的顶部，p型立柱中p型杂质总量大于n型立柱中n型杂质总量。
将上述各结构的掺杂类型相反，本发明超级结结构仍成立。
所述p型立柱的掺杂浓度在纵向和横向上均呈不均匀分布，例如可通过这样的结构来实现：所述p型立柱在纵向上包括多段，其中从上往下的第二段结构在顶部具有一个上宽下窄的凹槽，从上往下的第一段结构就在该凹槽内，也呈上宽下窄；所述p型立柱的每一段中，p型杂质的掺杂浓度是均匀的，从上往下每一段中的掺杂浓度递减。
所述超级结结构的制造方法包括如下步骤：
第1步，利用光刻和刻蚀工艺在n型外延层中刻蚀出多个沟槽，两个相邻的沟槽之间的n型外延层就作为n型立柱；
第2步，在沟槽中分多次填充p型硅，每次填充的p型硅的掺杂浓度递增，其中倒数第二次填充的p型硅在顶部具有一个向下的凹槽，该凹槽的剖面形状为上宽下窄；
最后一次填充的p型硅在所述倒数第二次填充的p型硅的顶部凹槽内；
第3步，去除倒数第二次填充的p型硅和最后一次填充的p型硅位于n型外延层上表面之上的部分，剩余的最后一次填充的p型硅作为p型立柱的最上一段结构，剩余的倒数第二次填充的p型硅作为p型立柱从上往下的第二段结构。
本发明的超级结结构具有这样的特点，p型立柱和n型立柱都呈现非均匀的杂质分布方式。其中n型立柱的杂质分布在纵向上是不均匀的，p型立柱的杂质分布在纵向和横向上都采用两种或更多的掺杂浓度。最终保证接近于n型重掺杂衬底区域(超级结结构的底部)中，p型立柱中的p型杂质总量低于n型立柱中的n型杂质总量；接近于器件顶部区域(超级结结构的顶部)中，p型立柱中的p型杂质总量高于n型立柱中的n型杂质总量。
由于器件顶部区域中，p型杂质总量高于n型杂质总量，提高了器件关断过程中的耐电流冲击能力。
由于p型立柱在纵向和横向均为非均匀掺杂，使得p型立柱中的区域电场较大，从而使器件的击穿发生在p型立柱，提高了器件耐电流冲击能力的稳定性。
由于p型立柱中靠近接近于n型重掺杂衬底区域的部分的掺杂浓度不大于p型立柱均匀掺杂时的浓度，从而不影响、甚至还会减少器件的比导通电阻。
所述超级结结构的制造方法还具有工艺周期短，生产成本低的优点。
附图说明
图1是本发明超级结MOS晶体管的一个实施例的剖面图；
图2a～图2d是本发明超级结结构的制造方法各步骤剖面图；
图3a～图3f是本发明超级结结构的p型立柱和n型立柱的掺杂浓度对应关系各实施例示意图；
图4、图5是本发明超级结结构中p型立柱的各种实现方式。
图中附图标记说明：
1为n型重掺杂硅衬底；2为n型外延层；2a为n型立柱；3为沟槽；4为p型立柱；4a为p型立柱主体；4b为p型立柱附加结构；5为栅氧化层；6为多晶硅栅极；7为p阱；8为n型重掺杂源区；9、9a为介质层；10为接触孔电极；11为p型重掺杂接触区；12为表面金属层；13为背面金属层；21为源极；22为栅极；23为漏极。
具体实施方式
请参阅图1，这是本发明超级结结构的一个具体实施例，为一个应用了该超级结结构的超级结MOS晶体管。在n型重掺杂硅衬底1之上为n型外延层2，n型外延层2中具有多根p型立柱4。每相邻的两根p型立柱4之间的n型外延层2可视为一根n型立柱2a。这样在n型外延层2中便形成了交替排列的多根p型立柱4和n型立柱2a，即超级结结构。
由于图1展示的是硅片的剖面图，因而p型立柱4和n型立柱2a都呈现为矩形。就立体而言，一种实现方式是p型立柱4和n型立柱2a在剖面为矩形的基础上沿纸面方向延展较长的长度，大致像一堵墙；另一种实现方式是p型立柱4和n型立柱2a在剖面为矩形的基础上沿纸面方向仅延展较短的长度，大致像一根柱。在墙的实现方式中，其总体形状大致为长方体，但在边缘处可能有倒角结构、圆弧结构等。在柱的实现方式中，其水平横截面形状可以是长方形、正方形、六边形、八边形等多边形。
每根p型立柱4包括两个部分，一个是主体4a，另一个是附加结构4b。所述p型立柱4和p型立柱主体4a的高度均为h1+h2’，在p型立柱主体4a的顶部具有一个向下的凹槽，该凹槽为上宽下窄的剖面形状。该凹槽底部距离p型立柱4的底部的距离为h1，例如为25～30μm。所述p型立柱附加结构4b在所述p型立柱主体4a的顶部凹槽内并将其完全填充，因而也呈现为上宽下窄的剖面形状，其高度为h2’，例如为2～8μm。p型立柱的主体4a和附加结构4b的整体呈现为矩形的剖面形状。
图4展示了p型立柱主体4a和附加结构4b的多种实现方式，所述上宽下窄的形状从左到右可以为V字形、梯形、漏斗形等。
每根n型立柱2a中的掺杂浓度都是不均匀的，其下方的掺杂浓度总是大于或等于上方的掺杂浓度，因而底部掺杂浓度最大，顶部掺杂浓度最小。每根p型立柱4中，主体4a的掺杂浓度是均匀的，附加结构4b的掺杂浓度也是均匀的，主体4a的掺杂浓度总是小于附加结构4b的掺杂浓度。在立柱底部(靠近n型重掺杂硅衬底1的区域)，p型立柱4中p型杂质总量小于n型立柱2a中n型杂质总量。在立柱顶部，p型立柱4中p型杂质总量大于n型立柱2a中n型杂质总量。
一种优选的实施方式是：p型立柱主体4a的掺杂浓度小于或等于p型立柱4的均匀掺杂浓度，p型立柱附加结构4b的掺杂浓度大于或等于3倍的p型立柱4的均匀掺杂浓度。所述p型立柱4的均匀掺杂浓度是指，当p型立柱4为均匀掺杂，使p型立柱4中的p型杂质总量等于n型立柱2a中的n型杂质总量时，p型立柱4中的掺杂浓度。
例如，p型立柱主体4a的掺杂浓度为0.5～1倍的p型立柱4的均匀掺浓度，p型立柱附加结构4b的掺杂浓度为3～10倍的p型立柱4的均匀掺杂浓度。
除上述新型的超级结结构外，图1中还包括一些常规的VDMOS器件结构。例如与各n型立柱2a的顶端相接触的是碗状的栅氧化层5，其中包围有多晶硅栅极6。与各p型立柱4的顶端、及部分n型立柱2的顶端相接触的是p阱7，p阱7的表面部分还具有n型重掺杂源区8和p型重掺杂接触区11。栅氧化层5和多晶硅栅极6之上为介质层9。p型重掺杂接触区11和n型重掺杂源区8之上为接触孔电极10。在介质层9和接触孔电极10之上为表面金属层12。从表面金属层12引出源极21。从多晶硅栅极6引出栅极22。在n型重掺杂硅衬底1之下为背面金属层13。从背面金属层13引出漏极23。这样便构成了一个完整的超级结MOS晶体管。
显然，将图1中各结构的掺杂类型(n型、p型)互换，也是可行的。
本发明的重点在于提供一种新的超级结结构，图1仅展示了将其应用于超级结MOS晶体管的实施例，这种新的超级结结构显然也适用于其他超级结半导体器件，例如IGBT(Insulated-gate bipolar transistor，绝缘栅双极晶体管)、二极管等。
下面将介绍本发明超级结结构的制造方法，仍以图1中具有该超级结结构的超级结MOS晶体管为例，包括如下步骤：
第1步，在n型重掺杂硅衬底1之上通过外延工艺生长一层n型外延层2，该n型外延层2的厚度例如为45μm，其掺杂浓度是非均匀的，下方的掺杂浓度总是大于或等于上方的掺杂浓度，这可以通过外延工艺实现，目前的外延设备已可以生长掺杂浓度可变(自定义)的外延层。
第2步，请参阅图2a，在外延寸上淀积一层介质膜9a(如氧化膜，厚500-300埃)，利用光刻和刻蚀工艺在n型外延层2中刻蚀出多个沟槽3，用来制作p型立柱4。沟槽3的宽度例如为4μm。两个相邻的沟槽3之间的n型外延层2就作为n型立柱2a，n型立柱2a的宽度例如为4μm。
第3步，请参阅图2b，在沟槽3中填充p型单晶硅，形成沟槽第一填充层4a’。其填充高度为n型外延层2和介质层9的高度之和。所填充的p型硅在顶部具有一个凹槽，该凹槽为上宽下窄的剖面形状，可为图4中的任何一种形式。所述沟槽第一填充层4a’作为p型立柱主体4a的雏形。
第4步，请参阅图2c，在所述沟槽第一填充层4a’的顶部凹槽中继续填充掺杂浓度更高的p型单晶硅，从而在所述沟槽第一填充层4a’的顶部凹槽内形成沟槽第二填充层4b’，作为p型立柱附加结构4b的雏形。
上述第3、4步例如可采用外延工艺，现有工艺可实现所述的顶部凹槽结构。
第5步，请参阅图2d，将沟槽第一填充层4a’和沟槽第二填充层4b’位于n型外延层2之上的部分去除。这一步例如采用化学机械研磨(CMP)工艺或回刻工艺，使沟槽中的硅被研磨或回刻到n型外延层2的表面为止(或其下一定深度，例如最大深度小于3000埃为止)，之后利用介质膜的干法或湿法刻蚀将表面介质膜去除。保留下来的沟槽第一填充层就是p型立柱主体4a，保留下来的沟槽第二填充层就是p型立柱附加结构4b。
所述p型立柱主体4a的底部与其顶部凹槽的底部之间的距离为h1，例如取值为25～30μm。所述p型立柱附加结构4b的高度为h2，例如取值为5～10μm。这样p型立柱4、p型立柱主体4a和n型立柱2a的高度均为h1+h2。
上述第2～5步介绍了本发明超级结结构的制作方法，下面各步骤为常规的VDMOS器件结构的制作方法，因此仅简单描述。
第6步，利用光刻和刻蚀工艺在n型立柱2a中刻蚀出沟槽，用来制作多晶硅栅极6。该沟槽的宽度例如小于2μm。
第7步，通过热氧化生长工艺在第6步刻蚀的沟槽侧壁和底部形成一层二氧化硅作为栅氧化层5。该栅氧化层5的厚度例如为
Figure BDA0000095099080000091
在p型立柱4的上表面也会热氧化形成二氧化硅(未图示)，它在其后的多晶硅刻蚀中作为硅的保护层，在多晶硅刻蚀中会有一些被刻蚀掉，在一些湿法工艺中也可能厚度被减少，余下部分可以作为后续离子注入步骤的缓冲层，覆盖在接触孔区域的氧化膜至少在后续第12步刻蚀接触孔时被全部去除掉。
第8步，通过淀积工艺在第6步刻蚀的沟槽中填充多晶硅，并通过平坦化工艺或干法反刻工艺将n型外延层2之上的多晶硅除去，从而在第6步刻蚀的沟槽中形成多晶硅栅极6。
第9步，通过光刻和离子注入工艺在p型立柱4的上部形成p阱7。p阱7的p型杂质掺杂浓度例如为1×1017～9×1017atoms/cm3(原子每立方厘米)。p阱7的高度为h3，例如为1.5～3μm。并且p阱7的立体形状(墙或柱)与p型立柱4和n型立柱2a一致。因此此时p型立柱4和p型立柱主体4a的高度降为h1+h2’，p型立柱附加结构4b的高度降为h2’，其中h2’＝h2-h3。
第10步，在p阱7的部分区域通过光刻和离子注入工艺形成n型重掺杂源区8。n型重掺杂源区8的n型杂质掺杂浓度大于1×1020atoms/cm3。
第11步，在整个硅片淀积一层介质9。所述介质层9的厚度例如为
Figure BDA0000095099080000101
第12步，在介质层9中通过光刻和刻蚀工艺形成接触孔，接触孔下方为p阱7。
第13步，通过离子注入工艺在每个接触孔下方的p阱7中形成p型重掺杂接触区11。p型重掺杂接触区11中的p型杂质掺杂浓度例如大于1×1018atoms/cm3。
第14步，通过淀积工艺在接触孔中填充金属，并通过平坦化工艺将介质层9之上的金属除去，从而在接触孔中形成接触孔电极10。
第15步，在整个硅片淀积一层表面金属12，并引出作为源极21。将多晶硅栅极6引出作为栅极22。该表面金属层12的厚度例如为
Figure BDA0000095099080000102
Figure BDA0000095099080000103
第16步，将n型重掺杂硅衬底1从背面(下方)减薄，例如采用化学机械研磨(CMP)工艺；并在n型重掺杂硅衬底1的背面淀积一层背面金属13，引出作为漏极23。
图1所示的超级结结构中，p型立柱4从上到下只分为两段。在其他实施例中，p型立柱4在纵向上可以分为多段，如图5所示。其中从上往下的第二段结构在顶部具有一个上宽下窄的凹槽(可为图4所示的多种形式)，从上往下的第一段结构就在该凹槽内，也呈上宽下窄。至于从上到下的第三段往下的各段结构，其上表面可以是水平的，也可以具有凹槽，不作限制；其下表面总是配合其下方结构——如果其下方结构为水平，则下表面为水平；如果其下方结构具有凹槽，则下表面填充该凹槽。所述p型立柱的每一段中，p型杂质的掺杂浓度是均匀的，但从上往下每一段结构的掺杂浓度递减。
上述第2～5步所示的超级结结构的制造方法中，只是以p型立柱4分为两段为例。当p型立柱4分为图5所示的多段时，将上述方法第3步和第4步合并后改为：在沟槽中分多次填充p型硅，每次填充的p型硅的掺杂浓度递增，其中倒数第二次填充的p型硅在顶部具有一个向下的凹槽，该凹槽的剖面形状为上宽下窄；最后一次填充的p型硅在所述倒数第二次填充的p型硅的顶部凹槽内。将上述方法第5步改为：去除倒数第二次填充的p型硅和最后一次填充的p型硅位于n型外延层上表面之上的部分，剩余的最后一次填充的p型硅作为p型立柱的最上一段结构，剩余的倒数第二次填充的p型硅作为p型立柱从上往下的第二段结构。
下面将重点讨论本发明超级结结构中p型立柱的掺杂浓度与n型立柱的掺杂浓度之间的关系。为便于描述，兹举一个具体应用环境：如图1所示的超级结MOS晶体管，其反向击穿电压为600V，n型重掺杂硅衬底1的电阻率为0.001～0.003Ω·cm(欧姆·厘米)，p型立柱4和n型立柱2a的宽度均为4μm，n型外延层2的厚度为45μm，p型立柱4的高度h1+h2’为35μm，其中h1＝25μm，h2’＝10μm。
例一，请参阅图3a，其中的横坐标表示n型立柱2a的高度，横坐标为0处对应于p型立柱4最底端的位置，横坐标为h1处对应于p型立柱附加结构4b最底端的位置，横坐标为h1+h2’处对应于p型立柱4最顶端的位置。n型立柱2a的掺杂浓度如实线所示，呈线性变化，其纵向中心位置(横坐标为(h1+h2’)/2处)的掺杂浓度为NnO，底部的掺杂浓度为NnO×130％，顶部的掺杂浓度为NnO×70％。NnO例如为3×1015atoms/cm3。
此时，p型立柱4的最佳掺杂浓度PpO＝NnO。所述PpO是假设p型立柱4在掺杂浓度完全均匀的情况下(即只有主体4a，没有附加结构4b，且主体4a中掺杂浓度均匀)，使p型立柱4中的p型杂质总量等于n型立柱2a中的n型杂质总量时，p型立柱4中的掺杂浓度。本申请文件中PpO的含义保持不变。
对应于本发明超级结结构中的p型立柱4，其掺杂浓度有几种选择：
第一种选择，p型立柱主体4a的掺杂浓度小于PpO，p型立柱附加结构4b的掺杂浓度大于PpO。例如，如图3b所示，其横坐标含义与图3a相同，p型立柱4的掺杂浓度如实线所示。p型立柱主体4a的掺杂浓度为PpO×90％，p型立柱附加结构4b的掺杂浓度为PpO×300％。在高度为h1～h1+h2’的范围内，p型立柱4包括了主体4a和附加结构4b两部分，但图3b中只表示了附加结构4b中的掺杂浓度，以下图3c、图3d与之相同。
第二种选择，p型立柱主体4a的掺杂浓度等于PpO，p型立柱附加结构4b的掺杂浓度大于PpO。例如，如图3c所示，其横坐标含义与图3a相同，p型立柱4的掺杂浓度如实线所示。p型立柱主体4a的掺杂浓度为PpO，p型立柱附加结构4b的掺杂浓度为PpO×300％。
第三种选择，p型立柱主体4a的掺杂浓度大于PpO，但小于对应范围内n型立柱2a的最大掺杂浓度NnO×130％。p型立柱附加结构4b的掺杂浓度大于PpO。例如，如图3d所示，其横坐标含义与图3a相同，p型立柱4的掺杂浓度如实线所示。p型立柱主体4a的掺杂浓度为PpO×110％，p型立柱附加结构4b的掺杂浓度为PpO×300％。
例二，请参阅图3e，其横坐标含义与图3a相同，n型立柱2a的掺杂浓度如实线所示。在p型立柱4除附加结构4b以外的高度范围内(即0～h1的高度范围内)，n型立柱2a的掺杂浓度呈线性变化。在p型立柱附加结构4b最下方的同等高度，n型立柱2a的掺杂浓度为NnO。n型立柱2a的底部的掺杂浓度为NnO×130％。在p型立柱附加结构4b的范围内(即h1～h1+h2’的高度范围内)，n型立柱2a为固定的掺杂浓度NnO。NnO例如为3×1015atoms/cm3。
此时，p型立柱4的最佳掺杂浓度PpO＝(h1×1.15+h2’)×NnO/(h1+h2’)。其中1.15为呈线性变化的那部分n型立柱2a的平均掺杂浓度与NnO的比值。
对应于本发明超级结结构中的p型立柱4，其掺杂浓度可为：p型立柱主体4a的掺杂浓度等于PpO，p型立柱附加结构4b的掺杂浓度大于PpO。例如，如图3c所示，p型立柱主体4a的掺杂浓度为PpO，p型立柱附加结构4b的掺杂浓度为PpO×300％。
例三，请参阅图3f，其横坐标含义与图3a相同，n型立柱2a的掺杂浓度如实线所示。在p型立柱4除附加结构4b以外的高度范围内(即0～h1的高度范围内)，n型立柱2a的掺杂浓度呈线性变化。在p型立柱附加结构4b最下方的同等高度，n型立柱2a的掺杂浓度为NnO。n型立柱2a的底部的掺杂浓度为NnO×130％。在p型立柱附加结构4b的范围内(即h1～h1+h2’的高度范围内)，n型立柱2a为固定的掺杂浓度NnO×80％。NnO例如为3×1015atoms/cm3。
此时，p型立柱4的最佳掺杂浓度PpO＝(h1×1.15+h2’×0.8)×NnO/(h1+h2’)。其中1.15为呈线性变化的那部分n型立柱2a的平均掺杂浓度与NnO的比值。
对应于本发明超级结结构中的p型立柱4，其掺杂浓度可为：p型立柱主体4a的掺杂浓度等于PpO，p型立柱附加结构4b的掺杂浓度大于PpO。例如，如图3c所示，p型立柱主体4a的掺杂浓度为PpO，p型立柱附加结构4b的掺杂浓度为PpO×300％。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种超级结结构，其特征是，在n型外延层中具有多根p型立柱，每相邻的两根p型立柱之间的n型外延层作为一根n型立柱；这样在n型外延层中便形成了交替排列的多根p型立柱和n型立柱，即超级结结构；
每根p型立柱在纵向上包括多段，其中从上往下的第二段结构在顶部具有一个上宽下窄的凹槽，从上往下的第一段结构就在该凹槽内，也呈上宽下窄；
所述p型立柱的每一段中，p型杂质的掺杂浓度是均匀的，从上往下每一段中的掺杂浓度递减；
每根n型立柱中的掺杂浓度在纵向上呈不均匀分布，且下方的掺杂浓度大于或等于上方的掺杂浓度；
在超级结结构的底部，p型立柱中p型杂质总量小于n型立柱中n型杂质总量；
在超级结结构的顶部，p型立柱中p型杂质总量大于n型立柱中n型杂质总量。
2.根据权利要求1所述的超级结结构，其特征是，每根p型立柱在纵向上包括两段，从下往上分别称作主体和附加结构，所述p型立柱主体的底部与顶部凹槽的底部之间的距离为25～30μm，所述p型立柱附加结构的高度为2～8μm。
3.根据权利要求2所述的超级结结构，其特征是，所述p型立柱主体的掺杂浓度小于或等于p型立柱的均匀掺杂浓度，所述p型立柱附加结构的掺杂浓度大于或等于3倍的p型立柱的均匀掺杂浓度；
所述p型立柱的均匀掺杂浓度是指，当p型立柱均匀掺杂，使p型立柱中的p型杂质总量等于n型立柱中的n型杂质总量时，p型立柱中的掺杂浓度。
4.根据权利要求3所述的超级结结构，其特征是，所述p型立柱主体的掺杂浓度为0.5～1倍的p型立柱的均匀掺杂浓度，所述p型立柱附加结构的掺杂浓度为3～10倍的p型立柱的均匀掺杂浓度。
5.根据权利要求1所述的超级结结构，其特征是，各部分的掺杂类型相反。
6.一种超级结MOS晶体管，其特征是，在n型重掺杂硅衬底之上为n型外延层，n型外延层中具有多根p型立柱；每相邻的两根p型立柱之间的n型外延层作为一根n型立柱；这样在n型外延层中便形成了交替排列的多根p型立柱和n型立柱，即超级结结构；
所述p型立柱在纵向上包括多段，其中从上往下的第二段结构在顶部具有一个上宽下窄的凹槽，从上往下的第一段结构就在该凹槽内，也呈上宽下窄；
所述p型立柱的每一段中，p型杂质的掺杂浓度是均匀的，从上往下每一段中的掺杂浓度递减；
每根n型立柱中，下方的掺杂浓度总是大于或等于上方的掺杂浓度；
与各n型立柱的顶端相接触的是碗状的栅氧化层，其中包围有多晶硅栅极；
与各p型立柱的顶端、及部分型立柱的顶端相接触的是p阱，p阱的表面部分还具有n型重掺杂源区和p型重掺杂接触区；
栅氧化层和多晶硅栅极之上为介质层；
p型重掺杂接触区和n型重掺杂源区之上为接触孔电极；
在介质层和接触孔电极之上为表面金属层，从表面金属层引出源极；
从多晶硅栅极引出栅极；
在n型重掺杂硅衬底之下为背面金属层，从背面金属层引出漏极。
7.根据权利要求6所述的超级结MOS晶体管，其特征是，各部分的掺杂类型相反。
8.如权利要求1所述的超级结结构的制造方法，其特征是，包括如下步骤：
第1步，利用光刻和刻蚀工艺在n型外延层中刻蚀出多个沟槽，两个相邻的沟槽之间的n型外延层就作为n型立柱；
第2步，在沟槽中分多次填充p型硅，每次填充的p型硅的掺杂浓度递增，其中倒数第二次填充的p型硅在顶部具有一个向下的凹槽，该凹槽的剖面形状为上宽下窄；
最后一次填充的p型硅在所述倒数第二次填充的p型硅的顶部凹槽内；
第3步，去除倒数第二次填充的p型硅和最后一次填充的p型硅位于n型外延层上表面之上的部分，剩余的最后一次填充的p型硅作为p型立柱的最上一段结构，剩余的倒数第二次填充的p型硅作为p型立柱从上往下的第二段结构。
9.如权利要求6所述的超级结MOS晶体管的制造方法，其特征是，包括如下步骤：
第1步，在n型重掺杂硅衬底之上外延生长一层n型外延层；该n型外延层中，下方的掺杂浓度总是大于或等于上方的掺杂浓度；
第2步，在n型外延层中刻蚀出多个沟槽；两个相邻的沟槽之间的n型外延层就作为n型立柱；
第3步，在沟槽中分多次填充p型硅，所填充的p型硅的掺杂浓度递增，其中倒数第二次填充的p型硅在顶部具有一个向下的凹槽，该凹槽的剖面形状为上宽下窄；最后一次填充的p型硅在所述倒数第二次填充的p型硅的顶部凹槽内；
第4步，去除倒数第二次填充的p型硅和最后一次填充的p型硅位于n型外延层上表面之上的部分，剩余的最后一次填充的p型硅作为p型立柱的最上一段结构，剩余的倒数第二次填充的p型硅作为p型立柱从上往下的第二段结构。
第5步，在n型立柱的上部刻蚀出沟槽；
第6步，在第5步刻蚀的沟槽侧壁和底部形成一层二氧化硅作为栅氧化层；
第7步，在第5步刻蚀的沟槽中形成多晶硅栅极；
第8步，在p型立柱的上部形成p阱；
第9步，在p阱的部分表面形成n型重掺杂源区；
第10步，在整个硅片淀积一层介质；
第11步，在介质层形成接触孔，接触孔下方为p阱；
第12步，在每个接触孔下方的p阱中形成p型重掺杂接触区；
第13步，在接触孔中形成接触孔电极；
第14步，在整个硅片淀积一层表面金属并引出作为源极；将多晶硅栅极引出作为栅极；
第15步，将n型重掺杂硅衬底从背面减薄，并在n型重掺杂硅衬底的背面淀积一层背面金属，引出作为漏极。
CN201110295521.0A 2011-09-30 2011-09-30 超级结结构、超级结mos晶体管及其制造方法 Active CN103035677B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110295521.0A CN103035677B (zh) 2011-09-30 2011-09-30 超级结结构、超级结mos晶体管及其制造方法
US13/608,491 US8907421B2 (en) 2011-09-30 2012-09-10 Superjunction structure, superjunction MOS transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110295521.0A CN103035677B (zh) 2011-09-30 2011-09-30 超级结结构、超级结mos晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN103035677A true CN103035677A (zh) 2013-04-10
CN103035677B CN103035677B (zh) 2015-08-19

Family

ID=47991762

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110295521.0A Active CN103035677B (zh) 2011-09-30 2011-09-30 超级结结构、超级结mos晶体管及其制造方法

Country Status (2)

Country Link
US (1) US8907421B2 (zh)
CN (1) CN103035677B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118852A (zh) * 2015-07-22 2015-12-02 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN108022924A (zh) * 2017-11-30 2018-05-11 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN109729743A (zh) * 2016-11-11 2019-05-07 新电元工业株式会社 Mosfet以及电力转换电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6135178B2 (ja) * 2013-02-25 2017-05-31 富士電機株式会社 超接合半導体装置の製造方法
CN104183641B (zh) * 2013-05-24 2017-06-06 上海华虹宏力半导体制造有限公司 一种半导体器件及其形成方法
JP6649197B2 (ja) * 2016-07-14 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111341830B (zh) * 2018-12-18 2022-08-30 深圳尚阳通科技有限公司 超结结构及其制造方法
CN109830532A (zh) * 2019-01-22 2019-05-31 上海华虹宏力半导体制造有限公司 超结igbt器件及其制造方法
DE112020005498T5 (de) * 2019-11-08 2022-09-15 Nisshinbo Micro Devices Inc. Halbleiterbauelement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495294B1 (en) * 1999-10-28 2002-12-17 Denso Corporation Method for manufacturing semiconductor substrate having an epitaxial film in the trench
CN1494160A (zh) * 2002-09-25 2004-05-05 ��ʽ���綫֥ 功率半导体元件
CN1638144A (zh) * 2003-12-25 2005-07-13 恩益禧电子股份有限公司 半导体器件及其制造方法
US20060284248A1 (en) * 2005-06-20 2006-12-21 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20070018243A1 (en) * 2005-07-13 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495294B1 (en) * 1999-10-28 2002-12-17 Denso Corporation Method for manufacturing semiconductor substrate having an epitaxial film in the trench
CN1494160A (zh) * 2002-09-25 2004-05-05 ��ʽ���綫֥ 功率半导体元件
CN1638144A (zh) * 2003-12-25 2005-07-13 恩益禧电子股份有限公司 半导体器件及其制造方法
US20060284248A1 (en) * 2005-06-20 2006-12-21 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20070018243A1 (en) * 2005-07-13 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118852A (zh) * 2015-07-22 2015-12-02 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN105118852B (zh) * 2015-07-22 2018-07-06 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN109729743A (zh) * 2016-11-11 2019-05-07 新电元工业株式会社 Mosfet以及电力转换电路
CN109729743B (zh) * 2016-11-11 2021-12-28 新电元工业株式会社 Mosfet以及电力转换电路
CN108022924A (zh) * 2017-11-30 2018-05-11 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN108022924B (zh) * 2017-11-30 2020-08-07 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法

Also Published As

Publication number Publication date
US8907421B2 (en) 2014-12-09
CN103035677B (zh) 2015-08-19
US20130082323A1 (en) 2013-04-04

Similar Documents

Publication Publication Date Title
CN103035677A (zh) 超级结结构、超级结mos晶体管及其制造方法
EP1168455B1 (en) Power semiconductor switching element
CN102263133B (zh) 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法
CN104377238B (zh) 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
CN102280486B (zh) 半导体器件及其制作方法
US11682704B2 (en) Method of producing a semiconductor device
CN102403356A (zh) 半导体装置
CN102593178B (zh) 具有超结结构的半导体器件及其制作方法
CN105118852B (zh) 超结结构、超结mosfet及其制造方法
CN112864246B (zh) 超结器件及其制造方法
CN110212018B (zh) 超结结构及超结器件
CN104103694A (zh) 一种沟槽型绝缘栅场效应晶体管及其制造方法
US7602036B2 (en) Trench type Schottky rectifier with oxide mass in trench bottom
CN101026190A (zh) 沟槽高压n型金属氧化物半导体管及其制备工艺
CN106887451B (zh) 超结器件及其制造方法
CN102945799B (zh) 纵向功率半导体器件的制造方法
KR20150018267A (ko) 전력 반도체 소자 및 그 제조 방법
CN104505401A (zh) 一种功率器件结终端结构
CN111883515A (zh) 沟槽栅器件及其制作方法
CN108063159B (zh) 半导体功率器件的终端结构、半导体功率器件及其制作方法
CN107046062B (zh) 一种具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管
CN102522338A (zh) 高压超结mosfet结构及p型漂移区形成方法
US11309384B2 (en) Super junction semiconductor device and method of manufacturing the same
CN107799600B (zh) 一种阶梯高k介质层元素纵向双扩散金属氧化物半导体场效应管
CN105551963A (zh) 低压超结mosfet的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140109

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140109

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant